KR20070005675A - 충전 펌프 회로, 복구 회로와 이를 포함하는 주파수 에러검출 장치 및 주파수 에러 검출 방법과 충전 펌프 회로제어 방법 - Google Patents

충전 펌프 회로, 복구 회로와 이를 포함하는 주파수 에러검출 장치 및 주파수 에러 검출 방법과 충전 펌프 회로제어 방법 Download PDF

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미하이 에이 티 샌둘레아누
에두어드 에프 스티크부르트
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 랜덤 데이터에 대한 타이밍 정보를 복구하는 복구 회로용 검출 장치 및 충전 펌프 회로에 관한 것이다. 검출 장치는 입력 신호에 기반하여 기준 신호의 직교 성분을 샘플링하여 제 1 이진 신호를 생성하는 제 1 래치 수단과, 입력 신호에 기반하여 기준 신호의 동위상 성분을 샘플링하여 제 2 이진 신호를 생성하는 제 2 래치 수단과, 제 2 이진 신호에 기반하여 제 1 이진 신호를 샘플링하여 주파수 에러 신호를 생성하는 제 3 래치 수단을 포함한다. 따라서, 간단하고 빠른 검출 회로 설계는 디지털 구현에 기반하여 달성될 수 있다. 또한, 충전 펌프 회로는 주파수 검출 장치의 주파수 고정 상태에 응답하여 차동 입력 회로의 꼬리 전류를 제어하는 차동 입력 회로 및 제어 수단을 포함한다. 본 발명은 충전 펌프 회로의 가동으로 검출 장치에 의해 생성되는 여분의 리플을 줄일 수 있다는 장점을 제공한다.

Description

충전 펌프 회로, 복구 회로와 이를 포함하는 주파수 에러 검출 장치 및 주파수 에러 검출 방법과 충전 펌프 회로 제어 방법{FAST PHASE-FREQUENCY DETECTOR ARRANGEMENT}
본 발명은 입력 신호와 기준 신호 사이의 주파수 에러를 검출하는 검출 장치 및 이러한 주파수 검출 장치에서 사용하는 충전 펌프(charge pump) 회로에 관한 것이다. 또한, 본 발명은 주파수 에러 검출 방법과 충전 펌프 제어 방법 및 검출 장치와 충전 펌프 회로를 포함하여 랜덤 데이터로부터 타이밍 정보를 복구하는 복구 회로에 관한 것이다.
최근에 통신용 고속 전자제품 영역에서 중요한 연구가 이루어지고 있다. 광섬유의 광대역 특성을 최대한 이용하기 위해, 고속 전자 빌딩 블록, 특히, 비용을 절감하고 신뢰도를 향상시키는 집적 솔루션이 필요하다. 일반적으로, 긴 거리가 수반되면, 신호 전송에 따른 섬유 결함 때문에 데이터가 왜곡되므로, 데이터의 재생은 필수적이다. 잘 알려져 있는 섬유 결함인 섬유 분산(fiber dispersion)은 펄스 폭 왜곡으로 변형한다. 적당한 비트에러율(BER)로의 데이터 복구를 보장하기 위해, 신호는 전형적으로 특정 거리(예컨대, SONET에서 약 500 km마다; 10 기가 비트 이더넷에서 약 10 km 내지 40 km 마다) 이후에 재생되어 신호 대 잡음비(SNR)의 저하를 방지한다. 이러한 재생은 전형적으로 광 송수신기에서 수행된다.
도 1은 광 송수신기의 아키텍처에 대한 개략적인 블록도를 도시한다. 수신 및 송신 블록은 다수의 아날로그 및 디지털 집적 회로로 구성되어 있다. 수신 측에서, 광신호는 전기적 신호로 변환되고, 데이터 신호는 재생되며, 최종적으로, 직렬-병렬 변환기는 리타이밍된 직렬 신호를 낮은 레이트로 역다중화하는데, 이는 CMOS(Complementary Metal Oxide Semiconductor) 회로와 같은 디지털 회로에 의해 처리될 수 있다. 송신 측에서, PLL(Phase Locked loop) 회로가 NRZ(Non-Return to Zero) 데이터 스트림의 리타이밍을 위해 로우(low)-지터 클록을 생성하는 병렬-직렬 변환기는 병렬 데이터를 고속 직렬 데이터로 다중화하고, 최종적으로, 직렬 데이터 신호는 광펄스로 다시 변환될 수 있다. 일반적으로, 용어 "지터"는 본 명세서에서 임의의 종류의 랜덤 및/또는 바람직하지 않은 위상 변화를 지칭하는 데 사용된다.
광섬유를 통해 전송된 데이터는 NRZ 포맷으로 인코딩되는데, 이는 신호가 각 양의 비트값 또는 음의 비트값 이후에 0 레벨로 되돌아가지 않기 때문에 클록 신호에 대한 어떠한 정보도 스트림으로부터 직접 추출될 수 없음을 의미한다. 긴 데이터 시퀀스가 천이 없이 발생할 때, 수신단에서 동기화는 상당히 어려워진다. 이는 스펙트럼이 비트 레이트의 정수 곱인 주파수에서 널(null)을 갖는 NRZ 데이터의 특성 때문이다. 이러한 이유로, 비트 스트림으로부터 클록 스펙트럼 성분을 복구하 는 비선형 회로가 필요하다.
도 1에 따르면, 송신단(transmitting end)은 데이터 프로세서(10)로부터 데이터를 수신하고, PLL 회로(22)를 사용하는 다중화기(20)에서 직렬 데이터 스트림을 생성한다. 이 데이터 스트림은 광섬유 내에 광신호를 결합하도록 레이저 장치(40)를 구동하는 레이저 드라이버(30)에 공급된다. 광수신기의 기능은 착신 광 NRZ 신호의 검출 및 송신된 데이터의 재생 또는 복구이다. 광검출기(50)와 후속하는 트랜스임피던스(transimpedance) 증폭기(60)의 조합은 "프론트 엔드(front end)" 부분으로 알려져 있다. 광검출기(50)는 PIN 광다이오드 또는 애벌란치(avalanche) 광검출기일 수 있으며, 이는 광섬유를 통해 수신된 광신호를 전기적 신호로 변환한다. 광 검출기(50)에 의해 수신된 저레벨 신호는 저잡음 전치 증폭기(preamplifier)일 수 있는 트랜스임피던스 증폭기(60)에 의해 증폭된 후, 자동 이득 제어가 있는 제한 증폭기(70)에 이른다. 클록 추출 및 데이터 재생 회로(DCR 또는 CDR)(80)는 랜덤 데이터로부터 타이밍 정보를 복구하고, 적절한 순간 또는 타이밍에 데이터 스트림을 샘플링한다. 최종적으로, 직렬-병렬 변환기 또는 역다중화기(90)는 리타이밍된 직렬 데이터를 저속으로 역다중화하는데, 이는 데이터 프로세서(10)의 디지털 회로소자에 의해 처리될 수 있다. 역다중화기(90)에서, 프레임 정렬 유닛(92)은 동기화를 위해 마련될 수 있다. 랜덤 데이터의 리타이밍 및 역다중화와 같은 동기화 동작을 수행하기 위해, 고속 수신기는 클록을 생성해야 한다. 이를 달성하기 위해, 클록 복구 회로는 데이터를 감지하고 주기적인 클록을 산출한다. 데이터는 복구된 클록에 의해 D-플립-플롭 또는 D-래치에서 리타이밍될 수 있 는데, 즉, 잡음 데이터를 샘플링하여 지터가 감소한 출력을 산출한다. 이러한 플립-플롭 또는 래치 회로는 간혹 결정 회로로 불린다. 바람직하게는, 복구된 클록은 데이터 레이트와 동일한 주파수를 갖도록, 예컨대, 10 Gb/s의 데이터 레이트가 100 ps의 주기를 가지는 10 GHz의 클록 주파수로 변형되도록 해야 한다. 또한, 복구된 클록은 데이터에 대해 특정 위상 관계를 유지해야하며, 이로써 클록에 의한 최적의 비트 샘플링이 가능하다. 클록의 상승 에지가 각 비트의 중앙과 일치하는 경우, 이전 및 다음 데이터 천이와 가장 멀리 샘플링이 나타나며, 지터 및 타이밍 불확실성에 대한 최대 마진을 제공한다. 마지막으로, 지터는 리타이밍된 데이터 지터의 주요 원인이 되므로, 복구된 클록은 작은 지터를 나타내야 한다. 클록 파형을 생성하기 위해, 전압 제어 오실레이터(VCO:voltage controlled oscillator)가 이용되는데, 예컨대, 위상 검출기로서 동작하는 플립-플롭 또는 래치 회로를 사용하여 입력 데이터에 대해 위상이 고정된다. 저역 통과 필터는 오실레이터 제어 라인에서 리플을 억제한다. 또한, 데이터를 리타이밍하기 위해, 또 다른 플립-플롭 또는 래치 회로가 추가될 수 있으며, 이로써 VCO 출력에 의해 클록이 제공된다. 그러므로, 복구된 클록이 위상 검출기의 입력 및 리타이머의 클록 입력을 구동한다.
도 24는 도 1의 CDR 회로의 종래 구현예에 대한 개략적인 블록도를 도시한다. 도 24에 따르면, 클록 신호로서의 입력 데이터(Din)가 위상 검출기로 동작하는 제 1 D-플립-플롭 회로 또는 래치 회로(802) 및 리타이머 회로로 동작하는 제 2 D- 플립-플롭 회로 또는 래치 회로(808)에 공급되어 복구된 출력 데이터(Dout)를 생성한다. 제 1 D-플립-플롭 회로(802)의 출력은 저역 통과 필터(804)를 통해 VCO(806)에 공급되어 복구된 클록 신호(CKout)를 생성한다. 복구된 클록 신호(CKout)는 입력 신호로서 제 1 플립-플롭 회로(802)에, 클록 신호로서 제 2 플립-플롭 회로(808)에 공급된다. 이 알려진 CDR 회로는 다음과 같이 동작한다. 턴-온되면, 제 1 플립-플롭 회로(802)는 에지가 검출된 입력 데이터(Din)에 VCO(806)의 출력 클록을 곱하여, VCO 주파수를 입력 비트 레이트에 가깝게 구동하는 비트(beat)를 생성한다. 만일 VCO 주파수와 데이터 레이트의 초기 차이가 상당히 작으면, 루프가 고정되어, 입력 데이터(Din)와 복구된 출력 클록(CKout) 사이의 위상 관계가 명확하게 설정된다. 실제로, 위상 검출기와 같은 제 1 플립-플롭 회로(802)에 의해 제공되는 점멸(bang-bang) 특성으로 인해, 데이터 에지는 클록의 0 교차점 주위에 설정된다. 근소한 위상 에러에도 불구하고, 제 1 플립-플롭 회로(802)는 큰 출력을 생성하므로, 루프는 고정 상태에 가깝게 구동된다.
그러나, 알려진 CDR 회로(24)는 다수의 결점으로 인해 손상된다. 첫째로, 제 1 플립-플롭 회로(802)는 실행 길이가 1보다 큰 완전한 디지털 출력을 산출함으로써, VCO(806)의 제어 전압에서 상당한 리플이 생성되므로, 출력에서 지터가 발생한다. 둘째로, 제 1 플립-플롭 회로(802)는 클록을 데이터로 샘플링하지만, 제 2 플립-플롭 회로(808)는 데이터를 클록으로 샘플링하므로, 데이터 리타이밍은 상당한 위상 오프셋을 고속으로 나타낸다. 전형적으로, 플립-플롭은 D-입력에서 출력 까지와 클록 입력에서 출력까지가 동일하지 않은 지연을 나타낸다. 따라서, 예컨대, CK에서 Q까지의 지연이 D에서 Q까지의 지연보다 ΔT만큼 길면, 제 1 플립-플롭 회로(802)는 데이터가 클록을 ΔT만큼 앞서도록 고정하여, 데이터가 제 1 플립-플롭 회로(802)의 고유한 지연을 경험한 후에 영 교차에 근접하는 클록을 샘플링한다.
VCO(806)의 출력은 제 2 플립-플롭 회로(808)를 통해 전달하는 지연으로 인해서도 손상되어, 데이터는 다수의 신호 주기의 중첩에 의해 생성되는 눈(eye)의 중심으로부터 떨어져서 샘플링된다. 바꾸어 말하면, CK에서 K까지의 지연과 D에서 Q까지의 지연 사이의 차이가 ΔT와 같으면, 리타이밍은 스큐(skew) 또는 2ΔT의 지연만큼 손상된다. 셋째로, 도 24의 간단한 CDR 아키텍처는 두 플립-플롭 회로(802,808)를 통해 VCO 출력까지의 데이터의 피드스루(feedthrough)과 관련이 있다. 각 데이터 전송이 도달하자마자 출력 위상이 불안해지므로, VCO(806) 다음에 상당한 역 차단(reverse isolation)을 제공하는 버퍼단이 이어진다.
일반적으로, NRZ 데이터에 대한 CDR은 개방 루프 회로 및 폐쇄 루프 회로로 그룹화될 수 있다. 클록 복구 회로는 초당 수 기가비트(multi-gigabit-per-second)의 집적 광섬유 수신기의 획득가능한 데이터 레이트를 제한한다. 송수신기의 빌딩 블록이 복잡해질수록 설계하기가 더 어려워진다.
도 25는 랜덤 입력 데이터(Din) 상에 고정하는 2개의 개별 루프 및 자발적 주파수를 구비하는 종래의 CDR 회로에 대한 개략적인 블록도를 도시한다. 2개의 루프가 존재하는 상이한 방식으로 루프의 크기를 결정하고 CDR의 정반대의 2개의 요구조건, 즉, 고정된 상태에서 고주파 획득 및 로우 지터를 디커플링함으로써 사양을 달성할 가능성을 제공한다. 주파수 루프(FL)는 고주파 획득을 위해 치수화(dimension)되지만, 위상 루프(PL)는 가능한 최저 지터 피크를 위해 치수화된다. 데이터 천이가 존재할 때, 주파수 검출기(811)는 정확한 주파수를 획득하고, VCO(817)의 코오스(coarse) 입력에 코오스 신호(VCO)로 0 DC 신호를 줌으로써, 위상 루프의 위상 검출기(822) 및 주파수 검출기(817)에도 피드백되는 복구된 클록 신호(CKout)가 생성된다. 위상 에러 신호는 유사한 충전 펌프 회로 (823) 및 저역 통과 필터 회로(825)를 통해 VCO(817)의 파인(fine) 입력에 파인 신호(Vfi)로서 공급된다. 랜덤 입력 데이터(Din)는 랜덤 입력 데이터의 진폭에 제한 동작을 제공하는 제한 회로(819)를 통해 주파수 검출기(811) 및 위상 검출기(822)에 공급된다.
코오스-파인 루프 착상(coarse-fine-loop idea)에 있어서, 파인 루프(fine loop)는 위상용이고, 다른 코오스 루프(coarse loop)는 주파수용이다. 주파수 차이가 크면, 위상 루프는 이득이 매우 작으므로 개방인 것으로 고려된다. 주파수 루프 이득은 지터와 관계없이 증가할 수 있으므로, 추출-제거 범위는 지터의 증가 없이 증가할 수 있다. 그러나, 2개의 루프가 항상 활성이라는 사실로 인해 문제점이 발생한다. 이로 인해, 주파수 검출기(811)는 주파수 고정 상태가 도달된 후에 여분의 지터를 추가할 수 있다.
랜덤 고속 NRZ 데이터에 대한 위상 검출기 및 주파수 검출기는 데이터의 랜 덤 천이 중에 동작해야하는 어려운 임무를 갖는다. 천이 중에, 위상 및 주파수 검출은 천이가 없을 때 VCO가 고정 상태로부터 벗어나지 않도록 위상 및 주파수 정보를 유지해야 한다. 주파수 검출기의 디지털 구현에 대한 알려진 해법에서는 거의 0인 DC 입력이 저역 통과 필터를 사용하여 고정 상태로 유도될 수 있지만, 주파수 검출기의 점멸 특성은 VCO에 의해 생성되는 지터를 증가시켜 이들이 로우-지터 시스템에 대해 실행될 수 없게 만든다.
따라서, 본 발명의 목적은 고주파에서 동작하는 로우-지터 시스템에서 사용될 수 있는 개선된 검출기 회로를 제공하는 것이다.
이 목적은 제 1 항에 청구된 검출 장치, 제 9 항에 청구된 충전 펌프 회로, 제 14 항에 청구된 검출 방법, 및 제 15 항에 청구된 제어 방법에 의해 달성된다.
따라서, 청구된 래치 수단의 조합은 입력 신호와 기준 신호 간의 위상차를 양 또는 음의 이진 신호로 제공한다. 이 신호가 양이면, 기준 신호, 예컨대, 클록 신호는 자신의 위상을 증가시킬 것이고, 이 신호가 음이면, 기준 신호는 자신의 위상을 감소시킬 것이다. 2개의 이진 직교 신호는 제 2 래치 수단에서 사용되어 주파수 에러 신호를 산출한다. 일단 주파수 고정 상태가 획득되면, 주파수 검출기의 출력은 후속하는 VCO가 주파수 정보를 유지하도록 출력에 0 DC 신호를 준다. 간단하므로, 이 이론은 광 통신 시스템과 같은 고속 클록 및 데이터 복구 시스템에서 사용될 수 있다.
또한, 제안된 차동 충전 펌프 장치는 전원 라인 및 기판으로부터의 공통-모드 잡음에 덜 민감하다는 장점을 제공한다. 충전 펌프의 꼬리 전류 제어에 대한 착상은 검출 장치로부터의 주파수 에러 처리가 필요한 경우에만 충전 펌프가 활성화될 것이라는 장점을 제공한다. 따라서, 충전 펌프 회로는 고정 상태에서 완전히 스위치 오프되어, 복구 시스템에서 지터가 감소할 것이다.
또한, 제 2 이진 신호로부터 유도된 제어 신호에 응답하여, 제 1 이진 신호가 공급되는 충전 펌프 회로의 동작을 선택적으로 억제하는 제어 수단이 검출 장치에 제공된다.
검출 장치의 제 1 래치 수단 및 제 2 래치 수단은 이중-에지 트리거 플립-플롭 장치를 각각 포함할 수 있다. 예로서, 이중-에지 트리거 플립-플롭 장치는 입력 신호를 수신하고 기준 신호의 각각의 성분에 대한 직접 버전 및 역버전에 의해 각각 제어되는 제 1 D-래치 회로 및 제 2 D-래치 회로와, 각각의 성분에 대한 역버전에 의해 제어되는 다중화기 회로를 포함한다. 따라서, 이러한 이중-에지 트리거 플립-플롭 장치는 2개의 랜덤 입력 데이터 신호의 천이 모두에서 클록을 제공하며, 이때, 동위상 성분 및 직교 성분이 2개의 최대-속도 클록 신호이다. 따라서, 다중화기 회로의 출력은 입력 신호의 천이시에만 갱신될 수 있다. 다음 데이터 천이가 도달하기 전까지, 다중화기 회로의 출력은 자신의 이전 값으로 유지된다. 제 3 래치 수단은 제 1 이진 신호를 수신하고 제 2 이진 신호에 의해 제어되는 D-래치 회로를 포함할 수 있다. 이러한 장치를 사용함으로써, 동위상 벡터의 양에서 음으로의 천이가 모니터링될 수 있고, 직교 벡터로부터 주파수 에러 신호가 생성될 수 있다.
제 1 이진 신호 및 제 2 이진 신호는 각각의 증폭기 및 레벨 시프트 회로 중 적어도 하나를 통해 충전 펌프 회로에 공급될 수 있다. 구체적으로, 증폭기 회로는 피드백 증폭기와 피드포워드 증폭기의 조합을 각각 포함할 수 있다. 이로써, 신호 품질이 개선될 수 있고, 신호 변동 및/또는 공통 모드 레벨이 다음 회로단, 예컨대, 충전 펌프 회로의 요구조건을 충족시키기에 적합할 수 있다. 피드백 증폭기와 피드포워드 증폭기의 조합은 이득 효과의 중첩이라는 장점을 제공하지만, 출력 임피던스가 감소할 수 있고, 이득은 피드백 증폭기의 피드백률에 의해 잘 제어될 수 있다.
충전 펌프 회로는 제 1 차동 브랜치 및 제 2 차동 브랜치에 각각 제공되고, 하나의 차동 브랜치의 변조 전류를 각각의 다른 차동 브랜치에 복제하도록 마련되는 제 1 및 제 2 전류 거울 회로를 포함할 수 있다. 이로써, 전류 및 변조가 각각의 다른 브랜치에 복제된다는 사실에 기인하여 각 브랜치에 대해 이중 출력 변동이 달성됨으로써, 충전 펌프 회로의 필터에 공급되는 출력 전류는 2배가 된다.
또한, 충전 펌프 회로의 출력에서의 공통-모드 전압과 기준 전압을 비교하고, 이 비교 결과에 기반하여 제 1 전류원 및 제 2 전류원을 제어하는 공통 모드 제거 수단이 제공된다. 이것은 충전 펌프 회로의 출력에서의 공통 모드 레벨이 온도 및 공급에 상관없이 일정하다는 장점을 제공하고, 복구 루프에서 VCO의 오실레이션 주파수의 안정성이 개선될 수 있다.
충전 펌프 회로의 제어 수단은 주파수 고정 상태를 나타내는 제어 신호에 응답하여 꼬리 전류를 스위칭하는 스위칭 수단을 포함할 수 있다. 이로써, 꼬리 전류는 완전히 셧다운되어, 예컨대, 각각의 검출 장치를 구비하는 충전 펌프 회로가 사용되는 코오스 루프로부터 어떠한 지터도 발생하지 않을 것이다.
이제 첨부하는 도면을 참조하면서 바람직한 실시예에 기초하여 본 발명을 보다 상세히 설명할 것이다.
도 1은 본 발명이 구현될 수 있는 광 송수신기의 개략적인 블록도를 도시한다.
도 2는 바람직한 실시예에 따른 검출 장치가 기초하는 직교상관기의 디지털 구현예를 도시한다.
도 3은 제 1 바람직한 실시예에 따른 충전 펌프 회로가 조합된 주파수 검출 장치를 도시한다.
도 4a 및 도 4b는 조기 클록 신호 및 후기 클록 신호에 대한 이중-에지-다중화기 구조의 파형을 각각 도시한다.
도 5는 최대 레이트(full rate)로 2개의 직교 신호를 생성하는 개략적인 블록도를 도시한다.
도 6은 위상이 고정된 상태에서 I 및 Q 벡터의 평형 위치를 나타내는 벡터 표현을 도시한다.
도 7은 바람직한 실시예에 따른 주파수 검출 알고리즘을 시각화한 벡터도이 다.
도 8은 SCL(source coupled logic) 내의 D 래치 회로를 도시한다.
도 9는 SCL 내의 다중화기 회로를 도시한다.
도 10은 바람직한 제 1 실시예에 따른 차동 충전 펌프의 착상을 나타내는 개략적인 블록도를 도시한다.
도 11은 바람직한 실시에에 따른 충전 펌프 회로에서 사용될 수 있는 공통-모드 제거 착상을 나타내는 개략적인 블록도를 도시한다.
도 12는 바람직한 실시예에 따른 차동 충전 펌프 회로의 구현에 대한 개략적인 회로도를 도시한다.
도 13은 바람직한 실시예에 따른 차동 충전 펌프 회로 내에서 사용될 수 있는 공통-모드 감지 회로에 대한 개략적인 회로도를 도시한다.
도 14는 바람직한 실시예에 따른 공통-모드 회로를 구비하는 차동 충전 펌프 회로에 대한 개략적인 회로도를 도시한다.
도 15는 바람직한 실시예에 따른 트라이게이트(trigate) 제어 회로를 구비하는 충전 펌프 회로에 대한 개략적인 회로도를 도시한다.
도 16은 바람직한 제 2 실시에에 따른 충전 펌프 회로를 구비하는 검출 장치에 대한 개략적인 블록도를 도시한다.
도 17은 바람직한 제 2 실시예에 따른 레벨 시프트 기능이 있는 증폭기 회로에 대한 개략적인 회로도를 도시한다.
도 18a 및 도 18b는 도 17의 증폭기 회로의 피드백 증폭기 및 피드포워드 증 폭기의 등가 회로에 대한 각각의 개략적인 회로도를 도시한다.
도 19a 및 도 19b는 바람직한 제 2 실시예의 동위상 부문(arm) 및 직교 부문에 대한 레벨 시프터 회로의 개략적인 회로도를 도시한다.
도 20은 바람직한 제 2 실시예의 위상 검출 특성을 나타내는 파형도를 도시한다.
도 21은 바람직한 실시예의 3-상태 회로에 대한 개략적인 회로도를 도시한다.
도 22는 바람직한 실시예에 따른 위상 검출 특성을 나타내는 파형도를 도시한다.
도 23은 바람직한 제 2 실시예의 주파수 검출 특성을 나타내는 파형도를 도시한다.
도 24는 알려진 클록 추출 회로 및 데이터 재생 회로에 대한 개략적인 블록도를 도시한다.
도 25는 2개의 루프와 자발적 주파수 고정이 있는 알려진 클록 추출 회로 및 데이터 재생 회로에 대한 개략적인 블록도를 도시한다.
이제 직교 상관기 회로에 기반하는 최대-레이트 위상-주파수 검출기를 기초로 하여 바람직한 실시예를 설명할 것이다.
직교 상관기 회로에 기반하는 주파수 판별장치는 예컨대, H. Ransijn과 P. O'Connor의 "A PLL-based 2.5-Gb/s GaAs clock and data regenerator IC", 1991년 10월, IEEE J. Solid-State Circuits, 제 26(10)권, pp. 1345-1353, R. R. Cordell 등의 "A 50 MHz phase and frequency-locked loop", 1991년 10월, IEEE J. Solid-State Circuits, 제 14(6)권, pp. 1345-1353, 및 B. Razavi 및 J. Sung의 "A 2.5 Gb/s 15-mW BiCMOS Clock Recovery Circuit", 1995년, Symposium on VLSI Circ. Dig. Of Tech. Papers, pp. 83-85에 설명된다. 또한, 샘플링 앤드 홀딩 회로에 기반하는 직교상관기 개념에 대한 아날로그 구현은 A. Pottbacker 등의 "A 8 Gb/s Si bipolar phase and frequency detector IC for clock extraction", 1992년 2월, ISSCC Dig. Tech. Papers, pp. 162-163, San Francisco, California에 설명되었다.
본 발명의 바람직한 실시예에 따르면, 직교상관기 개념의 디지털 구현에 기반하는 디지털 검출 장치가 존재한다.
도 2는 바람직한 실시예가 기초하는 직교 상관기의 디지털 구현에 대한 개략적인 회로도를 도시한다. 이 디지털 구현은 2개의 D-래치와 1개의 다중화기로 이루어진 3개의 래치-다중화기 구조를 포함한다. 기능상 각 래치-다중화기 구조는 이중-에지 플립-플롭 회로에 대응하므로, 이러한 플립-플롭 회로로 대체될 수 있다. 이러한 이중-에지 플립-플롭 회로는 입력 데이터 신호(DATA)의 2개의 천이에 따라 클로킹된다. 2개의 최대(full)-속도 클록 신호(CKI,CKQ)는 서로 직교하므로, 동위상 클록 성분(CKI) 및 직교 클록 성분(CKQ)으로 간주할 수 있다. 용어 "최대-속도"는 클록 신호의 한 주기가 입력 데이터 신호의 비트 길이(Tb)에 해당함을 나타낸다.
이중-에지 플립-플롭 기능은 입력 데이터 신호의 양 클록 성분(CKI,CKQ)을 샘플링하도록 동작하여, 2개의 직교 신호(PT_Q,PT_I)를 공급한다. 따라서 다중화기(MUX)의 출력은 입력 데이터 신호(DATA)의 천이로만 갱신될 것이다. 다음 데이터 천이가 도달하기 전까지, 다중화기(MUX)의 출력은 이전 값으로 유지된다. 입력 데이터 신호(DATA)와 클록 성분(CKQ) 사이의 위상차 및 입력 데이터 신호(DATA)와 클록 성분(CKI) 사이의 위상차는 각각 양의 또는 음의 양자화 신호, 즉 이진 신호로 변형된다. 이 신호가 양일 때, 클록은 자신의 위상을 증가시킬 것이고, 이 신호가 음일 때, 클록은 자신의 위상을 감소시킬 것이다.
이하, 간결함을 위해, 2개의 직교 출력(PD_Q, PD_I)은 각각 Q, I로 나타낸다. 제 3 래치-다중화기 구조는 출력 신호 또는 벡터(Q)를 출력 신호 또는 벡터(I)의 천이로 샘플링하는 제 3 이중-에지 플립-플롭 회로로서 기능을 한다. 그러므로, 주파수 에러는 제 3 래치-다중화기 구조의 출력에서 획득될 수 있다. 이 주파수 에러는 양자화 또는 이진 형태로도 획득될 수 있다. 따라서, 위상 고정 상태에서, 출력 주파수 에러 신호는 주기는 입력 데이터 신호의 비트 주기(Tb)와 일치하고, 듀티 사이클은 50%로서 양의 값과 음의 값 사이에서 리플한다.
D-래치(L5,L6)를 포함하는 제 3 래치-다중화기 구조에서, 위에 있는 D-래치(L5)의 출력에 사인 반전(sine inversion)이 도입되어, Q 벡터는 양수인 I 벡터로 반전된다. 이 반전은 상승 에지에는 양수를, 하강 에지에는 음수를 부여하는 아날로그 직교상관기의 미분기 기능을 구현하는 데 필요하다.
벡터(I,Q)에 대한 평형 또는 균형 위치는 도 6에 도시된 바와 같이 벡터도 내의 회전하는 바퀴에 비유하여 나타낼 수 있다. 도 6에 따르면, 벡터(I)는 양수이고 안정적이며, "+1"과 같지만, 벡터(Q)는 회로의 점멸 특성에 기인하는 주기적인 방식으로 양의 4분면에서 음의 4분면으로 이동한다. 이 주파수 에러 생성은 다음과 같이 회전하는 바퀴에 비유하여 설명될 수 있다. 클록이 너무 느리면, 한 쌍의 두 직교 벡터(I,Q)는 주파수 차이(Δω)와 동일한 각도 주파수만큼 좌회전하고, 벡터(I)의 미분 계수는 벡터(Q) 전까지 하락하여, 에러 신호가 생성된다. 반면에, 클록이 너무 빠르면, 한 쌍의 두 직교 벡터(I,Q)는 주파수 차이(Δω)와 동일한 각도 주파수만큼 우회전하고, 벡터(I)의 미분 계수는 180°위상차만큼 벡터(Q) 전까지 하락하여, 에러 신호가 생성된다.
도 3은 바람직한 제 1 실시예에 따른 충전 펌프 회로를 구비하는 검출 장치에 대한 개략적인 블록도를 도시한다. 이 검출 장치는 점멸 이론에 기초하고 서로 직교하는 2개의 클록 성분(CKQ,CKI)을 가지고 최대-레이트로 작동한다. 입력 데이터 신호(DATA)에서의 랜덤 천이는 클록을 샘플링하여 위상 에러 신호를 생성하는 데 사용된다. 2개의 직교 위상 에러 신호(PD_I, PD_Q)가 동시에 생성된다. 따라서, 2개의 직교 위상 에러 신호(PD_I, PD_Q)는 주파수 에러 신호(FD)를 산출하기 위해 사용된다. 주파수 고정 상태가 달성되면, 주파수 검출기는 후속하는 VCO가 주파수 정보를 유지하도록 출력에 0 DC 전압을 준다. 간단하므로, 이 이론은 예컨대, 광 통신 시스템처럼, 고속 클록 및 데이터 복구에서 사용될 수 있다.
구체적으로, 도 3의 검출 장치는 2개의 점멸 위상 검출기를 포함하는데, 출력 신호들은 서로 직교 관계이며, 각각 PD_I와 PD_Q로 지칭된다.
자발적 고정의 경우에, 입력 데이터 신호(DATA)의 천이로부터 복구하는 데 주파수 정보가 필요하다. 이 경우에, 3-상태 출력을 갖는 최대-레이트 주파수 검출기 또는 3-상태 출력을 갖는 하프-레이트 주파수 검출기가 사용될 수 있다. 두 경우에, 점멸 위상 검출기 출력으로서 여분의 출력이 획득된다. 도 3은 최대 속도, 즉, fclk = 1/Tbit -클록 주파수(fclk)가 입력 데이터 신호(DATA)의 최대 비트 레이트와 일치함을 의미함- 인 2개의 직교 클록 입력 신호(CKQ,CKI)를 갖는 최대-레이트 주파수 검출기를 도시한다.
도 3의 위상-주파수 검출 장치의 동작을 이해하기 위해, 이중-에지 트리거 플립-플롭 기능을 갖는 래치-다중화기 조합이 보다 상세히 설명된다. 래치 회로(L1 내지 L4)는 입력 데이터 신호(DATA)의 상승 및 하강 에지 모두에 따라 각각의 클록 신호를 입력 데이터 신호(DATA)로 샘플링한다. 위에 있는 래치 회로(L1,L3)는 입력 데이터 신호(DATA)가 하이일 때 각각의 클록 입력에 전달된다. 아래에 있는 회로(L2,L4)는 입력 데이터 신호(DATA)가 로우일 때 각각의 클록 입력에 전달된다. 이러한 이중-에지 래치-다중화기 구조의 동작 속도는 위 및 아래에 있는 2개의 래치 또는 샘플링 회로 동작이 인터리빙되었기 때문에 빠르다. 위에 있는 래치 회로가 클록 신호를 샘플링할 때, 아래에 있는 래치 회로는 출력을 전달하고, 아래에 있는 래치 회로가 클록 신호를 샘플링할 때, 위에 있는 래치 회로는 출력을 전달한다. 다중화기(MUX)의 출력은 데이터 천이로만 갱신될 것이지만, 데이터 천이 중에 출력값은 일정하게 유지된다. 결과적으로, 이중-에지 트리거 래치 -다중화기 구조는 클록 신호의 샘플 버전을 부여한다. 데이터 천이시에, 클록 천이에 이어서 래치-다중화기 구조의 출력이 발생할 것이다. 따라서, 이중-에지 트리거 래치 다중화기 구조는 위상 검출기로서 사용될 수 있는데, 여기서 입력 데이터 신호(DATA)와 클록 성분(CKQ,CKI) 사이의 위상차는 각각의 양자화 또는 이진 신호로 변형된다.
도 4a 및 도 4b는 이중-에지 래치-다중화기 구조와 관련된 파형을 도시하는데, 도 4a는 클록 신호가 빠른, 즉, 클록 신호가 입력 데이터 신호를 앞서는 경우에 관한 것이고, 도 4b는 클록 신호가 느린, 즉, 클록 신호가 입력 데이터 신호를 뒤따르는 경우에 관한 것이다. 만일 래치-다중화기 구조의 각 출력 전압(V_OUT)이 양수이면, 각 클록 신호는 빠르고, 위상 감소를 필요로 한다. 만일 각 출력 전압(V_OUT)이 음수이면, 클록 신호는 느리고, 위상 증가를 필요로 한다. 도 4a 및 도 4b로부터 알 수 있는 바와 같이, 각 래치-다중화기 구조는 점멸 특성이 있으며, 즉, 출력 전압(V_OUT)은 관련된 클록 신호가 빠른지 혹은 느린지의 사실에 따라 양수 또는 음수가 된다.
입력 데이터 신호(DATA)의 천이에 주파수 정보가 필요하므로, 2개의 직교 위상 에러 신호(PD_Q,PD_I)를 생성하는 데 2개의 이중-에지 래치-다중화기 구조가 사용되도록 다수의 최대-레이트의 클록 위상이 필요하다.
도 5는 입력 데이터 신호(DATA)에 의해 샘플링되는 2개의 클록 신호 또는 클록 성분(CKI,CKQ)에 기초하여 2개의 직교 신호(Vi,Vq)를 생성하는 이러한 이중-에지 래치-다중화기 구조를 도시한다. 주파수 에러 신호는 이들 2개의 직교 위상 에 러 신호(Vi,Vq)로부터 다음과 같이 추출될 수 있다.
데이터 천이는 2개의 직교 클록 성분(CKI,CKQ)을 최대 속도로 샘플링한다. 도 3에서, 위상 검출 출력(PD_Q,PD_I)은 2개의 위상 검출기의 출력과 일치하며, 서로 직교하는데, 이는 그들의 위상차가 90°임을 의미한다. 이어서, 다시, 2개의 직교 위상 출력(PD_Q,PD_I)은 각각 Q 출력 및 I 출력으로 지칭된다.
이미 설명한 바와 같이, 도 6은 대응하는 벡터(I,Q)에 대한 평형 위치를 회전하는 바퀴에 비유하여 도시한다. 고정된 위상 상태에서, 벡터(I)는 양수이고, 안정적이며, "+1"과 같지만, 벡터(Q)는 주기적인 방식으로 양수에서 음수로 이동한다. 양에서 음으로의 벡터(I)의 천이를 모니터링함으로써, 다음 알고리즘에 기초하여 주파수 에러가 획득될 수 있다.
1. 벡터(Q)는 양수이고, 벡터(I)는 음수에서 양수로 천이할 때 -벡터도에서 음의 4분면에서 양의 4분면으로 변화함을 의미함- , 주파수는 주파수 검출기의 출력에서 0 신호를 생성하는 것으로 유지되어야 한다.
2. 벡터(Q)는 음수이고, 벡터(I)는 음수에서 양수로 천이할 때 -음의 4분면에서 양의 4분면으로 변화함을 의미함- , 주파수는 주파수 검출기의 출력에서 0 신호를 생성하는 것으로 유지되어야 한다.
3. 벡터(I)가 양수에서 음수로 천이하고, 벡터(Q)는 양수일 때, 주파수는 주파수 에러 신호(FD = +1)를 생성함으로써 증가하여야 한다.
4. 벡터(I)가 양수에서 음수로 천이하고, 벡터(Q)는 음수일 때, 주파수는 주파수 에러 신호(FD = -1)를 생성함으로써 감소하여야 한다.
도 7은 이상의 4가지 경우를 나타내는 서로 다른 벡터도에 기반하는 이 알고리즘의 시각화를 도시한다. 실행시에, 4개의 가능한 경우 중 각각은 도 6에 도시된 평형 위치에 가깝게 집중될 것이다. 다음 표에서, 4개의 경우 또는 상태가 나타나는데, 이는 주파수 검출기에 대한 로직을 구성하는 데 사용될 수 있다.
Figure 112006074159578-PCT00001
도 3에 도시된 바와 같이, 벡터(I)는 (위상 검출 출력(PD_Q)에 해당하는) 벡터(Q)를 샘플링하는 래치 회로(L5)를 클로킹하는 데 사용된다. 또한, 도 3에 도시된 바와 같이, 다른 위상 검출 출력(PD_I) 및 이것의 반전 출력은 사인 반전(SI)되고, 충전 펌프 회로(82)를 제어하는 차동 3-상태 제어 회로(TS)의 각 트랜지스터(M1,M2)에 공급된다. 벡터(I)(위상 검출 출력 PD_I)의 값에 기초하여, 차동 제어 회로의 꼬리 전류(tail current)(Ibias)는 다른 차동 쌍(M3,M4)의 소스를 통해 흐르거나, 사전결정된 전류(I_3State)에 전가(dump)되거나 주입(force)될 수 있다. 벡터(Q,I)는 양자화된 위상 에러에 해당하는데, 여기서 벡터(I)는 벡터(Q)를 래치 회로(L5)로 샘플링하는 데 사용된다. 벡터(I)가 양수일 때, 래치 회로(L5)는 벡터(Q)로 변화하지만, 3-상태 제어 회로(TS)는 래치(L5)의 출력 신호(FD)로 변화하지 않는다. 이는 벡터(I)가 양수일 때에는 어떠한 주파수 에러도 생성될지 않을 것임을 의미한다. 벡터(I)가 양의 값에서 음의 값으로 변할 때에만, 3-상태 제어 회로(TS)는 래치 회로(L5)의 출력으로 전달되기 시작하고, 이때 래치 회로(L5)는 최종 샘플링 값, 즉, 벡터(Q)의 최종값을 래치한다. 평형에서, 벡터(I)가 양수, 즉, "+1"일 때, 다른 차동 쌍(M3,M4)은 더 이상 활성이 아니며 주파수 검출기의 차동 출력(VFD)은 0이다. 트래지스터(M2)로부터의 전가 전류(I_3State)는 충전 펌프 회로(82)를 스위치 오프하는 데 사용될 수 있다.
이러한 구현의 장점은, 큰 주파수 에러를 추출-제거함으로써, 간단함 및 주파수 에러 검출 가능성 때문에, 주파수 검출 장치가 개선된다는 것이다. 그러나, 위상 검출 장치가 위상 에러의 양자화된 버전을 생성한다는 사실 때문에, VCO의 정교한 입력단에서 여분의 리플은 위상이 고정된 상태로 생성된다. 그럼에도 불구하고, 이 여분의 리플은 적당히 작을 수 있다. 이 여분의 리플의 양은 시간 단위당 데이터 천이량에 의존한다. 다량의 데이터 천이는 주파수 검출기가 다수의 정보를 구비함을 의미하는 것이므로, VCO 주파수는 고정된 주파수로부터 너무 멀리 이동하지 않을 것이다. 그러나, 이후에 설명되는 바와 같이, 3-상태 충전 펌프 회로를 사용함으로써 이러한 여분의 리플은 감소할 수 있다.
이어서, 래치 회로(L1 내지 L5) 및 다중화기 회로(MUX)에 대한 실제 구현예가 보다 상세히 설명된다.
도 8은 래치 회로(L1 내지 L5)로서 사용될 수 있는 SCL(Source coupled logic) 내의 D-래치 회로에 대한 개략적인 회로도를 도시한다. 이 D-래치 회로는 바이폴라 ECL(Emitter Coupled Logic)의 CMOS 구현예인 CMOS(Complementary Metal Oxide Semiconductor) CML(Current Mode Logic)에 기초한다. ECL과 유사하게, 이 기술에 의해 신호 변동이 감소할 수 있다. 바이어스 전류(Ibias)는 클록 신호(CLK)의 극성에 따라서 CMOS 트랜지스터(M5,M6 또는 M3,M4)의 소스로 흐른다. 또한, 데이터 신호(D)의 극성은 데이터 신호(D)가 음일 때에는 전류 경로를 출력(Q)으로 선택하고, 데이터 신호(D)가 양일 때에는 전류 경로를 출력
Figure 112006074159578-PCT00002
으로 선택한다. 이로써, 래치 회로(L1 내지 L5)의 기능이 달성될 수 있다.
도 9는 SCL 내의 다중화기 회로(MUX)에 대한 구현예를 도시한다. 도 8과 유사하게, 바이어스 전류(Ibias)는 선택 신호(S)의 극성에 따라서 CMOS 트랜지스터(M5,M6 또는 M3,M4)의 소스로 흐른다. 신호(Ch1,Ch2)의 극성은 전류의 경로를 선택한다. 선택 신호(S)가 양일 때, 바이어스 전류는 CMOS 트랜지스터(M3,M4)의 소스로 흐른다. 선택 신호(S)가 양이고 채널 신호(Ch1)도 양이면, 출력(Q)은 양이고, 바이어스 전류는 저항(R1)과 트랜지스터(M3)를 통해 흐를 것이다. 선택 신호(S)가 양이고 채널 신호가 음이면, 출력(Q)은 음이고, 바이어스 전류는 다른 저항(R0)과 트랜지스터(M4)를 통해 흐를 것이다. 따라서, 선택 신호(S)가 양일 때, 다중화기 회로는 채널 신호(Ch1)로 투과하는데, 이는 다중화기의 출력이 채널 신호(Ch1)와 동일함을 의미한다. 이와 유사하게, 선택 신호(S)가 음이면, 바이어스 전류는 트랜지스터(M5,M6)의 소스로 흐른다. 이어서, 다중화기 회로는 제 2 채널 신호(Ch2)로 투과하는데, 이는 다중화기 회로의 출력이 채널 신호(Ch2)와 동일함을 의미한다.
이어서, 3-상태 충전 펌프 회로가 보다 상세히 설명되는데, 이는 평형 상태 에서 리플이 감소한다는 장점을 제공한다. 특히, 이 3-상태 충전 펌프 회로는 도 2의 충전 펌프 회로(82)로서 사용될 수 있다.
위상 또는 주파수를 고속으로 비교하는 데에는 위상/주파수 검출 장치의 출력에서 스퓨리어스(spurious) 신호를 필터링하는 고속 충전 펌프 회로가 필요하다. 클록 및 데이터 복구에서, 입력 데이터 신호(DATA)의 랜덤 특성 때문에 주파수 분리기가 사용될 수 없으므로, 입력 데이터 신호(DATA)의 천이와 클록 천이 간의 비교는 최대 속도로 실행된다.
따라서, 차동 충전 펌프 회로는 고속 위상/주파수 검출기용으로 사용될 수 있도록 제안된다. 차동 충전 펌프는 전원 라인 및 기판으로부터의 공통-모드 잡음에 덜 민감하다는 장점이 있다. 일반적으로, 충전 펌프 회로는 도 25에 도시된 주파수 및 위상 루프 내의 필터를 충전/방전하는 회로 소스이다. 두 상태 간의 고속 스위칭 및 루프 필터의 캐패시터에서 위상 에러의 선형 표현을 전하 형태로 획득하는 것이 보장되도록, 충전 펌프 회로의 입력은 고속 연속 펄스일 수 있다. 이 이론을 가장 간단하게 구현한 예는 캐패시터에 일정한 충전 전류 또는 방전 전류를 공급하는 2개의 스위치를 구동하기 위해 2개의 디지털 입력 라인을 구비하는 회로이다. 이때, 캐패시터의 출력 전압은 각각의 스위치를 구동하는 이진 신호의 적분값에 해당한다. 두 스위치가 모두 개방될 때, 캐패시터의 전압은 동일하다. 캐패시터의 전압을 유지하는 것은 VCO의 출력에서 동일한 주파수를 유지하는 것과 같다.
그러나, 상술한 바와 같이, 차동 회로는 공통 모드 잡음을 강하게 제거하므 로 공급 및 기판 잡음에 대해 뛰어난 내성이 있다. 또한, 단일 종단형(single ended) 솔루션에서 실제 캐패시터 구현예는 필터의 캐패시터와 병렬식으로 여분의 기생 캐패시턴스를 전달한다. 그러나, 차동 모드에서, 필터의 캐패시터는 회로 라인 및 회로 소자에 의해 획득된 기생 캐패시턴스가 차동 필터의 일부분이 아니도록 설계될 수 있다.
도 10은 바람직한 제 1 실시예에 따라 제안된 차동 충전 펌프 회로에 대한 개략적인 블록도를 도시한다. 기본 착상은 주파수 검출기의 출력에서의 주파수 에러 신호(FD) 처리가 필요할 때에만 충전 펌프 회로가 활성화되는 방식으로 충전 펌프 회로에서 제어하는 것이다. 이것은 차동 충전 펌프 회로의 꼬리 전류를 제어함으로써 구현될 수 있다. 주파수 정보는 충전 펌프 회로의 출력 필터로 차동적으로 펌핑될 수 있다.
도 10에 따르면, 차동 입력 신호(Δx)는 차동 회로의 두 브랜치 내의 전류원(I0)을 변조하는 데 적합하다. 이중 출력 변화를 달성하기 위해, 각 브랜치에 있어서, DC 전류 및 변조는 거울비(mirror ratio)가 1:1인 2개의 개별적인 전류 거울 회로(CM)를 통해 다른 브랜치의 윗부분에 복제된다.
이 충전 펌프 회로는 기존의 차동 충전 펌프에 비해 필터(F)에 이중 출력 전류가 공급되고, 충전 펌프 회로의 꼬리 전류를 제어함으로써 온-오프(on-off) 제어가 달성될 수 있다는 장점을 야기한다.
또한, 차동 구현으로 인해 전원 및 기판으로부터의 공통-모드 신호 제거가 향상된다. 공통-모드 레벨이 후속하는 VCO의 오실레이션 주파수에 영향을 주므로, 충전 펌프 회로의 공통-모드 레벨의 제어가 강화되는 것이 필요할 수 있다. 이를 달성하기 위해, 공통-모드 제거 회로는 충전 펌프 회로의 출력에서 공통-모드 레벨을 제어하는 데 사용될 수 있으므로, 출력 공통 모드는 온도 및 공급의 변화에 상관없이 일정할 것이다.
도 11은 추가적인 공통-모드 제거 회로를 구비하는 개선된 충전 펌프 회로의 구현예를 도시한다. 구체적으로, 출력에서 공통 모드는 출력에서의 공통 모드 전압과 밴드 갭 지칭 전압(VCM)을 비교하는 음성 피드백 회로(C)를 사용하여 제거된다. 이 공통-모드 제거 회로(C)는 양 전류원으로부터 비교에 의해 획득된 전류와 동일한 전류를 가/감한다.
도 12는 도 10에 도시된 충전 펌프 회로의 트랜지스터 레벨 구현예를 도시한다. 입력 전류(I0+Δx, I0-Δx)는 DC 전류(I0) 및 변조 펄스 전류(Δx)를 포함한다. 이들 입력 전류는 전류-거울 트랜지스터(M5,M8)에서 각각 교차-반사된다. 이로써, 신호(Δx)는 2개의 직렬 캐패시터(2C)로 이루어진 필터(F)에서 2배가 된다. 신호 전류(2Δx)는 출력 필터(F)로 흐르는데, 여기서 캐패시터(C)는 2개의 캐패시터(2C)의 직렬 연결로 나타난다. 최대 기생값을 갖는 캐패시터(2C)의 플레이트는 2개의 캐패시터의 공통-모드에 연결된다. 이로써, 기생 캐패시턴스는 필터의 일부분이 아니다.
도 13은 공통-모드 감지 회로의 구현예를 도시한다. 충전 펌프 회로의 출 력, 예컨대, 도 12의 출력 노드(OUT+,OUT-)에서의 공통 모드는 3극관(triod) 체제에서 저항을 제어하는 것처럼 동작하는 도 13의 트랜지스터(M3,M4)를 사용하여 측정될 수 있다. DC 전류(4I0)는 트랜지스터(M1,M2)로 이루어진 소스 저하 거울 회로에 주입된다. 제어된 트랜지스터(M5,M6)에서 그들의 게이트는 밴드 갭 지칭 전압(VCM)에 접속된다. 그러므로, 트랜지스터(M2)의 출력에서의 거울비는 트랜지스터(M1,M2)의 소스에 존재하는 MOS 저항비에 의존한다. 밴드 갭 지칭 전압(VCM)이 트랜지스터의 임계 전압보다 큰 한 MOS 조합의 저항은 공통-모드 전압에 의존한다. 트랜지스터(M2,M3)의 출력에서의 DC 전류를 감함으로써, 감지 회로의 출력단에는 에러 신호(±ΔI)만 전송된다. 따라서 이 에러 신호는 출력에서의 공통-모드 전압과 밴드 갭 지칭 전압(VCM) 간의 차이를 측정한 값이다. 평형 상태에서, 노드 또는 단자(OUT-,OUT+)에서의 총전압은 밴드 갭 지칭 전압(VCM)값의 2배이다.
도 14는 상술한 공통-모드 제어를 사용하는 충전 펌프 회로에 대한 트랜지스터 레벨의 개략적인 회로도를 도시한다. 이 회로의 특성은 신호가 I0 DC 공통-모드 전류를 보정하기 위해 공통-모드 에러 신호와 함께 반사된다는 것이다. 상술한 바와 같이, 충전 펌프 회로는 주파수 보정을 위해 코오스(coarse) 루프에서 사용될 수 있다. 고정 상태가 되면, 이 충전 펌프 회로는 완전히 셧다운되어, 도 25에 도시된 코오스 루프에 어떠한 지터도 발생하지 않을 것이다. 이는 도 3의 중간 3-상태 제어 회로(TS)를 사용하여 충전 펌프 회로의 꼬리 전류를 제어함으로써 달성된 다. 그러나, 3-상태 제어 회로(TS)를 사용하여 충전 펌프 회로를 스위칭하기 위해, 충전 펌프 회로(82)의 꼬리 전류와 전가 전류(I_3State) 사이에 인터페이스 회로가 필요하다.
도 15는 대응하는 도 3의 전가 전류(I_3State)로의 인터페이스를 구비하는 도 14에 따른 충전 펌프 회로에 대한 개략적인 회로도를 도시한다.
전가 전류(I_3State)는 주파수가 고정 상태에 존재할 때, 즉, 위상 검출 신호(PD_I)의 값이 "+1"일 때 존재하거나 활성화된다. 이 경우에, 바이어싱 전류(4I0)는 트랜지스터(M3*)를 통해 흐른다. 트랜지스터(M4*)는 차단된다. 따라서, 어떠한 전류도 충전 펌프 회로의 꼬리에 복제되지 않으며, 충전 펌프 회로는 스위치 오프된다. 주파수 에러가 발생하고 위상 검출 신호(PD_I)의 값이 "-1"로 변하자마자, 전가 전류(I_3State)는 도 3의 3-상태 제어 회로에 의해 0으로 스위칭되고, 바이어싱 전류(4I0)는 트랜지스터(M4*)를 통해 흐른다. 이때, 트랜지스터(M3*)는 차단된다. 동일한 바이어싱 전류(4I0)는 충전 펌프 회로의 꼬리에 복제되고, 충전 펌프 회로는 스위치 온된다.
예로서, 밴드 갭 지칭 전압(VCM)값은 충전 펌프 회로의 출력 공통 모드에 기반하여 약 1.25 V로 설정될 수 있다.
상술한 바와 같이, 충전 펌프 회로의 출력에서의 공통 모드는 출력에서의 공통-모드 전압과 이 밴드 갭 지칭 전압(VCM)을 비교하는 음성 피드백 회로를 사용하 여 제거된다.
도 16은 바람직한 제 2 실시예에 따른 충전 펌프 회로를 구비하는 검출 장치를 도시한다.
바람직한 제 2 실시예에서, 도 3의 바람직한 제 1 실시예에 이중-에지 래치-다중화기 구조로부터의 신호를 증폭하는 증폭기 회로(84)가 추가된다. 또한, 래치 회로(L5)의 데이터 입력(D) 및 클록 입력(CK)에서의 공통-모드 레벨에 적합시키는 레벨 시프트 회로(86)가 도입된다. 이로써, 빌딩 블록 사이의 입/출력 호환성이 개선될 수 있으므로, 신호 품질이 향상되고, 다음 회로단의 요구조건을 만족시키도록 신호 변동 및/또는 공통 모드 레벨이 적합하게 변경된다.
예컨대, CMOS18 기술을 사용하여 구성된 점멸 위상 검출기의 출력에서 요구되는 증폭을 획득하는 것은 어렵다. 래치 회로(L1 내지 L4)는 입력 신호의 진폭을 완전히 복구하지 않는다. 따라서, 감쇠된 위상 검출 출력(PD_I,PD_Q)으로 인해 다음 단에서 신호를 처리하기가 어려워질 것이다. 래치 회로(L5)는 직교 위상 검출 출력(PD_Q)을 동위상 검출 출력(PD_I)으로 샘플링하는 데 사용된다. 동위상 검출 출력(PD_I)의 변동 또는 레벨이 충분히 크지 않으므로, 도 3 및 도 16에서 3-상태 제어 회로의 2개의 트랜지스터(M1,M2)는 완전히 불균형이 될 수 없다. 따라서, 충분한 이득을 얻기 위해, 동위상 검출기 출력(PD_I)과 래치 회로(L5) 사이에 추가적인 증폭기 회로(84)가 필요하다. 큰 변동뿐만 아니라 더 나은 지연 정합을 얻기 위해 직교 검출 출력(PD_Q)과 래치 회로(L5) 사이에 유사한 증폭기(84)가 추가된다.
도 17은 증폭기(84)에 대한 개략적인 회로도이다. 구체적으로, 증폭기(84)는 저항(R1,R2) 및 파동 트랜지스터 쌍(M2,M3)을 구비하는 피드백 증폭기로 이루어져 있다. 또한, 저항(R1), 차동 증폭기 쌍(M1,M4), 부하(R) 및 트랜지스터(M6,N7)로 이루어진 피드포워드 증폭기가 제공된다. 피드포워드 증폭기가 트랜지스터(M1,M4)의 게이트에서 신호를 증폭하여, 트랜지스터(M6,M7)를 통해 출력에 다수의 신호를 교차-주입한다. 출력 전류는 피드포워드 증폭기와 피드백 증폭기 모두에 의해 전달될 것이다.
도 18a 및 도 18b는 피드백 증폭기 및 피드포워드 증폭기의 AC 신호에 대한 등가 회로를 각각 도시한다. 피드백 및 피드포워드 증폭기의 등가 회로의 출력 전압(VOUT)은 중첩을 적용함으로써 추정될 수 있다.
도 18a의 피드백 증폭기의 출력 전압(VOUT1)은 대략 다음과 같이 계산될 수 있다.
Figure 112006074159578-PCT00003
여기서, Vid는 차동 입력 전압을 나타낸다.
트랜지스터의 트랜스컨덕턴스(gm)에 기초하여, 도 18b의 피드포워드 증폭기 회로의 출력 전압(VOUT2)은 대략 다음과 같이 계산될 수 있다.
Figure 112006074159578-PCT00004
중첩의 원리에 따르면, 도 17의 출력 전압(VOUT)은 VOUT1과 VOUT2의 총합에 해당한다. 도 17의 출력 전압은 접지에 비해 단일 단에서 획득되므로, 증폭기 회로의 출력 전압은 대략 다음과 같이 계산될 수 있는 차동 출력 전압(VOUT)의 절반에 해당한다.
gm 및 R>>1 이라는 가정하에, 도 17의 증폭기 회로(84)의 전압 이득은 다음과 같이 표현될 수 있다.
Figure 112006074159578-PCT00005
피드백 증폭기 부분을 추가함으로써, 출력 임피던스는 감소하고, 증폭기의 출력은 더 높은 캐패시턴스 부하에 맞춰진다. 본 경우에, 이 캐패시턴스 부하는 다음 단의 게이트-소스 캐패시턴스에 의해 생성된다. 또한, 피드백 저항 네트워크 때문에, 이득은 저항률에 따라 양호하게 제어될 수 있다.
도 16의 주파수 검출기 구조를 고려하면, 이중-에지 래치-다중화기 구조로부터의 두 위상 검출 출력(PD_I,PD_Q)의 공통 모드는 약 1.6 V로 추정될 수 있다. 따라서, 만일 이중-에지 출력이 레벨 시프트 회로(86)에 직접 접속되면, 3-상태 제어 회로의 트랜지스터(M1,M2)는 그들의 선형 영역으로 푸싱(push)될 것이다. 레벨 시프트 회로(86)에 대한 정확한 공통 모드를 획득하기 위해, 이중-에지 래치-다중화기 구조의 출력 공통 모드는 약 1.2 V로 시프트되어야 한다. 그러므로, 증폭기 회로(84)는 이중-에지 래치-다중화기 구조의 출력의 선형 증폭을 달성하고, 공통 모드 레벨이 레벨 시프트 회로(86)가 필요로 하는 약 1.2 V로 시프트하도록 설계되어야 한다. 이로써, 이득이 개선되어, 충분한 변동을 획득함으로써, 3-상태 제어 회로(TS)에서 완전한 불균형이 보장될 수 있다. 또한, 다음 단, 즉, 레벨 시프트 회로(86)에 필요한 공통 모드 레벨 시프트가 달성될 수 있다.
도 19a 및 도 19b는 PD_I 부문 및 PD_Q 부문에 대한 레벨 시프트 회로(86)의 개략적인 회로도를 각각 도시한다. 래치 회로(L5)에서, 클록 신호의 공통 모드는 약 1.1 V가 되어야 한다. 래치 회로(L5) 및 3-상태 제어 회로(TS)에 대한 적합한 공통 모드를 얻기 위해, 레벨 시프트 회로(86)가 도입된다. 래치 회로(L5)에 대한 적절한 공통 모드를 획득하기 위해 PD_I 부문에서는 아래에 있는 시프트 회로(86)가 필요하다. 위에 있는 PD_Q에서의 레벨 시프트 회로(86)는 양호한 정합을 유지하기 위해 도입된다. 출력단에서 2개의 서로 다른 공통-모드 전압을 생성하기 위해, 2개의 레벨 시프트 회로(86)는 약간 다르게 이루어진다. 도 19a 및 도 19b로부터 알 수 있는 바와 같이, PD_I 부문에서의 공통 모드는 PD_Q 부문에서의 공통 모드보다 낮게 시프트된다. 이는 도 19a의 추가 저항(R2)로 인해 명백하다. 또한, 도 19a 및 도 19b의 레벨 시프트 회로는 충분한 이득을 도입하므로 위상 검출 출력(PD_I,PD_Q)의 변동이 강화된다.
도 20은 증폭기 회로(84)의 입력, 레벨 시프트 회로(86)의 입력 및 래치 회로(L5)의 입력에서의 각 신호를 나타내는 파형도를 도시한다. 도 20으로부터 알 수 있는 바와 같이, 위상 검출 출력(PD_I,PD_Q)의 변동은 우선 증폭기 회로(84)에 의해 증가하고, 이어서 레벨 시프트 회로(86)에 의해 이득이 증가할 수 있다. 도 19a 및 도 19b에 도시된 변경 때문에, 2개의 레벨 시프터 회로(86)는 출력에서 서로 다른 공통 모드 레벨을 갖지만, 차동 장치에 대한 이득은 정확히 같다.
도 21은 도 3 및 도 16의 3-상태 제어 회로(TS)에 대한 회로도를 도시한다. 래치 회로(L5)의 주파수 검출 출력이 주파수 고정 상태에 존재할 때, 직교 위상 검출 출력(PD_Q)은 50%의 듀티 사이클로 활성화될 것인데, 이 신호는 주파수 에러로 보인다. 따라서, 코오스 주파수 검출 루프를 완전히 억제하는 3-상태 제어 회로(TS)가 도입되어, 코오스 루프로부터 어떠한 영향도 받지 않을 것이다. 주파수가 고정 상태에 있을 때 충전 펌프 회로(82)의 동작을 억제하기 위해, 3-상태 제어 회로는 동위상 검출 출력(PD_I)에 의해 제어된다. 구체적으로, 주파수 고정 상태에서, PD_I 신호는 양이고, 트랜지스터(M1,M2)는 완전히 불균형이다. 모든 바이어스 전류는 트랜지스터(M2)를 통해 흐르고, 전가 전류(I_3State)와 일치한다. 그러므로, I_3State 전류 또는 신호는 상술한 바와 같이 충전 펌프를 억제하는 데 사용된다. 이러한 충전 펌프 회로(82)의 동작 억제는 꼬리 전류의 억제에 기초할 수 있다.
도 22는 고정 상태에서 10 Gb/s의 입력 데이터 레이트 및 10 GHz의 클록 주 파수에 대한 시뮬레이션 결과로서 검출 장치의 위상 검출 특성을 도시한다. 도 22에서 확인할 수 있는 바와 같이, 고유의 에러 때문에 위상 검출 출력은 0이 아니다. 도 22의 시뮬레이션 결과로부터 알 수 있듯이, 위상 검출 장치는 확실한 점멸 특성을 가지며, 예상한 바와 같이 주기적인 특성으로 동작한다.
도 23은 입력 클록 신호가 10 GHz이고, 입력 데이터 비트 레이트가 6 Gb/s에서 16 Gb/s로 변화하는 검출 장치의 위상 검출 특성을 도시한다. 그러므로, 도 23에서 가로축은 데이터 비트 레이트에 해당하지만, 도 22에서 가로축은 시간축에 해당한다. 클록 주파수와 비트 레이트 간의 차이는 -4 GHz 내지 +6 GHz의 주파수 차이로 설명된다.
도 23으로부터 알 수 있는 바와 같이, 위상 검출 장치는 +/-3 GHz의 클록 데이터 주파수 차이에 정확히 반응할 수 있다. 따라서, 위상 검출 장치의 동작 주파수 범위는 -3.5 GHz 내지 3.5 GHz의 범위로 한정되어야 한다. 그러나, 양의 측에서, 동작 범위는 약 6 GHz까지 단조롭게 계속된다.
일반적으로, 제안된 위상 주파수 검출 장치가 -3.5 GHz 내지 +3.5 GHz의 주파수 차이를 사용할 수 있음은 이상의 설명으로부터 알 수 있다. 이러한 구현예의 장점은 큰 주파수 에러를 추출-제거할 수 있다는 것이다. 또한, 단순한 회로 및 상대적으로 낮은 전원으로 인해 전력 소비가 적고 제조 원가도 낮다. 장점으로서, 주파수 검출기는 주파수 고정 상태에서 충전 펌프 회로에 0 출력을 준다. 따라서, 주파수 변동은 0이고, 주파수 검출기에서 충전 펌프 회로까지의 잡음은 상당히 감소할 수 있다.
본 발명은 이상의 바람직한 실시예를 제한하는 것이 아니며, 점멸 특성을 갖는 어떠한 주파수 및/또는 위상 검출 장치에서도 사용될 수 있음에 주목해야 한다. 따라서, 바람직한 실시예는 첨부되는 특허 청구 범위의 범주 내에서 변할 수 있다.

Claims (15)

  1. 입력 신호(DATA)와 기준 신호 간의 주파수 에러를 검출하는 검출 장치에 있어서,
    a) 상기 입력 신호에 기반하여 상기 기준 신호의 직교 성분(CKQ)을 샘플링하여, 제 1 이진 신호(PD_Q)를 생성하는 제 1 래치 수단(L1,L2)과,
    b) 상기 입력 신호에 기반하여 상기 기준 신호의 동위상 성분(CKI)을 샘플링하여, 제 2 이진 신호(PD_I)를 생성하는 제 2 래치 수단(L3,L4)과,
    c) 상기 제 2 이진 신호에 기반하여 상기 제 1 이진 신호를 샘플링하여, 주파수 에러 신호(FD)를 생성하는 제 3 래치 수단(L5)을 포함하는
    주파수 에러 검출 장치.
  2. 제 1 항에 있어서,
    상기 제 2 이진 신호에서 유도된 제어 신호에 응답하여, 상기 제 1 이진 신호(PD_Q)가 공급되는 충전 펌프 회로(82)의 동작을 선택적으로 억제하는 제어 수단(TS)을 더 포함하는
    주파수 에러 검출 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 래치 수단 및 제 2 래치 수단은 이중-에지 트리거 플립-플롭 장치를 각각 포함하는
    주파수 에러 검출 장치.
  4. 제 3 항에 있어서,
    상기 이중-에지 트리거 플립-플롭 장치는 상기 입력 신호를 수신하고 상기 기준 신호의 각각의 성분에 대한 직접 버전(direct version) 및 역버전(inversed version)에 의해 각각 제어되는 제 1 D-래치 회로(L1) 및 제 2 D-래치 회로(L2)와, 상기 각각의 성분에 대한 상기 역버전에 의해 제어되는 다중화기 회로(MUX)를 포함하는
    주파수 에러 검출 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 래치 수단은 상기 제 1 이진 신호(PD_Q)를 수신하고 상기 제 2 이진 신호(PD_I)에 의해 제어되는 D-래치 회로(L5)를 포함하는
    주파수 에러 검출 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기준 신호는 상기 입력 신호로부터 복구되는 클록 신호인
    주파수 에러 검출 장치.
  7. 제 2 항에 있어서,
    상기 제 1 이진 신호(PD_Q) 및 제 2 이진 신호(PD_I)는 각각의 증폭기 회로(84) 및 레벨 시프트 회로(86) 중 적어도 하나를 통해 상기 충전 펌프 회로(82)에 공급되는
    주파수 에러 검출 장치.
  8. 제 7 항에 있어서,
    상기 증폭기 회로(84)는 피드백 증폭기와 피드포워드 증폭기의 조합을 각각 포함하는
    주파수 에러 검출 장치.
  9. 주파수 검출 장치에서 사용하는 충전 펌프 회로에 있어서,
    a) 제 1 차동 브랜치(branch) 및 제 2 차동 브랜치를 구비하는 차동 입력단과,
    b) 상기 제 1 차동 브랜치 및 제 2 차동 브랜치에 각각 마련된 제 1 전류원 및 제 2 전류원을 변조하는 변조 수단과,
    c) 상기 주파수 검출 장치의 주파수 고정 상태에 응답하여 상기 차동 입력 회로의 꼬리 전류(a tail current)를 제어하는 제어 수단을 포함하는
    충전 펌프 회로.
  10. 제 9 항에 있어서,
    상기 제 1 차동 브랜치 및 제 2 차동 브랜치에 각각 제공되고, 어느 하나의 차동 브랜치의 변조 전류를 각자의 다른 차동 브랜치에 복제하도록 마련되는 제 1 전류 거울 회로(CM) 및 제 2 전류 거울 회로를 포함하는
    충전 펌프 회로.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 충전 펌프 회로의 출력에서의 공통-모드 전압과 기준 전압(VCM)을 비교하고, 상기 비교 결과에 기초하여 상기 제 1 전류원 및 제 2 전류원을 제어하는 공 통 모드 제거 수단(C)을 더 포함하는
    충전 펌프 회로.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제어 수단은 상기 주파수 고정 상태를 나타내는 제어 신호에 응답하여 상기 꼬리 전류를 스위칭하는 스위칭 수단(M1,M2)을 포함하는
    충전 펌프 회로.
  13. 랜덤 데이터에 대한 타이밍 정보를 복구하는 복구 회로에 있어서,
    제 1 항 내지 제 8 항 중 어느 한 항에 따른 검출 장치와 제 9 항 내지 제 12 항 중 어느 한 항에 따른 충전 펌프 회로를 포함하되,
    상기 검출 장치에 의해 생성된 상기 주파수 에러 신호는 상기 충전 펌프 회로에 공급되고, 상기 주파수 고정 상태는 상기 검출 장치에 의해 생성된 제 2 이진 신호를 사용함으로써 시그널링되는
    복구 회로.
  14. 입력 신호와 기준 신호 사이의 주파수 에러를 검출하는 방법에 있어서,
    a) 상기 입력 신호에 기반하여 상기 기준 신호의 직교 성분을 샘플링하여, 제 1 이진 신호를 생성하는 단계와,
    b) 상기 입력 신호에 기반하여 상기 기준 신호의 동위상 성분을 샘플링하여, 제 2 이진 신호를 생성하는 단계와,
    c) 상기 제 2 이진 신호에 기반하여 상기 제 1 이진 신호를 샘플링하여, 주파수 에러 신호를 생성하는 단계를 포함하는
    주파수 에러 검출 방법.
  15. 주파수 검출 장치에서 사용되는 충전 펌프 회로를 제어하는 방법에 있어서,
    a) 상기 충전 펌프 회로의 차동 입력 회로의 제 1 차동 브랜치 및 제 2 차동 브랜치에서 각각 마련되는 제 1 전류원 및 제 2 전류원을 변조하는 단계와,
    b) 상기 주파수 검출 장치의 주파수 고정 상태에 응답하여 상기 차동 입력 회로의 꼬리 전류를 제어하는 단계를 포함하는
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