CN111697965B - 高速相位频率检测器 - Google Patents

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Abstract

本申请涉及集成电路设计领域，公开了一种高速相位频率检测器。该高速相位频率检测器包括：两个高速脉冲锁存器，一个与非门以及可调延迟电路，采用高速脉冲锁存器替代传统的D触发器，通过采用带时钟和复位控制的高速脉冲锁存器，既实现了低传输延迟，同时也避免了传统锁存结构内部节点的竞争，因此，不仅能够提升相位频率检测器的速度，并且也节省了电路的功耗。

Description

高速相位频率检测器
技术领域
本申请涉及集成电路设计领域，特别涉及一种高速相位频率检测器。
背景技术
传统的相位频率检测器(Phase Frequency Detector，简称“PFD”)如图1所示，主要组成部分包括：两个D触发器(DFF)、一个与非门以及延迟电路。两个D触发器分别被参考时钟信号(REF)和反馈时钟信号(FB)驱动。正常工作时，复位信号(RST)为高电位，当REF和FB中较晚的那个上升沿到来后，相位超前信号(UP)和相位滞后信号(DN)都变为高电位，RST变为低电位，则两个D触发器同时复位，UP和DN都变为低电位，RST重新置为高。在此过程中，复位信号RST从高变为低，然后再次变为高的延迟时间就是复位环路延迟，其决定了相位频率检测器可工作的最高频率。
图2示出了传统的DFF型相位频率检测器的复位环路，其复位环路路径(如图2箭头所示)，在延迟单元(DELAY)延迟为0ps的情况下，复位环路路径最短为3个与非门(NAND)、2个反相器(INV)和1个传输门。
相位频率检测器的最大工作频率由其复位环路延迟决定，传统的相位频率检测器由于采用了D触发器，复位环路延迟较大，从而限制了PFD的最大工作频率。
发明内容
本申请的目的在于提供一种高速相位频率检测器，其通过采用带时钟和复位控制的高速脉冲锁存器，既实现了低传输延迟，同时也避免了传统锁存结构内部节点的竞争，因此，不仅能够提升相位频率检测器的速度，并且也节省了电路的功耗。
为解决上述技术问题，本申请的实施方式公开了一种高速相位频率检测器，包括：第一高速脉冲锁存器、第二高速脉冲锁存器、与非门和第一延迟电路；
所述高速脉冲锁存器包括：脉冲产生电路、复位电路和输出锁存电路；
所述脉冲产生电路的输入端与时钟信号连接，所述脉冲产生电路的输出端与所述复位电路的第一输入端连接；
所述复位电路的第二输入端与复位信号连接，所述复位电路的输出端与所述输出锁存电路的输入端连接，所述输出锁存电路的输出端被配置为所述高速脉冲锁存器的输出端；
所述脉冲产生电路，被配置为当所述时钟信号上升沿到来时产生电源脉冲信号，所述电源脉冲信号使所述输出锁存电路的输入为低电平；
所述输出锁存电路，被配置为当所述时钟信号或所述复位信号无效时，保持所述输出锁存电路当前的输出状态；
所述复位电路，被配置将所述输出锁存电路的输入置为高电平；
所述第一高速脉冲锁存器的时钟信号为参考时钟信号，所述第一高速脉冲锁存器的输出端输出相位超前信号；所述第二高速脉冲锁存器的时钟信号为反馈时钟信号，所述第二高速脉冲锁存器的输出端输出相位滞后信号；所述与非门的第一输入端与所述第一高速脉冲锁存器的输出端连接，所述与非门的第二输入端与所述第二高速脉冲锁存器的输出端连接，所述与非门的输出端与所述第一延迟电路的输入端连接，所述第一延迟电路的输出端输出所述第一高速脉冲锁存器和所述第二高速脉冲锁存器的复位信号。
本申请的一种高速相位频率检测器通过采用高速脉冲锁存器替代传统D触发器，缩短了相位频率检测器的复位信号的复位环路延迟，提高了相位频率检测器电路的最大工作频率。
附图说明
图1是现有技术中一种传统的DFF型相位频率检测器的电路示意图；
图2是现有技术中一种传统的DFF型相位频率检测器的复位环路示意图；
图3是本申请一实施方式的高速相位频率检测器的电路示意图；
图4是本申请一实施方式的高速脉冲锁存器的电路示意图；
图5是本申请一实施方式的高速相位频率检测器的复位环路示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请的一实施方式涉及一种高速相位频率检测器。图3是该高速相位频率检测器的电路示意图。
具体地说，如图3所示，该高速相位频率检测器包括：
第一高速脉冲锁存器、第二高速脉冲锁存器、与非门M和第一延迟电路DLY1。
需要说明的是，在本实施方式中，优选地，第一高速脉冲锁存器和第二高速脉冲锁存器具有完全相同的电路结构。
图4是本申请一实施方式的高速脉冲锁存器的电路示意图。
具体地说，如图4所示，本申请的高速脉冲锁存器包括：脉冲产生电路、复位电路和输出锁存电路。
所述脉冲产生电路的输入端与时钟信号连接，所述脉冲产生电路的输出端与所述复位电路的第一输入端连接。
所述复位电路的第二输入端与复位信号连接，所述复位电路的输出端与所述输出锁存电路的输入端连接，所述输出锁存电路的输出端被配置为所述高速脉冲锁存器的输出端Q。
所述脉冲产生电路，被配置为当所述时钟信号上升沿到来时产生电源脉冲信号，所述电源脉冲信号使所述输出锁存电路的输入为低电平。
所述输出锁存电路，被配置为当所述时钟信号或所述复位信号无效时，保持所述输出锁存电路当前的输出状态。
所述复位电路，被配置将所述输出锁存电路的输入置为高电平。
所述第一高速脉冲锁存器的时钟信号为参考时钟信号CK_REF，所述第一高速脉冲锁存器的输出端Q输出相位超前信号UP；所述第二高速脉冲锁存器的时钟信号为反馈时钟信号CK_FB，所述第二高速脉冲锁存器的输出端Q输出相位滞后信号DN；所述与非门M的第一输入端与所述第一高速脉冲锁存器的输出端Q连接，所述与非门M的第二输入端与所述第二高速脉冲锁存器的输出端Q连接，所述与非门M的输出端与所述第一延迟电路DLY1的输入端连接，所述第一延迟电路DLY1的输出端输出所述第一高速脉冲锁存器和所述第二高速脉冲锁存器的复位信号RB。
更进一步地，具体地，如图4所示，所述脉冲产生电路包括：第二NMOS晶体管N2、第三NMOS晶体管N3、第二延迟电路DLY2和第二反相器INV2。
所述第二NMOS晶体管N2的栅极被配置为所述脉冲产生电路的输入端，与时钟信号连接。所述第二NMOS晶体管N2的漏极被配置为所述脉冲产生电路的输出端，与所述复位电路的第一输入端连接。所述第二NMOS晶体管N2的源极与所述第三NMOS晶体管N3的漏极连接。
所述第三NMOS晶体管N3的栅极与所述第二反相器INV2的输出端连接，所述第三NMOS晶体管N3的源极接地。
所述第二延迟电路DLY2的输入端与所述第二NMOS晶体管的栅极连接，所述第二延迟电路DLY2的输出端与所述第二反相器INV2的输入端连接。
在本实施方式中，优选的，所述脉冲产生电路为输入时钟上升沿脉冲产生电路，其作用是产生短脉冲时钟信号，即当输入时钟上升沿到来时产生电源脉冲信号。该短脉冲时钟信号将输出锁存电路的内部节点Node_x拉低，使输出锁存电路的输出Q端为高电平。
所述输出锁存电路包括：第一反相器INV1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第四NMOS晶体管N4和第五NMOS晶体管N5。
所述第一反相器的输入端INV1被配置为所述输出锁存电路的输入端，所述第一反相器INV1的输出端被配置为所述输出锁存电路的输出端Q。
所述第二PMOS晶体管P2的源极与电源连接，所述第二PMOS晶体管P2的栅极与所述输出锁存电路的输出端Q连接，所述第二PMOS晶体管P2的漏极与所述第三PMOS晶体管P3的源极连接。
所述第三PMOS晶体管P3的源极与所述第四PMOS晶体管P4的源极连接，所述第三PMOS晶体管P3的漏极与所述第四PMOS晶体管P4的漏极连接，所述第三PMOS晶体管P3的漏极与所述输出锁存电路的输入端连接，所述第三PMOS晶体管P3的栅极与所述时钟信号连接，所述第四PMOS晶体管P4的栅极与所述时钟信号的反相信号连接。
所述第四NMOS晶体管N4的漏极与所述第三PMOS晶体管P3的漏极连接，所述第四NMOS晶体管N4的源极与所述第五NMOS晶体管N5的漏极连接，所述第四NMOS晶体管N4的栅极与所述复位信号连接。
所述第五NMOS晶体管N5的源极接地，所述第五NMOS晶体管N5的栅极与所述输出锁存电路的输出端Q连接。
在本实施方式中，优选的，所述输出锁存电路为开关控制输出锁存电路。
所述输出锁存电路，被配置为当所述时钟信号或所述复位信号无效时，保持所述输出锁存电路当前的输出状态。其中，所述时钟信号或所述复位信号无效时，是指所述时钟信号无上升沿时或者所述复位信号为高电平时。
所述复位电路包括：第一PMOS晶体管P1和第一NMOS晶体管N1。
所述第一PMOS晶体管P1的栅极与所述第一NMOS晶体N1的栅极连接，所述第一PMOS晶体管P1的源极与电源连接，所述PMOS晶体管P1的漏极与所述第一NMOS晶体管N1的漏极连接。
所述第一NMOS晶体管N1的源极被配置为所述复位电路的第一输入端，与所述脉冲产生电路的输出端连接。所述第一NMOS晶体管N1的栅极被配置为所述复位电路的第二输入端，与所述复位信号连接。所述第一NMOS晶体管N1的漏极被配置为所述复位电路的输出端，与所述输出锁存电路的输入端连接。
所述复位电路、第四NMOS晶体管N4、与非门M和第一延迟电路DLY1所组成的电路用于将所述输出锁存电路的输入置为高电平，也就是说，将所述输出锁存电路的输出置为低电平(即为0)。
该高速相位频率检测器在参考时钟CK_REF上升沿产生相位超前信号UP，而在反馈时钟CK_FB上升沿产生相位滞后信号DN。
参考时钟信号CK_REF和反馈时钟信号CK_FB的相位差决定UP和DN的高电平宽度。
进一步地，优选地，图3中所示的第一延迟电路DLY1为可调延迟电路。
与非门M与可调延迟电路DLY1决定输出UP和DN信号的高电平宽度。
需要说明的是，延迟电路、可调延迟电路以及与非门都是本领域技术人员熟知的现有技术，在此不再进一步地展开。
本申请的高速相位频率检测器，通过采用带时钟和复位控制的脉冲锁存器，通过增加时钟信号CK和复位信号RB控制，有效解决了传统脉冲锁存器中的竞争和短路电流问题，提高了电路性能；既实现了低传输延迟，同时也避免了传统锁存结构内部节点的竞争，因此，不仅能够提升相位频率检测器的速度，并且也节省了电路的功耗。
下面结合图4所示，介绍一下本申请高速脉冲锁存器工作原理：当复位信号RB为高且输入时钟上升沿到来时，CK与CK_N将同时为高并保持一定时间(由反相器INV2的延迟时间决定)，使内部节点x(Node_x)被放电，锁存器输出Q为高；此时由于CK与CK_N同时为高，上拉PMOS管路径(P2，P3和P4)被断开，从输出锁存PMOS管(P2，P3和P4)到主信号路径NMOS管(N1，N2和N3)之间开路，从而避免了主信号路径和输出锁存间的竞争，提高了节点x的放电速度。同样地，当RB为低时，上拉PMOS管(P1)导通，使内部节点x被充电，锁存器输出为低。同时，由于RB为低时NMOS管(N1和N4)关断，所以主信号路径(N1，N2和N3)和输出锁存器下拉路径(N4和N5)均被断开，从而在节点x的RB的PMOS管上拉和输出锁存的下拉竞争被避免，提高了节点x的充电速度，从而也减少了电路延迟。
如图3所示，本申请与传统结构的主要差异在于采用高速脉冲锁存器替代D触发器，减小了相位频率检测器的复位环路延迟。本申请的高速脉冲锁存器具有更短的传输延迟和功耗，如图5箭头所示的复位环路路径，当第一延迟电路DLY1延迟为0ps时，其传输延迟仅为2个与非门(NAND)和1个反相器(INV)的延迟时间。而传统的DFF型相位频率检测器的复位环路(如图2箭头所示复位环路路径)，当无延迟单元(即延迟单元DELAY延迟为0ps)，复位路径最短为3个NAND、2个INV和1个传输门。相比传统的相位频率检测器，本申请的相位频率检测器复位环路延迟明显缩短。由于相位频率检测器的最大工作频率由其复位环路延迟决定，因此，本申请相对于传统相位频率检测器设计有更高的工作频率。
因此，相对于传统的相位频率检测器电路，本申请所述的相位频率检测器电路结构简单，所占面积小，可工作频率高，功耗低，适合于高速锁相环PLL等电路应用。
综上所述，本申请通过采用新型高速脉冲锁存器替代传统D触发器，缩短了相位频率检测器的复位环路延迟，提高了相位频率检测器电路的最大工作频率；避免了传统锁存器结构的内部信号竞争和短路电流；相比传统相位频率检测器，本申请电路结构简单，速度快，面积小，功耗低。
需要说明的是，本申请实施方式中提到的各电路元器件都是逻辑模块，在物理上，一个逻辑模块可以是一个物理模块，也可以是一个物理模块的一部分，还可以以多个物理模块的组合实现，这些逻辑模块本身的物理实现方式并不是最重要的，这些逻辑模块所实现的功能的组合才是解决本申请所提出的技术问题的关键。此外，为了突出本申请的创新部分，本申请上述各设备实施方式并没有将与解决本申请所提出的技术问题关系不太密切的模块引入，这并不表明上述设备实施方式并不存在其它的模块。
需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
虽然通过参照本申请的某些优选实施方式，已经对本申请进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (10)

1.一种高速相位频率检测器，其特征在于，包括：第一高速脉冲锁存器、第二高速脉冲锁存器、与非门和第一延迟电路；
所述高速脉冲锁存器包括：脉冲产生电路、复位电路和输出锁存电路；
所述脉冲产生电路的输入端与时钟信号连接，所述脉冲产生电路的输出端与所述复位电路的第一输入端连接；
所述复位电路的第二输入端与复位信号连接，所述复位电路的输出端与所述输出锁存电路的输入端连接，所述输出锁存电路的输出端被配置为所述高速脉冲锁存器的输出端；
所述脉冲产生电路，被配置为当所述时钟信号上升沿到来时产生电源脉冲信号，所述电源脉冲信号使所述输出锁存电路的输入为低电平；
所述输出锁存电路，被配置为当所述时钟信号或所述复位信号无效时，保持所述输出锁存电路当前的输出状态；
所述复位电路，被配置将所述输出锁存电路的输入置为高电平；
所述第一高速脉冲锁存器的时钟信号为参考时钟信号，所述第一高速脉冲锁存器的输出端输出相位超前信号；所述第二高速脉冲锁存器的时钟信号为反馈时钟信号，所述第二高速脉冲锁存器的输出端输出相位滞后信号；所述与非门的第一输入端与所述第一高速脉冲锁存器的输出端连接，所述与非门的第二输入端与所述第二高速脉冲锁存器的输出端连接，所述与非门的输出端与所述第一延迟电路的输入端连接，所述第一延迟电路的输出端输出所述第一高速脉冲锁存器和所述第二高速脉冲锁存器的复位信号。
2.根据权利要求1所述的高速相位频率检测器，其特征在于，所述脉冲产生电路包括：第二NMOS晶体管、第三NMOS晶体管、第二延迟电路和第二反相器；
所述第二NMOS晶体管的栅极被配置为所述脉冲产生电路的输入端，所述第二NMOS晶体管的漏极被配置为所述脉冲产生电路的输出端，所述第二NMOS晶体管的源极与所述第三NMOS晶体管的漏极连接；
所述第三NMOS晶体管的栅极与所述第二反相器的输出端连接，所述第三NMOS晶体管的源极接地；
所述第二延迟电路的输入端与所述第二NMOS晶体管的栅极连接，所述第二延迟电路的输出端与所述第二反相器的输入端连接。
3.根据权利要求1所述的高速相位频率检测器，其特征在于，所述输出锁存电路包括：第一反相器、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第四NMOS晶体管和第五NMOS晶体管；
所述第一反相器的输入端被配置为所述输出锁存电路的输入端，所述第一反相器的输出端被配置为所述输出锁存电路的输出端；
所述第二PMOS晶体管的源极与电源连接，所述第二PMOS晶体管的栅极与所述输出锁存电路的输出端连接，所述第二PMOS晶体管的漏极与所述第三PMOS晶体管的源极连接；
所述第三PMOS晶体管的源极与所述第四PMOS晶体管的源极连接，所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接，所述第三PMOS晶体管的漏极与所述输出锁存电路的输入端连接，所述第三PMOS晶体管的栅极与所述时钟信号连接，所述第四PMOS晶体管的栅极与所述时钟信号的反相信号连接；
所述第四NMOS晶体管的漏极与所述第三PMOS晶体管的漏极连接，所述第四NMOS晶体管的源极与所述第五NMOS晶体管的漏极连接，所述第四NMOS晶体管的栅极与所述复位信号连接；
所述第五NMOS晶体管的源极接地，所述第五NMOS晶体管的栅极与所述输出锁存电路的输出端连接。
4.根据权利要求1所述的高速相位频率检测器，其特征在于，所述复位电路包括：第一PMOS晶体管和第一NMOS晶体管；
所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接，所述第一PMOS晶体管的源极与电源连接，所述PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接；
所述第一NMOS晶体管的源极被配置为所述复位电路的第一输入端，所述第一NMOS晶体管的栅极被配置为所述复位电路的第二输入端，所述第一NMOS晶体管的漏极被配置为所述复位电路的输出端。
5.根据权利要求1所述的高速相位频率检测器，其特征在于，所述时钟信号或所述复位信号无效时，是指所述时钟信号无上升沿时或者所述复位信号为高电平时。
6.根据权利要求1所述的高速相位频率检测器，其特征在于，所述参考时钟信号的上升沿产生所述相位超前信号，所述反馈时钟信号的上升沿产生所述相位滞后信号。
7.根据权利要求6所述的高速相位频率检测器，其特征在于，所述参考时钟信号和所述反馈时钟信号的相位差决定所述相位超前信号和所述相位滞后信号的高电平宽度。
8.根据权利要求1所述的高速相位频率检测器，其特征在于，所述第一延迟电路为可调延迟电路。
9.根据权利要求1所述的高速相位频率检测器，其特征在于，所述输出锁存电路是开关控制输出锁存电路。
10.根据权利要求1-4中任一项所述的高速相位频率检测器，其特征在于，所述高速相位频率检测器的复位环路的传输延迟为2个与非门和1个反相器的延迟时间。
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