JPH10190416A

JPH10190416A - フリップフロップ回路

Info

Publication number: JPH10190416A
Application number: JP8343326A
Authority: JP
Inventors: Kazutaka Nogami; 一孝野上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】フリップフロップ回路における消費電力の削減
を図る。【解決手段】データを保持するラッチ回路１３と、入力
データのノード１６、１７とラッチ回路１３との間に挿
入されたスイッチ回路１８と、クロック信号ＣＫの立上
がり時と降下時のそれぞれ所定期間にスイッチ回路１３
が導通するようなクロック信号ＣＫＸ、ＣＫＹを発生し
てスイッチ回路１３内のトランジスタ２５、２６、２
７、２８の各ゲートに供給する制御回路１９とを具備し
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はロジックＬＳＩに
内蔵されるフリップフロップ回路に関する。

【０００２】

【従来の技術】図１１に従来のフリップフロップ回路の
一例を示す。このフリップフロップ回路は、それぞれ電
源電圧Ｖccと出力ノードとの間に２個のＰチャネルＭＯ
ＳトランジスタＰ１、Ｐ２のソース、ドレイン間が直列
に接続され、出力ノードと接地電圧Ｖssとの間に２個の
ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のソース、ド
レイン間が直列に接続された４個のクロックドＣＭＯＳ
インバータ５１〜５４と、４個のＣＭＯＳインバータ５
５〜５８とで構成されている。

【０００３】このうちの２個のＣＭＯＳインバータ５
７、５８は、クロック信号ＣＫから、このクロック信号
ＣＫと逆相のクロック信号ＣＫＡ及び同相のクロック信
号ＣＫＢを発生する。そして、一方のクロック信号ＣＫ
Ａは、ＣＭＯＳインバータ５１、５４内の各Ｎチャネル
ＭＯＳトランジスタＮ１、ＣＭＯＳインバータ５２、５
３内の各ＰチャネルＭＯＳトランジスタＰ２のゲートに
供給され、他方のクロック信号ＣＫＢは、ＣＭＯＳイン
バータ５１、５４内のＰチャネルＭＯＳトランジスタＰ
２、ＣＭＯＳインバータ５２、５３内の各ＮチャネルＭ
ＯＳトランジスタＮ１のゲートに供給される。

【０００４】このような構成のフリップフロップ回路
は、クロック信号ＣＫの立上がりエッジで入力データＤ
を取り込む。そして、出力データＱはＣＭＯＳインバー
タ５６から取り出される。

【０００５】

【発明が解決しようとする課題】ところで、上記図１１
に示す従来のフリップフロップ回路では、クロック信号
ＣＫに基づいてゲートノードが充放電されるＭＯＳトラ
ンジスタが１２個もあり、これらのゲートノードはクロ
ック信号ＣＫの１サイクル中に必ず１回充放電されるの
で、消費電力が大きくなってしまう。

【０００６】図１２に従来の別のフリップフロップ回路
を示す。このフリップフロップ回路は、６個のＣＭＯＳ
インバータ６１〜６６と、２個のＮチャネルＭＯＳトラ
ンジスタ６７、６８とで構成されている。このフリップ
フロップ回路の場合も、クロック信号ＣＫの立上がりエ
ッジで入力データＤを取り込み、出力データＱはＣＭＯ
Ｓインバータ６３から出力される。

【０００７】上記図１２に示す従来のフリップフロップ
回路では、クロック信号ＣＫに基づいてゲートノードが
充放電されるＭＯＳトランジスタは６個となり、図１１
のものと比べて半減するので、消費電力は少なくなる。
しかし、パイプライン動作する高速ロジックＬＳＩを考
えた場合、フリップフロップ回路の個数が多くなり、全
体の消費電力に占めるフリップフロップ回路の消費電力
は２０〜４０％にもなり、消費電力の削減化の妨げとな
っている。この発明は上記のような事情を考慮してなさ
れたものであり、その目的は、従来に比べて消費電力の
少ないフリップフロップ回路を提供することである。

【０００８】

【課題を解決するための手段】この発明のフリップフロ
ップ回路は、データを保持するラッチ回路と、入力デー
タのノードと上記ラッチ回路との間に挿入されたスイッ
チ回路と、クロック信号の立上がり時と降下時のそれぞ
れ所定期間に上記スイッチ回路が導通するように制御す
る制御回路とを具備している。

【０００９】この発明のフリップフロップ回路は、相補
データを保持し、この保持データに対応して正論理のデ
ータノードと負論理のデータノードとを有するラッチ回
路と、正論理の入力データと上記ラッチ回路の正論理の
データノードとの間に直列に接続された第１及び第２の
スイッチ素子と、負論理の入力データと上記ラッチ回路
の負論理のデータノードとの間に直列に接続された第３
及び第４のスイッチ素子と、クロック信号が入力され、
このクロック信号の立上がり時及び降下時のそれぞれに
上記第１及び第３のスイッチ素子をそれぞれ所定期間導
通させるような第１の制御信号と、クロック信号の立上
がり時及び降下時に上記第２及び第４のスイッチ素子を
それぞれ所定期間導通させるような第２の制御信号を発
生する制御回路とを具備している。

【００１０】この発明のフリップフロップ回路は、相補
データを保持し、この保持データに対応して正論理のデ
ータノードと負論理のデータノードとを有するラッチ回
路と、正論理の入力データと上記ラッチ回路の正論理の
データノードとの間に接続された第１のスイッチ素子
と、負論理の入力データと上記ラッチ回路の負論理のデ
ータノードとの間に接続された第２のスイッチ素子と、
クロック信号が入力され、このクロック信号の立上がり
時及び降下時のそれぞれに上記第１及び第２のスイッチ
素子をそれぞれ所定期間導通させるような第１の制御信
号を発生する制御回路とを具備している。

【００１１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明の第１の実施の
形態に係るフリップフロップ回路を示している。このフ
リップフロップ回路は、入力データＤの反転信号、すな
わち負論理の入力データを形成するインバータ１１と、
このインバータ１１の出力信号から入力データＤの正転
信号、すなわち正論理の入力データを形成するインバー
タ１２と、相補データを保持するラッチ回路１３と、こ
のラッチ回路１３でラッチされる相補データから正論理
の出力信号Ｑ及び負論理の出力信号ＱＺを形成するイン
バータ１４及び１５と、上記ラッチ回路１３と上記正論
理及び負論理の入力データのノード１６、１７との間に
設けられたスイッチ回路１８と、クロック信号ＣＫに基
づいてスイッチ回路１８を制御するためのクロック信号
ＣＫＸ、ＣＫＹ（第１、第２の制御信号）を発生する制
御回路１９とから構成されている。

【００１２】上記ラッチ回路１３は保持する相補データ
に対応して正論理のデータノード２１及び負論理のデー
タノード２２と、２個のインバータ２３、２４とを有し
ている。そして、上記一方のインバータ２３の入力ノー
ドは正論理のデータノード２１に接続され、出力ノード
は負論理のデータノード２２に接続されている。上記他
方のインバータ２４の入力ノードは負論理のデータノー
ド２２に接続され、出力ノードは正論理のデータノード
２１に接続されている。

【００１３】上記スイッチ回路１８は、上記正論理の入
力データのノード１６と上記ラッチ回路１３の正論理の
データノード２１との間に直列に接続され、第１のスイ
ッチ回路を構成する２個のＮチャネルＭＯＳトランジス
タ２５、２６と、上記負論理の入力データのノード１７
と上記ラッチ回路１３の負論理のデータノード２２との
間に直列に接続され、第２のスイッチ回路を構成する２
個のＮチャネルＭＯＳトランジスタ２７、２８とから構
成されている。

【００１４】また、上記制御回路１９は、前記クロック
信号ＣＫを受けてこのクロック信号ＣＫと逆相の前記ク
ロック信号ＣＫＸを形成するインバータ２９と、前記ク
ロック信号ＣＫを反転するインバータ３０と、このイン
バータ３０の出力信号を受けてクロック信号ＣＫと同相
の前記クロック信号ＣＫＹを形成するインバータ３１と
から構成されている。

【００１５】そして、上記クロック信号ＣＫＸは上記ス
イッチ回路１８内のトランジスタ２５、２７の各ゲート
に供給され、上記クロック信号ＣＫＹは上記スイッチ回
路１８内のトランジスタ２６、２８の各ゲートに供給さ
れる。

【００１６】なお、制御回路１９は、クロック信号ＣＫ
からクロック信号ＣＫＸの遅延は、ＣＫＸが“Ｈ”レベ
ルになる場合は早く、“Ｌ”レベルになる場合は遅くな
るように、同様に、クロック信号ＣＫからクロック信号
ＣＫＹの遅延も、ＣＫＹが“Ｈ”レベルになる場合は早
く、“Ｌ”レベルになる場合は遅くなるように設計され
ている。具体的には制御回路１９内のインバータを構成
するトランジスタの閾値や素子寸法等の調整によって実
現される。

【００１７】次に上記のような構成のフリップフロップ
回路の動作を図２のタイミングチャートを用いて説明す
る。クロック信号ＣＫの変化に応じてクロック信号ＣＫ
Ｘ及びＣＫＹが共に変化するが、上記したようにＣＫ
Ｘ、ＣＫＹは共に“Ｈ”レベルになるのは早く、“Ｌ”
レベルになるのは遅い。このため、クロック信号ＣＫの
立上がり時及び降下時の両方でＣＫＸ、ＣＫＹが共に
“Ｈ”レベルになる期間（図２中のＴ）が存在する。そ
して、これらの各期間では、スイッチ回路１８内におい
て直列接続された各２個のトランジスタ２５、２６及び
２７、２８が全て導通するので、入力データＤの正転信
号及び反転信号がこれらのトランジスタを経由してラッ
チ回路１３に入力される。図２ではこれらのデータをＤ
１、Ｄ２、Ｄ３、Ｄ４、…として示している。これによ
りラッチ回路１３のラッチ状態が変化し、さらにインバ
ータ１４、１５を介して正論理の出力信号Ｑ及び負論理
の出力信号ＱＺが出力される。図２ではこれらの出力信
号をＱ１、Ｑ２、Ｑ３、Ｑ４、…として示している。

【００１８】ところで、この実施の形態のフリップフロ
ップ回路において、クロック信号ＣＫによってゲートノ
ードが充放電されるトランジスタの個数は、前記各イン
バータ２９、３０、３１をそれぞれＰチャネル及びＮチ
ャネルＭＯＳトランジスタを用いたＣＭＯＳインバータ
で構成した場合には制御回路１９内において２×３＝６
個となり、これにスイッチ回路１８内の４個のＭＯＳト
ランジスタ２５、２６、２７、２８が追加されるので、
都合１０個となる。これは図１２に示した従来回路の６
個と比べると多くなっている。しかし、ラッチ回路１３
ではクロック信号ＣＫの立上がり時と降下時の両方で入
力データＤを取り込めるため、クロック信号ＣＫの１周
期内において入力データＤを２回（図２中のＤ１とＤ
２、Ｄ３とＤ４…）ラッチすることができ、この実施の
形態のフリップフロップ回路はクロック信号ＣＫの周波
数の２倍の速度で動作することになる。

【００１９】このため、動作速度を同じにするならば、
クロック信号ＣＫの周波数を図１２にの従来回路に比べ
て半分にすることができ、これにより、図１１もしくは
図１２に示した従来回路と比べて消費電力を削減するこ
とができる。また、クロック周波数を半分にすれば、ク
ロック信号が伝達されるクロック配線に付随している寄
生容量で消費される電力も半分になり、より低消費電力
化が図れる。

【００２０】図３はこの発明の第２の実施の形態に係る
フリップフロップ回路を示している。この実施の形態に
係るフリップフロップ回路では、図１中の制御回路１９
内のインバータ３１に代えて２入力のＮＯＲゲート３２
を用いるようにしたものである。そして、このＮＯＲゲ
ート３２には前記インバータ３０の出力信号とホールド
信号HOLDとが供給され、このＮＯＲゲート３２の出力信
号が前記クロック信号ＣＫＹとして前記スイッチ回路１
８に供給される。

【００２１】この実施の形態に係るフリップフロップ回
路では、ホールド信号HOLDを“Ｌ”レベルにした状態で
は、ＮＯＲゲート３２がインバータとして動作するため
に、図１のフリップフロップ回路と同様に動作する。

【００２２】一方、ホールド信号HOLDを“Ｈ”レベルに
すると、クロック信号ＣＫにかかわらずにＮＯＲゲート
３２の出力信号ＣＫＹが“Ｌ”レベルとなり、この信号
ＣＫＹがゲートに入力される２個のＮチャネルＭＯＳト
ランジスタ２６、２８は共に非導通状態となる。すなわ
ち、この状態では入力データＤがラッチ回路１３に伝わ
らない。従って、ラッチ回路１３はクロック信号ＣＫが
変化しても前と同じ状態を保持する。

【００２３】この実施の形態において、ホールド信号HO
LDは、図２に示したデータを取り込む期間Ｔだけ“Ｈ”
レベルであればよいので、このホールド信号HOLDを形成
する回路におけるタイミングの制約はきつくならない。
従って、容易にホールド機能付きのフリップフロップ回
路が実現できる。

【００２４】このように上記第２の実施の形態に係るフ
リップフロップ回路によれば、第１の実施の形態のもの
と同様にクロック信号ＣＫの周波数の２倍の速度で動作
する。このため、動作速度を同じにするならば、クロッ
ク信号ＣＫの周波数を図１２にの従来回路に比べて半分
にすることができ、これにより、図１１もしくは図１２
に示した従来回路と比べて消費電力を削減することがで
きる。また、クロック周波数を半分にすれば、クロック
信号が伝達されるクロック配線に付随している寄生容量
で消費される電力も半分になり、より低消費電力化が図
れる。さらに、この実施の形態では、ホールド信号HOLD
によるホールド機能を持たせることができる。

【００２５】図４は先の第１の実施の形態に係るフリッ
プフロップ回路で使用される制御回路１９の他の具体的
構成例を示している。この例では、インバータ３３と２
個のＮＡＮＤゲート３４、３５とから構成されている。
インバータ３３はクロック信号ＣＫを反転する。２個の
ＮＡＮＤゲート３４、３５はそれぞれ２つの入力ノード
と出力ノードを有している。一方のＮＡＮＤゲート３４
の一方の入力ノードと他方のＮＡＮＤゲート３５の出力
ノードとが接続され、他方のＮＡＮＤゲート３５の一方
の入力ノードと一方のＮＡＮＤゲート３４の出力ノード
とが接続され、さらに一方のＮＡＮＤゲート３４の他方
の入力ノードにはクロック信号ＣＫが供給され、他方の
ＮＡＮＤゲート３５の他方の入力ノードにはインバータ
３３の出力信号が供給される。そして、一方のＮＡＮＤ
ゲート３４の出力ノードから前記クロック信号ＣＫＹ
が、他方のＮＡＮＤゲート３５の出力ノードから前記ク
ロック信号ＣＫＸがそれぞれ出力される。

【００２６】この構成の制御回路によれば、インバータ
３３やＮＡＮＤゲート３４、３５における信号遅延時間
に応じて前記所定期間Ｔが設定されるので、前記のよう
なトランジスタの閾値や素子寸法の細かな調整は不要に
なる。

【００２７】図５は先の第２の実施の形態に係るフリッ
プフロップ回路で使用される制御回路１９の他の具体的
構成例を示している。この例では、前記図４中のＮＡＮ
Ｄゲート３４の代わりにＡＮＤゲート３６とＮＯＲゲー
ト３７とが設けられている。そして、上記ＡＮＤゲート
３６にはクロック信号ＣＫと前記ＮＡＮＤゲート３５の
出力信号が供給され、上記ＮＯＲゲート３７には上記Ａ
ＮＤゲート３６の出力信号とホールド信号HOLDとが供給
される。

【００２８】この構成の制御回路を用いた場合、ホール
ド信号HOLDを“Ｌ”レベルにした状態では、ＮＯＲゲー
ト３７がインバータとして動作するために、図１のフリ
ップフロップ回路と同様に動作する。

【００２９】一方、ホールド信号HOLDを“Ｈ”レベルに
すると、クロック信号ＣＫにかかわらずにＮＯＲゲート
３７の出力信号ＣＫＹが“Ｌ”レベルとなり、この信号
ＣＫＹがゲートに入力される前記２個のＮチャネルＭＯ
Ｓトランジスタ２６、２８が共に非導通状態となる。す
なわち、この状態では入力データＤがラッチ回路１３に
伝わらない。従って、ラッチ回路１３はクロック信号Ｃ
Ｋが変化しても前と同じ状態を保持する。

【００３０】なお、この構成の制御回路においても、イ
ンバータ３３、ＮＡＮＤゲート３５及びＮＯＲゲート３
７等における信号遅延時間に応じて前記所定期間Ｔが設
定されるので、前記のようなトランジスタの閾値や素子
寸法の細かな調整は不要になる。

【００３１】図６はこの発明の第３の実施の形態に係る
フリップフロップ回路を示している。この実施の形態に
係るフリップフロップ回路では、前記図１のラッチ回路
１３内のインバータ２３の代わりに２入力のＮＯＲゲー
ト３８を設け、このＮＯＲゲート３８の一方入力として
前記正論理のデータノード２１のデータを供給し、他方
入力としてプリセット信号PRESETを供給することによっ
て、プリセット機能付きフリップフロップ回路を実現す
るようにしたものである。

【００３２】このような構成のフリップフロップ回路で
は、プリセット信号PRESETを“Ｌ”レベルにした状態で
は、ＮＯＲゲート３８がインバータとして動作するため
に、図１のフリップフロップ回路と同様に動作する。

【００３３】一方、プリセット信号PRESETを“Ｈ”レベ
ルにすると、ラッチ回路１３の正論理のデータノード２
１におけるデータにかかわらずに、ＮＯＲゲート３８の
出力信号が“Ｌ”レベルとなり、プリセット信号PRESET
が“Ｌ”レベルに戻った後にラッチ回路１３の負論理の
データノード２２におけるデータは“Ｌ”レベル（イン
バータ１４を通過した正論理の出力信号Ｑが“Ｈ”レベ
ル）、正論理のデータノード２１におけるデータは
“Ｈ”レベル（インバータ１５を通過した負論理の出力
信号ＱＺが“Ｌ”レベル）となり、プリセット状態とな
る。

【００３４】なお、この実施の形態に係るフリップフロ
ップ回路においても、制御回路１９として先の図３、図
４、図５に示す構成のものを使用することができる。上
記第３の実施の形態に係るフリップフロップ回路によれ
ば、第１の実施の形態のものと同様にクロック信号ＣＫ
の周波数の２倍の速度で動作する。このため、動作速度
を同じにするならば、クロック信号ＣＫの周波数を図１
２にの従来回路に比べて半分にすることができ、これに
より、図１１もしくは図１２に示した従来回路と比べて
消費電力を削減することができる。また、クロック周波
数を半分にすれば、クロック信号が伝達されるクロック
配線に付随している寄生容量で消費される電力も半分に
なり、より低消費電力化が図れる。さらに、プリセット
信号PRESETによるプリセット機能を持たせることができ
る。

【００３５】図７はこの発明の第４の実施の形態に係る
フリップフロップ回路を示している。この実施の形態に
係るフリップフロップ回路では、前記図１のラッチ回路
１３内のインバータ２４の代わりに２入力のＮＯＲゲー
ト３９を設け、このＮＯＲゲート３９の一方入力として
前記負論理のデータノード２２のデータを供給し、他方
入力としてクリア信号CLEAR を供給することによって、
クリア機能付きフリップフロップ回路を実現するように
したものである。

【００３６】このような構成のフリップフロップ回路で
は、クリア信号CLEAR を“Ｌ”レベルにした状態では、
ＮＯＲゲート３９がインバータとして動作するために、
図１のフリップフロップ回路と同様に動作する。

【００３７】一方、クリア信号CLEAR を“Ｈ”レベルに
すると、ラッチ回路１３の負論理のデータノード２２に
おけるデータにかかわらずに、ＮＯＲゲート３９の出力
信号が“Ｌ”レベルとなり、クリア信号CLEAR が“Ｌ”
レベルに戻った後にラッチ回路１３の正論理のデータノ
ード２１におけるデータは“Ｌ”レベル、負論理のデー
タノード２２におけるデータは“Ｈ”レベルとなり、ク
リア（リセット）状態となる。

【００３８】上記第４の実施の形態に係るフリップフロ
ップ回路によれば、第１の実施の形態のものと同様にク
ロック信号ＣＫの周波数の２倍の速度で動作する。この
ため、動作速度を同じにするならば、クロック信号ＣＫ
の周波数を図１２にの従来回路に比べて半分にすること
ができ、これにより、図１１もしくは図１２に示した従
来回路と比べて消費電力を削減することができる。ま
た、クロック周波数を半分にすれば、クロック信号が伝
達されるクロック配線に付随している寄生容量で消費さ
れる電力も半分になり、より低消費電力化が図れる。さ
らに、クリア信号CLEAR によるクリア機能を持たせるこ
とができる。

【００３９】図８はこの発明の第５の実施の形態に係る
フリップフロップ回路を示している。この実施の形態に
係るフリップフロップ回路が前記図１に示すものと異な
る点は、前記スイッチ回路１８が２個のＮチャネルＭＯ
Ｓトランジスタ２５、２７のみで構成されている点と、
前記制御回路１９内に新たに２入力のＮＯＲゲート４０
が追加されている点である。

【００４０】スイッチ回路１８内の一方のトランジスタ
２５は前記正論理の入力データのノード１６と前記ラッ
チ回路１３の正論理のデータノード２１との間に挿入さ
れており、他方のトランジスタ２７は前記負正論理の入
力データのノード１７と前記ラッチ回路１３の負論理の
データノード２２との間に挿入されている。

【００４１】また、制御回路１９において新たに追加さ
れたＮＯＲゲート４０には、前記インバータ２９、３１
の出力クロック信号ＣＫＸ、ＣＫＹが供給されており、
ＮＯＲゲート４０から出力されるクロック信号Ｇが前記
クロック信号ＣＫＸ又はＣＫＹの代わりに上記２個のト
ランジスタ２５、２７のゲートに供給される。

【００４２】このような構成のフリップフロップ回路で
は、図９のタイミングチャートに示すように、制御回路
１９において、ＮＯＲゲート４０から出力されるクロッ
ク信号Ｇは、インバータ２９、３１から出力される前記
クロック信号ＣＫＸ及びＣＫＹが共に“Ｌ”レベルのと
きに“Ｈ”レベルとなり、いずれか一方が“Ｈ”レベル
のときには“Ｌ”レベルとなる。スイッチ回路１８内の
２個のトランジスタ２５、２７は、このクロック信号Ｇ
が“Ｈ”レベルのときに導通するので、入力データＤの
正転信号及び反転信号が上記両トランジスタ２５、２７
を経由してラッチ回路１３に入力される。図９ではこれ
らのデータをＤ１、Ｄ２、Ｄ３、Ｄ４、…として示して
いる。これによりラッチ回路１３のラッチ状態が変化
し、さらにインバータ１４、１５を介して正論理の出力
信号Ｑ及び負論理の出力信号ＱＺが出力される。図９で
はこれらの出力信号をＱ１、Ｑ２、Ｑ３、Ｑ４、…とし
て示している。

【００４３】ところで、この実施の形態のフリップフロ
ップ回路において、クロック信号ＣＫによってゲートノ
ードが充放電されるＭＯＳトランジスタの個数は、前記
各インバータ２９、３０、３１及びＮＯＲゲート４０を
それぞれＰチャネル及びＮチャネルＭＯＳトランジスタ
を用いたＣＭＯＳインバータで構成した場合には制御回
路１９内において２×３＋４＝１０個となり、これにス
イッチスイッチ回路１８内の２個のＭＯＳトランジスタ
２５、２７が追加されるので、都合１２個となる。これ
は図１２に示した従来回路の６個と比べると多くなって
いる。しかし、ラッチ回路１３ではクロック信号ＣＫの
立上がり時と降下時の両方で入力データＤを取り込める
ため、クロック信号ＣＫの１周期内において入力データ
Ｄを２回（図９中のＤ１とＤ２、Ｄ３とＤ４…）ラッチ
することができ、この実施の形態のフリップフロップ回
路はクロック信号ＣＫの周波数の２倍の速度で動作する
ことになる。

【００４４】このため、動作速度を同じにするならば、
クロック信号ＣＫの周波数を図１２にの従来回路に比べ
て半分にすることができ、これにより、図１１もしくは
図１２に示した従来回路と比べて消費電力を削減するこ
とができる。また、クロック周波数を半分にすれば、ク
ロック信号が伝達されるクロック配線に付随している寄
生容量で消費される電力も半分になり、より低消費電力
化が図れる。

【００４５】また、この実施の形態によれば、スイッチ
回路１８内では正負両論理のデータがそれぞれ１個のト
ランジスタのみを介してラッチ回路１３に供給されるの
で、それぞれのトランジスタのオン抵抗とノード２１、
２２に付随している寄生容量とに基づくデータの遅れ時
間が、図１等に示した実施の形態の場合よりも緩和され
るという効果が得られる。

【００４６】図１０はこの発明の第６の実施の形態に係
るフリップフロップ回路を示している。この実施の形態
に係るフリップフロップ回路が上記図８のものと異なっ
ている点は、前記ＮＯＲゲート４０の代わりに３入力の
ＮＯＲゲート４１を設け、このＮＯＲゲート４１に前記
インバータ２９、３１の各出力クロック信号ＣＫＸ、Ｃ
ＫＹと共にホールド信号HOLDを供給するようにした点で
ある。

【００４７】このような構成によれば、図８に示したも
のと同様の効果が得られると共に、ホールド信号HOLDに
基づいてスイッチ回路１８内の２個のトランジスタ２
５、２７を非導通状態にして、入力データがラッチ回路
１３に伝わらないようにすることができる。

【００４８】なお、この実施の形態においても、ラッチ
回路１３内のインバータ２３の代わりに前記図６に示す
ようなＮＯＲゲート３８を設けることによってプリセッ
ト機能を付加したり、インバータ２４の代わりに前記図
７に示すようなＮＯＲゲート３９を設けることによって
クリア機能を付加したりすることもできる。

【００４９】

【発明の効果】以上説明したように、この発明によれ
ば、従来に比べて消費電力の少ないフリップフロップ回
路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係るフリップフ
ロップ回路の回路図。

【図２】図１のフリップフロップ回路の動作を説明する
ためのタイミングチャートを示す図。

【図３】この発明の第２の実施の形態に係るフリップフ
ロップ回路の回路図。

【図４】図１のフリップフロップ回路で使用される制御
回路の他の具体的構成例を示す回路図。

【図５】図３のフリップフロップ回路で使用される制御
回路の他の具体的構成例を示す回路図。

【図６】この発明の第３の実施の形態に係るフリップフ
ロップ回路の回路図。

【図７】この発明の第４の実施の形態に係るフリップフ
ロップ回路の回路図。

【図８】この発明の第５の実施の形態に係るフリップフ
ロップ回路の回路図。

【図９】図８のフリップフロップ回路の動作を説明する
ためのタイミングチャートを示す図。

【図１０】この発明の第６の実施の形態に係るフリップ
フロップ回路の回路図。

【図１１】従来のフリップフロップ回路の一例を示す回
路図。

【図１２】従来の別のフリップフロップ回路を示す回路
図。

【符号の説明】

１１、１２、１４、１５、２３、２４、２９、３０、３
１、３３…インバータ、１３…ラッチ回路、１６…正論理の入力データのノード、１７…負論理の入力データのノード、１８…スイッチ回路、１９…制御回路、２１…正論理のデータノード、２２…負論理のデータノード、２５、２６、２７、２８…ＮチャネルＭＯＳトランジス
タ、３２、３７、３８、３９、４０、４１…ＮＯＲゲート、３４、３５…ＮＡＮＤゲート、３６…ＡＮＤゲート。

Claims

【特許請求の範囲】

【請求項１】データを保持するラッチ回路と、入力データのノードと上記ラッチ回路との間に挿入され
たスイッチ回路と、クロック信号の立上がり時と降下時のそれぞれ所定期間
に上記スイッチ回路が導通するように制御する制御回路
とを具備したことを特徴とするフリップフロップ回路。
【請求項２】前記入力データのノードが正論理の入力
データのノードと負論理の入力データのノードとからな
り、かつ前記ラッチ回路は内部に保持するデータに対応
して正論理のデータノードと負論理のデータノードとを
有し、前記スイッチ回路は、上記正論理の入力データと上記ラ
ッチ回路の正論理のデータノードとの間に挿入された第
１のスイッチ回路と、上記負論理の入力データと上記ラ
ッチ回路の負論理のデータノードとの間に挿入された第
２のスイッチ回路とを有することを特徴とする請求項１
に記載のフリップフロップ回路。
【請求項３】前記第１、第２のスイッチ回路のそれぞ
れが、直列接続された２個のトランジスタで構成されて
いることを特徴とする請求項２に記載のフリップフロッ
プ回路。
【請求項４】前記直列接続された２個のトランジスタ
の一方のゲートには前記クロック信号と同相の第１の制
御信号が入力され、他方のゲートには前記クロック信号
と逆相の第２の制御信号が入力されることを特徴とする
請求項３に記載のフリップフロップ回路。
【請求項５】前記ラッチ回路が、一方の出力ノードを
他方の入力ノードに相互に接続した２個のインバータで
構成されていることを特徴とする請求項１に記載のフリ
ップフロップ回路。
【請求項６】相補データを保持し、この保持データに
対応して正論理のデータノードと負論理のデータノード
とを有するラッチ回路と、正論理の入力データと上記ラッチ回路の正論理のデータ
ノードとの間に直列に接続された第１及び第２のスイッ
チ素子と、負論理の入力データと上記ラッチ回路の負論理のデータ
ノードとの間に直列に接続された第３及び第４のスイッ
チ素子と、クロック信号が入力され、このクロック信号の立上がり
時及び降下時のそれぞれに上記第１及び第３のスイッチ
素子をそれぞれ所定期間導通させるような第１の制御信
号と、クロック信号の立上がり時及び降下時に上記第２
及び第４のスイッチ素子をそれぞれ所定期間導通させる
ような第２の制御信号を発生する制御回路とを具備した
ことを特徴とするフリップフロップ回路。
【請求項７】前記第１、第２、第３及び第４のスイッ
チ素子がそれぞれトランジスタで構成されていることを
特徴とする請求項６に記載のフリップフロップ回路。
【請求項８】前記ラッチ回路が、一方の出力ノードが
他方の入力ノードに相互に接続された２個のインバータ
で構成されていることを特徴とする請求項６に記載のフ
リップフロップ回路。
【請求項９】前記制御回路が、前記クロック信号が供
給されて前記第１の制御信号を発生する第１のインバー
タと、前記クロック信号が供給される第２のインバータ
と、上記第２のインバータの出力信号が供給されて前記
第２の制御信号を発生する第３のインバータとを有する
ことを特徴とする請求項６に記載のフリップフロップ回
路。
【請求項１０】前記制御回路が、第１の入力ノード、
第２の入力ノード及び出力ノードを有し、一方の出力ノ
ードが他方の第１の入力ノードに相互に接続され、第２
の入力ノードに前記クロック信号もしくはその反転信号
が供給される第１及び第２のＮＡＮＤゲートを有するこ
とを特徴とする請求項６に記載のフリップフロップ回
路。
【請求項１１】前記制御回路は、第３の制御信号を受
けて、前記第１もしくは第２の制御信号を前記クロック
信号にかかわらずに所定レベルに設定して、前記第１及
び第３のスイッチ素子もしくは第２及び第４のスイッチ
素子を共に非導通状態に設定することを特徴とする請求
項６に記載のフリップフロップ回路。
【請求項１２】前記制御回路が、前記クロック信号が
供給されて前記第１の制御信号を発生する第１のインバ
ータと、前記クロック信号が供給される第２のインバー
タと、上記第２のインバータの出力信号及び前記第３の
制御信号が供給されて前記第２の制御信号を発生するＮ
ＯＲゲートとを有することを特徴とする請求項６に記載
のフリップフロップ回路。
【請求項１３】前記ラッチ回路は、第４の制御信号を
受けて保持データを予め決められた状態に設定すること
を特徴とする請求項７に記載のフリップフロップ回路。
【請求項１４】前記ラッチ回路が、入力ノードが前記
負論理のデータノードに接続され、出力ノードが前記正
論理のデータノードに接続されたインバータと、第１、
第２の入力ノード及び出力ノードを有し、第１の入力ノ
ードに前記第４の制御信号が入力され、第２の入力ノー
ドが前記正論理のデータノードに接続され、出力ノード
が前記負論理のデータノードに接続されたＮＯＲゲート
とから構成されていることを特徴とする請求項６に記載
のフリップフロップ回路。
【請求項１５】前記ラッチ回路が、入力ノードが前記
正論理のデータノードに接続され、出力ノードが前記負
論理のデータノードに接続されたインバータと、第１、
第２の入力ノード及び出力ノードを有し、第１の入力ノ
ードに前記第４の制御信号が入力され、第２の入力ノー
ドが前記負論理のデータノードに接続され、出力ノード
が前記正論理のデータノードに接続されたＮＯＲゲート
とから構成されていることを特徴とする請求項６に記載
のフリップフロップ回路。
【請求項１６】相補データを保持し、この保持データ
に対応して正論理のデータノードと負論理のデータノー
ドとを有するラッチ回路と、正論理の入力データと上記ラッチ回路の正論理のデータ
ノードとの間に接続された第１のスイッチ素子と、負論理の入力データと上記ラッチ回路の負論理のデータ
ノードとの間に接続された第２のスイッチ素子と、クロック信号が入力され、このクロック信号の立上がり
時及び降下時のそれぞれに上記第１及び第２のスイッチ
素子をそれぞれ所定期間導通させるような第１の制御信
号を発生する制御回路とを具備したことを特徴とするフ
リップフロップ回路。
【請求項１７】前記ラッチ回路が、一方の出力ノード
が他方の入力ノードに相互に接続された２個のインバー
タで構成されていることを特徴とする請求項１６に記載
のフリップフロップ回路。
【請求項１８】前記制御回路は、第２の制御信号を受
けて、前記第１の制御信号を前記クロック信号にかかわ
らずに所定レベルに設定して、前記第１及び第２のスイ
ッチ素子を共に非導通状態に設定することを特徴とする
請求項１６に記載のフリップフロップ回路。