KR100378686B1 - 플립플롭 회로 - Google Patents

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Abstract

본 발명의 플립플롭 회로는 외부 클럭 신호 및 외불 클럭 신호가 지연된 클럭 신호를 사용하여 매우 짧은 주기 동안 플립플롭 회로를 인에이블 시켜 고속동작이 가능하게 하고, 크로스 커플드 형태의 래치를 사용하여 칩 면적을 줄이고, 소모 전류를 줄일 수 있다.

Description

플립플롭 회로{Flip-Flop circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 크로스 커플드형 래치 회로를 사용하여 고속 동작을 하며, 소모 전류를 줄일 수 있는 반도체 메모리 장치의 입력 버퍼에 사용되는 플립플롭 회로에 관한 것이다.
도 1은 종래 기술의 플립플롭 회로를 보인 상세 회로도이다.
이에 도시된 바와 같이, 외부 클럭 신호(CLK)에 의해 제어되어 출력노드(LAT, /LAT)를 내부 전원전압(VPERI)으로 프리차지 시키는 피모스 트랜지스터들(PM1-PM5)과, 외부 클럭 신호(CLK)에 의해 제어되어 플립플롭 회로를 인에이블 시키는 엔모스 트랜지스터(NM1)와, 데이터(D, /D)가 각각 입력되는 엔모스 트랜지스터(NM2, NM3)와, 고속 동작을 위해 출력노드(LAT, /LAT)의 전위를 반전시켜 피드백 시키는 인버터(INV1, INV2)와, 인버터(INV1, INV2)의 출력신호(W, /W)에 의해 각각 제어되어 출력노드(LAT, /LAT)의 출력 값을 피드백 시키는 엔모스 트랜지스터(NM6, NM7)와, 인버터(INV1)의 출력신호(/W)가 인버터(INV3)에 의해 반전된 신호 및 인버터(INV2)의 출력신호(W)에 의해 제어되어 내부 전원전압(VPERI)에 의해 풀업 또는 접지전압(VSS)으로 풀다운 시키는 피모스 트랜지스터(PM6) 및 엔모스 트랜지스터(NM8)로 구성된 출력데이터 드라이버(1)와, 출력 데이터 드라이버(1)의 출력신호를 래치하여 출력 데이터(Q1)를 출력하는 인버터(INV4, INV5)로 구성된 래치부(2)를 포함하여 구성된다.
여기서, 피모스 트랜지스터들(P2, P4 및 P3, P5)은 소오스가 공통 연결되어 내부 전원전압(VPERI)이 인가되고, 드레인이 공통 연결되며, 피모스 트랜지스터(P4, P5)의 게이트로 외부 클럭 신호(CLK)가 인가된다.
피모스 트랜지스터(PM1)는 피모스 트랜지스터(PM2, PM3) 사이에 연결되어 게이트에 외부 클럭 신호(CLK)가 인가된다.
출력노드(/LAT)는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM4)의 게이트가 공통 연결되어 피모스 트랜지스터들(PM3, PM5)의 공통 연결된 드레인에 연결되어 형성되고, 다른 출력노드(LAT)는 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM5)의 게이트가 공통 연결되어 피모스 트랜지스터들(PM2, PM4)의 공통 연결된 드레인에 연결되어 형성된다.
이와 같이 구성된 종래 기술의 플립플롭 회로의 동작을 도 2의 시뮬레이션 결과 파형도를 참조하여 설명하면 다음과 같다.
먼저, 초기 상태에서 외부 클럭 신호(CLK)가 로우 레벨이므로, 출력노드들(LAT, /LAT)을 피모스 트랜지스터들(PM1-PM5)에 의해 내부 전원전압(VPERI)으로 프리차지 한다. 따라서, 엔모스 트랜지스터들(NM4, NM5)은 턴 온 되어 있다.
외부 클럭 신호(CLK)가 하이 레벨이 되면, 엔모스 트랜지스터(NM1)가 턴 온 되어 플립플롭 회로가 인에이블 된다.
이어서, 데이터(D)가 하이 레벨로 입력되면, 엔모스 트랜지스터(NM2)가 턴 온 되어, 외부 클럭 신호(CLK)가 하이 레벨로 천이하는 순간 초기 상태에서 턴 온 되어 있던 엔모스 트랜지스터(NM4)에 의해 반전 출력노드(/LAT)의 전위가 로우 레벨이 된다.
그러나, 반전 데이터(/D)는 로우 레벨이기 때문에, 엔모스 트랜지스터(NM5)는 턴 오프 되어 비반전 출력노드(LAT)의 전위는 하이 레벨을 유지한다.
이때, 출력노드(LAT, /LAT)의 전위를 반전시키는 인버터들(INV1, INV2)에 의해 출력신호가 피드백 되어 엔모스 트랜지스터들(NM6, NM7)을 각각 턴 온, 턴 오프시켜 반전 출력노드(/LAT)를 로우 레벨로 만들고, 비반전 출력노드(LAT)는 하이 레벨을 유지시킨다.
이어서, 인버터(INV1)의 출력신호(/W)는 인버터(INV3)에 의해 반전되어 출력 데이터 드라이버(1)의 풀업 수단인 피모스 트랜지스터(PM6)의 게이트에 인가되고, 인버터(INV2)의 출력신호(W)는 풀다운 수단인 엔모스 트랜지스터(NM8)의 게이터에 인가된다. 이때, 인버터들(INV1, INV2)의 출력신호(W, /W)가 각각 하이 레벨 및 로우 레벨이므로, 출력 데이터 드라이버(1)의 피모스 트랜지스터(PM6)는 턴 오프 되고, 엔모스 트랜지스터(NM8)는 턴 온 되어, 출력 데이터 드라이버(1)는 로우 레벨의 신호를 출력한다.
따라서, 반전 래치 수단인 래치부(2)는 출력 데이터 드라이버(1)의 출력신호를 반전 래치시켜 하이 레벨의 출력 데이터(Q1)를 출력한다.
한편, 이러한 동작은 입력 데이터(D)가 로우 레벨일 경우에도 동일하게 진행되며, 외부 클럭 신호(CLK)의 다음 라이징 에지(rising edge)까지 출력 데이터(Q1) 값을 유지한다.
이와 같이 동작하는 종래 기술의 플립플롭 회로는 많은 수의 모스 트랜지스터를 사용하기 때문에 전류의 소모가 많으며, 칩 면적도 커지게 되는 문제점이 발생하였다.
또한, 입력 데이터(D)가 입력된 후 출력 데이터(Q1)가 출력되기까지 인버터(INV1-INV3), 출력 데이터 드라이버(1) 및 래치부(2) 등을 통해야 하기 때문에 동작 속도가 지연되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부 클럭 신호 및 외부 클럭 신호를 반전 지연시킨 지연 클럭 신호를 사용하여 두 개의 클럭 신호가 모두 하이 레벨이 되는 매우 짧은 시간 동안 입력 데이터를 입력받아 크로스 커플드 형태의 래치 수단에 의해 데이터를 래치하도록 하여 고속 동작이 가능하며, 칩 면적을 줄이고, 소모 전류를 줄일 수 있는 플립플롭 회로를 제공하는 것이다.
도 1 은 종래 기술의 플립플롭 회로를 보인 상세 회로도.
도 2 는 도 1의 회로도의 동작 타이밍도.
도 3 은 본 발명에 따른 플립플롭 회로를 보인 상세 회로도.
도 4 는 도 3의 회로도의 동작 타이밍도.
도 5a 는 종래 기술과 본 발명과의 응답속도를 비교한 타이밍도.
도 5b 는 종래 기술과 본 발명과의 소모전류를 비교한 파형도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 인에이블 부 20 : 래치부
NM11-NM14 : 엔모스 트랜지스터 PM11, PM12 : 피모스 트랜지스터
INV11 : 인버터
상기 목적을 달성하기 위한 본 발명의 플립플롭 회로는, 외부 클럭 신호 및 외부 클럭 신호가 반전 지연된 지연 클럭 신호에 의해 제어되는 인에이블 수단과, 입력 데이터를 입력받는 입력 수단과, 입력 수단에 입력된 입력 데이터를 래치하는 크로스 커플드 형태의 래치 수단과, 래치 수단에 의해 래치된 데이터를 입력된 데이터의 위상과 맞추어서 출력 데이터로 출력하는 출력 수단을 포함하여 구성되는데, 상기 인에이블 수단, 입력 수단 및 래치 수단은 모스 트랜지스터를 사용하며, 출력 수단은 홀수개의 인버터로 구성되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 플립플롭 회로의 상세 회로도이다.
이에 도시된 바와 같이, 외부 클럭 신호(CLK) 및 외부 클럭 신호가 반전 지연된 지연 클럭 신호(CLKD)에 의해 각각 제어되어 플립플롭 회로를 인에이블 시키는 엔모스 트랜지스터들(NM11, NM12)로 구성된 인에이블부(10)와, 입력 데이터(D) 및 반전 입력 데이터(/D)가 각각 입력되는 엔모스 트랜지스터들(NM13, NM14)과, 엔모스 트랜지스터들(NM13, NM14)에 입력된 입력 데이터(D, /D)를 래치하는 크로스 커플드 형태로 연결된 피모스 트랜지스터들(PM11, PM12)로 구성된 래치부(20)와, 래치부(20)의 출력노드(/LAT)의 전위를 반전시켜 출력 데이터(Q2)로 출력하는 인버터(INV11)를 포함하여 구성된다.
여기서, 인에이블부(10)의 엔모스 트랜지스터(NM11, NM12)는 직렬 연결되어 엔모스 트랜지스터(NM11)의 드레인이 엔모스 트랜지스터들(NM13, NM14)의 공통 연결된 소오스에 연결되고, 엔모스 트랜지스터(NM12)의 소오스가 접지에 연결된다.
이와 같이 구성된 본 발명의 플립플롭 회로의 동작을 도 4에 도시된 시뮬레이션도를 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭 신호(CLK) 및 지연 클럭 신호(CLKD)가 모두 하이 레벨일 경우에만 인에이블 부(10)의 엔모스 트랜지스터들(NM11, NM12)이 모두 턴 온 되어 플립플롭 회로가 인에이블 된다.
이때, 하이 레벨의 입력 데이터(D, /D)가 입력되면, 엔모스 트랜지스터(NM13)는 턴 온 되어 출력노드(/LAT)가 로우 레벨이 된다.
한편, 엔모스 트랜지스터(NM14)는 턴 오프 되고, 피모스 트랜지스터(PM12)가 턴 온 되어 노드(LAT)가 하이 레벨이 되어 피모스 트랜지스터(PM11)가 턴 오프 되기 때문에 출력노드(/LAT)가 로우 레벨로 유지된다.
출력노드(/LAT)의 전위는 인버터(INV11)에 의해 반전되어 출력 데이터(Q2)로 출력된다. 여기서, 홀수개의 인버터가 사용되는데, 그 이유는 입력 데이터(D)에 대한 출력 데이터(Q2)의 위상을 맞추기 위해서이다.
이러한 동작은 로우 레벨의 입력 데이터(D)가 입력될 경우에도 동일하게 동작한다.
본 발명은 외부 클럭 신호(CLK)와 외부 클럭 신호가 반전 지연된 지연 클럭 신호(CLKD)가 모두 하이일 경우, 즉 도 4에 도시된 구간(T1)에서만 플립플롭 회로가 인에이블 되도록 두 개의 엔모스 트랜지스터(NM11, NM12)로 구성된 인에이블 부(10)를 구성함으로써, 매우 짧은 주기의 클럭 신호를 사용하는 경우와 동일한 동작을 실현할 수 있기 때문에 고속 동작을 할 수 있으며, 크로스 커플드 형태의 래치를 이용하여 인에이블 주기(T1)에 대비하여 데이터의 출력 지연 시간을 줄일 수 있다.
도 5는 종래 기술과 본 발명의 클럭 신호의 입력 시간에 의한 데이터 출력 지연 시간을 비교한 파형도이다.
이에 도시된 바와 같이, 종래 기술의 클럭 신호의 입력 대비 데이터 출력 지연시간은 0.25ns 정도이지만, 본 발명은 0.1ns 정도로써 지연시간이 현저히 줄어드는 것을 알 수 있다.
도 6은 종래 기술과 본 발명의 전류 소모를 보인 파형도이다.
이에 도시된 바와 같이, 본 발명의 플립플록 회로에서의 전류 파형(I1)이 종래 기술의 플립플롭 회로에서의 전류 파형(I2)을 비교하여 보면, 본 발명이 종래기술보다 1/2 정도 소모 전류가 줄어드는 것을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 외부 클럭 신호 및 지연된 외부 클럭 신호에 의해 매우 짧은 주기 동안 플립플롭 회로를 인에이블 시켜 고속 동작이 가능하고, 크로스 커플드 형태의 래치를 사용하여 칩 면적을 줄이고 전류 소모를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 외부로부터 입력된 데이터가 입력되는 입력수단과,
    상기 입력수단에 입력된 데이터가 입력되도록 순간적으로 플립플롭 회로를 인에이블 시키는 인에이블 수단과,
    상기 인에이블 수단에 의해 순간적으로 상기 입력수단에 입력된 데이터를 일정 시간 동안 래치하는 래치수단과,
    상기 래치 수단에 의해 래치된 데이터의 위상을 조절하여 위상이 조절된 데이터를 출력하는 출력수단을 포함하여 구성된 것을 특징으로 하는 플립플롭 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 수단은,
    게이트에 외부 클럭 신호 및 외부 클럭 신호가 일정 시간 반전 지연된 클럭 신호가 각각 게이트에 인가되고, 상기 입력 수단과 접지 사이에 직렬 연결된 모스 트랜지스터들로 구성된 것을 특징으로 하는 플립플롭 회로.
  3. 제 1 항에 있어서,
    상기 입력 수단은,
    상기 래치수단과 인에이블 수단 사이에 각각 연결되어,
    게이트로 비반전 데이터 및 반전 데이터가 각각 입력되는 모스 트랜지스터들을 포함하여 구성된 것을 특징으로 하는 플립플롭 회로.
  4. 제 1 항에 있어서,
    상기 래치 수단은
    크로스 커플드 형태의 래치 수단인 것을 특징으로 하는 플립플롭 회로.
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