KR0131164B1 - 주/종속 플립-플롭 - Google Patents
주/종속 플립-플롭Info
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- KR0131164B1 KR0131164B1 KR1019940018513A KR19940018513A KR0131164B1 KR 0131164 B1 KR0131164 B1 KR 0131164B1 KR 1019940018513 A KR1019940018513 A KR 1019940018513A KR 19940018513 A KR19940018513 A KR 19940018513A KR 0131164 B1 KR0131164 B1 KR 0131164B1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
본 발명은 클럭펄스(CLK+)가 로우에서 하이로 전이할때 입력신호(IN+) 및 그 반전신호(IN-)를 래치하며, 상기 클럭펄스(CLK+)가 하이에서 로우로 전이할때 3-상태 버퍼를 유지하는 마스터 래치부; 반전 클럭펄스(CLK-)가 로우에서 하이로 전이할때 상기 마스터 래치부의 출력신호(노드 Y 및 /Y의 신호)을 래치하며, 상기 클럭펄스(CLK+)가 하이에서 로우로 전이할때 3-상태 버퍼를 유지하는 슬레이브 래치부; 상기 반전 클럭펄스(CLK-)가 로우에서 하이로 전이할때 상기 슬레이브 래치부의 출력신호(노드 Z 및 /Z의 신호)를 출력하되 슬레이브래치부의 일부와 포지티브 피드백을 이루어 동작되는 출력버퍼부; 상기 마스터 래치부, 슬레이브 래치부, 출력버퍼부의 전압변동범위를 결정하는 기준전압공급부를 포함하여 이루어지는 것을 특징으로 하는 주/종속 플립-플롭에 관한 것으로 주/종속 플립-플롭을 사용하는 소자의 고속동작을 이루고는 효과가 있다.
Description
제1도는 종래의 주/종속 플립-플롭의 로직 회로도.
제2도는 종래의 주/종속 플립-플롭의 동작 타이밍도.
제3도는 본 발명의 일실시예에 따른 주/종속 플립-플롭 회로도.
제4도는 본 발명의 일실시예에 따른 주/종속 플립-플롭의 동작 타이밍도.
제5도는 클럭펄스(CLK+)가 하이에서 로우 상태로 전이할 때 실제 동작되는 회로도.
* 도면의 주요부분에 대한 부호의 설명
M1P1 내지 M1P4, M2P1 내지 M2P4 : PMOS 트랜지스터
M1N1 내지 M1N4, M2M1 내지 M2N4 : NMOS 트랜지스터
C1 및 C2 : 캐패시터 INV1 및 INV2 : 인버터
본 발명은 공유기억 장치에서 하나의 프로그램이 다른 프로그램을 손상하거나 접근할 수 없도록 보장하는 형식의 주/종속 플립-플롭(master/slave flip-flop)에 관한 것으로, 고속동작을 이루는 주/종속 플립-플롭에 관한 것이다.
순서적으로 배열되는 로직 소자, 특히 카운터 소자에서는 주/종속 플립-플롭 회로는 필수적인 회로로 사용된다.
제1도는 종래의 주/종속 플립-플롭의 로직 회로도로서, 마스터 래치부와 슬레이브 래치부로 구분되어 있고, 클럭펄스(CLK)가 하이인 동안 입력신호(IN+, IN-)가 마스터 래치부를 동작시키지만 그 동안 슬레이브 래치는 클럭펄스(CLK)가 반전게이트에 연결되어 슬레이브 래치부로 입력됨으로 완전히 마스터 래치부와 차단되어 동작하지 못하고, 클럭펄스(CLK)가 로우가 되었을 때 동작을 한다.
이때 마스터 래치부는 입력으로부터 차단되고 슬레이브 래치에 연결되어 노드 A 및 /A에서 가지고 있던 입력신호를 출력(Q/Q)한다.
제2도는 상기 종래의 주/종속 플립-플롭의 동작 타이밍도로서, 도면에 도시된 바와같이 입력신호(IN+)가 하이일 때 클럭펄스(CLK)가 로우에서 하이로 변하면 마스터 래치부의 지연이 약간 이루어진 후 노드 A의 신호는 하이가 되며 다시 클럭펄스(CLK)가 로우로 변하면 노드 A의 하이 값이 슬레이브 래치부를 통해 출력신호(Q)를 하이로 전이 시킨다.
이때, 상기와 같은 주/종속 플립-플롭을 여러단으로 사용할 경우 슬레이브 래치부는 지연의 중요한 요소가 되어 소자의 속도를 저하시키게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 주/종속 플립-플롭의 적절한 동작 범위를 만들어 주고, 슬레이브 래치부 동작시 마스터 래치부와 슬레이브 래치부가 포지티브 피드백을 형성하도록 회로를 구성하여 소자의 고속 동작을 이루는 주/종속 플립-플롭을 제공합을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 클럭펄스가 로우에서 하이로 전이할 때 입력신호 및 그 반전신호를 래치하며, 상기 클럭펄스가 하이에서 로우로 전이할 때 3-상태 버퍼를 유지하는 마스터 래치부; 반전 클럭펄스가 로우에서 하이로 전이할 때 상기 마스터 래치부의 출력신호를 래치하며, 상기 클럭펄스가 하이에서 로우로 전이할 때 3-상태 버퍼를 유지하는 슬레이브 래치부; 상기 반전 클럭펄스가 로우에서 하이로 전이할 때 상기 슬레이브 래치부의 출력신호를 출력하되 슬레이브래치부의 일부와 포지티브 피드백을 이루어 동작되는 출력버퍼부; 상기 마스터 래치부, 슬레이브 래치부, 출력버퍼부의 전압변동범위를 결정하는 기준전압공급부를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제3도 내지 제5도를 참조하여 본 발명을 상세히 설명한다.
먼저, 제3도는 본 발명의 일실시예에 따른 주/종속 플립-플롭 회로도로서, 도면에 도시된 바와같이 클럭펄스 CLK+가 로우에서 하이로 전이할 때 입력신호 IN+ 및 그 반전신호 IN-를 노드 Y 및 /Y에 전달하는 마스터 래치부와, 반전 클럭펄스 CLK-가 로우에서 하이로 전이할 때, 즉 CLK+가 하이에서 로우로 전이할 때 상기 마스터 래치부의 노드 Y 및 /Y의 신호를 노드 Z 및 /Z로 전달하는 슬레이브 래치부와, 상기 반전 클럭펄스 CLK-가 로우에서 하이로 전이할 때 상기 슬레이브 래치부의 노드 Z 및 /Z의 신호를 출력하되 슬레이브래치부의 일부와 포지티브 피드백을 이루어 동작되는 출력버퍼부와, 상기 마스터 래치부, 슬레이브 래치부, 출력버퍼부의 전압변동범위를 결정하는 기준전압공급부로 구성된다.
제4도는 본 발명의 일실시예에 따른 주/종속 플립-플롭의 동작 타이밍도로서, 제3도와 동시에 살펴보면서, 동작을 설명한다.
클럭펄스 CLK+가 로우에서 하이로 변화할 때 마스터 부분이 동작되고, 하이에서 로우로 변화할 때 슬레이브 래치부 및 출력버퍼부가 동작된다.
IN+는 CLK+가 로우에서 하이로 변화할 때 Y 노드로 전달되며, 이때 슬레이브 래치부는 3-상태 버퍼를 유지하나 출력 버퍼는 이전의 상태를 유지한다. CLK+가 하이에서 로우로 변할 때는 Y 노드 값이 OUT+로 전달되는데, 이때 마스터 래치부는 3-상태 버퍼를 유지하고 슬레이브 래치부 및 출력버퍼부는 동작하게 된다.
CLK+가 로우에서 하이 상태로 될 때 슬레이브 래치부로 Y 노드 값이 전달되기 전에 마스터가 3-상태로 가버리면 에러가 발생하기 때문에, 이를 방지하기 위해 두가지 방법을 사용하였다.
첫 번째는 마스터 래치부가 3-상태 버퍼로 가더라도 데이터를 어느정도 유지 할 수 있도록 Y 노드 및 /Y 노드에 캐패시터 C2를 첨가, 또는 마스터 래치부로 클럭펄스 CLK+ 입력되는 노드에 캐패시터 C1을 첨가하였으며, 이 캐패시터는 마스터 래치부의 지연으로 보통 CLK+의 하이 상태가 16ns(33MHz 동작)이므로 실질적인 지연과는 상관이 없다.
또한, CLK+가 로우에서 하이로 전이될 때, 상기 슬레이브 래치부로 Y노드의 값이 전달되기 전에 상기 마스터 래치부가 3-상태 버퍼로 되는 경우에, 에러가 발생되는 것을 방지하기 위하여, 커패시터(C1,C2)들은 상기 마스터 래치부가 3-상태 버퍼로 가더라도 데이터를 일정시간 유지시키므로써, 에러의 발생을 방지할 수 있다.
두번째는 슬레이브 래치부를 구성하는 PMOS 트랜지스터 M2P2, M3P3가 출력버퍼부를 빠른시간내에 구동 할 수 있을 정도로 충분히 크고, 출력버퍼 크기는 CLK+가 로우에서 하이로 변할 때 데이터를 래치 할 수 있을 정도의 크기로 정했다.
실제로 M2P2, M3P3에 의해 출력노드를 구동 하는데는 1ns 미만임으로 캐패시터 C2 기능만으로 충분하게 된다.
소자의 스피드 향상을 위해서는 다음 두가지의 방법을 사용하였다.
첫번째는 기준전압 공급회로를 사용하여 출력버퍼부의 전압변동범위를 적게 만들었다.
즉, 기준전압 공급회로의 전압이 높으면 트랜지스터 M10은 저항이 적어지고 IN+, IN- 단자에 연결된 M1N1, M1N2, M1N3, M1N4 및 Y 노드에 연결된 M1P1, M1P2, M1P3, M1P4가 턴온되어 저항값이 상대적으로 커져서 Y 노드의 전압변동범위를 높일 수 있고, 반대로 기준전압을 낮추면 Y 노드에서 전압변동범위를 낮출 수 있다.
슬레이브 래치부에서도 마찬가지로 노드 Z 및 /Z의 전압변동범위를 조절 할 수 있다.
본 발명은 마스터 래치부 및 슬레이브 래치부의 전압변동범위 △V를 적게 설계하여 소자의 고속동작을 이루었다.
아래 식은 전압변동범위가 작을수록 지연시간은 적어짐을 나타낸다.
위 식에서 △t는 지연시간, i는 전류, C는 캐패시터, △V는 전압변동범위를 각각 나타낸다.
두번째 방법은 CLK+가 하이에서 로우로 변할 때 슬레이브 래치부와 출력 버퍼부가 포지티브 피드백을 형성하여 동작을 하도록 함으로써 속도를 향상시켰다.
즉, 제5도는 CLK+가 하이에서 로우로 변할 때 실제 구동되는 회로도로서, CLK+가 로우임으로 노드 Y, /Y가 플로팅되고(캐패시터 C1에 의해 어느정도를 유지) 따라서, M2N1, M2N2, M2N3, M2N4는 CLK-가 하이일때 초기 상태에는 C2에 의해 동작되어 지다가 플로팅 상태로 되어지고, CLK-가 하이 상태로 됨으로 슬레이브와 출력버퍼는 연결된다.
처음에 M2P2, M2P3에 의해 출력버퍼 부분의 로직 상태로 변하게되고 M2P1, M2P2 및 M2P3, M2P4는 커런트 밀러(current mirror)를 형성한다.
또한, 출력버퍼 부분과 M2P1, M2P2, M2P3, M2P4는 포지티브 피드백을 형성함으로 고속동작을 이룰수 있다.
따라서, 제4도의 타이밍도의 OUP+ 노드에서 t3, t4는 짧게 표시되어 있다.
이상, 상기 설명과 같이 이루어지는 본 발명은 주/종속 플립-플롭을 사용하는 소자의 고속동작을 이루고는 효과가 있다.
Claims (2)
- 클럭펄스가 로우에서 하이로 전이할 때 입력신호 및 그 반전신호를 래치하며, 상기 클럭펄스가 하이에서 로우로 전이할 때 3-상태 버퍼를 유지하는 마스터 래치부; 반전 클럭펄스가 로우에서 하이로 전이할 때 상기 마스터 래치부의 출력신호를 래치하며, 상기 클럭펄스가 하이에서 로우로 전이할 때 3-상태 버퍼를 유지하는 슬레이브 래치부; 상기 반전 클럭펄스가 로우에서 하이로 전이할 때, 상기 슬레이브 래치부의 출력신호를 출력하되 슬레이브래치부의 소정의 트랜지스터들과 포지티브 피드백을 이루어 동작되어 동작속도를 향상시키는 출력버퍼부; 및 동작속도를 고속화 시키기 위하여, 상기 마스터 래치부, 슬레이브 래치부 및 출력버퍼부의 전압변동범위를 적게하는 기준전압을 공급하는 기준전압공급부를 포함하여 이루어지는 것을 특징으로 하는 주/종속 플립-플롭.
- 제1항에 있어서, 상기 클럭펄스가 로우에서 하이로 전이될 때, 상기 마스터 래치부의 출력값이 상기 슬레이브 래치부로 전달되기 전에 상기 마스터 래치부가 3-상태 버퍼 상태가 되더라도 데이타를 일정시간 유지시켜 에러가 발생되는 것을 방지하기 위한, 상기 슬레이브 래치부와의 연결부위 및 상기 마스터 래치부로 클럭펄스가 입력되는 노드에 각각 형성되는 다수의 캐패시터를 더 포함하는 것을 특징으로 하는 주/종속 플립-플롭.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018513A KR0131164B1 (ko) | 1994-07-28 | 1994-07-28 | 주/종속 플립-플롭 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018513A KR0131164B1 (ko) | 1994-07-28 | 1994-07-28 | 주/종속 플립-플롭 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960006271A KR960006271A (ko) | 1996-02-23 |
| KR0131164B1 true KR0131164B1 (ko) | 1998-10-01 |
Family
ID=19389205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940018513A KR0131164B1 (ko) | 1994-07-28 | 1994-07-28 | 주/종속 플립-플롭 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0131164B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476868B1 (ko) * | 1997-09-04 | 2005-07-12 | 삼성전자주식회사 | 고속동작이가능한d플립플롭 |
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1994
- 1994-07-28 KR KR1019940018513A patent/KR0131164B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006271A (ko) | 1996-02-23 |
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