KR100476868B1 - 고속동작이가능한d플립플롭 - Google Patents

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Abstract

본 발명에 따른 D 플립플롭은 제 1 입력 단자 및 제 1 출력 단자를 가지며, 상기 제 1 입력 단자의 전압 레벨에 관계없이 클럭 신호가 제 1 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자를 제 2 레벨 전압으로 유지하고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 입력 단자를 통해 입력되는 입력 신호와 동일한 레벨로 상기 제 1 출력 단자를 유지하기 위한 제 1 논리 회로 및; 상기 제 1 출력 단자에 접속되며, 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안 비활성화되고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자와 동일한 레벨을 갖는 제 1 출력 신호 및 그의 상보적인 제 2 출력 신호를 출력하는 제 2 논리 회로를 포함한다.

Description

고속 동작이 가능한 D 플립플롭.{D FLIP FLOP CAPABLE OF HIGH SPEED OPERATION}
본 발명은 논리 회로에 관한 것으로서, 구체적으로는 고속 동작 및 고집적 가능한 D 플립플롭(flip flop : FF)에 관한 것이다.
도 1을 참조하면, 종래 기술에 따른 D 플립플롭의 상세 회로를 보여주는 회로도가 도시되어 있다. 그리고, 도 2는 도 1의 시뮬레이션 결과를 보여주는 도면이다. 종래 D 플립플롭은 스위치 소자로서 하나의 P채널 MOS 트랜지스터와 하나의 N채널 MOS 트랜지스터의 각 소오스 및 드레인을 공통으로 연결한 전달 게이트 (transmission gate)을 사용하였다. 그리고, 그러한 전달 게이트 즉, 스위치는 클럭 신호 (CK) 및 그의 상보적인 클럭 신호 (CKB) 즉, 듀얼 클럭 (dual clock)에 의해서 스위칭된다.
CMOS 회로에서 스위치 소자로 사용되는 전달 게이트는 회로 동작의 안정성과 전달 신호의 감쇄 없이 신호 전달을 할 수 있는 장점이 있지만, 트랜지스터들의 각 소오스 및 드레인이 상호 접속되기 때문에, 구조적으로, 그것의 입력단과 출력단에 기생 커패시턴스가 존재하게 된다. 그러한 구조의 전달 게이트는 동작 속도 측면에서 불리한다. 예컨대, 프로그래머블 주파수 합성기(미도시됨)에 있어서, 그것의 입력단으로 수십MHz을 갖는 입력 신호가 인가되고, 출력 신호는 전압 제어 발진기에 의해서 발생된 수십MHz에서 수백MHz까지 다양한 주파수를 갖는다. 잘 알려진 바와 같이, 수백MHz의 주파수를 갖는 출력 신호는 부궤환에 따라 D 또는 T 플립플롭으로 구성된 디바이더의 입력으로도 사용되기 때문에, 고속 동작 주파수 하에서 그러한 플립플롭들이 제대로 동작하기 어려워진다.
따라서 본 발명의 목적은 고속 동작 및 고집적 가능한 D 플립플롭을 제공하는 것이다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 입력 단자 및 제 1 출력 단자를 가지며, 상기 제 1 입력 단자의 전압 레벨에 관계없이 클럭 신호가 제 1 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자를 제 2 레벨 전압으로 유지하고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 입력 단자를 통해 입력되는 입력 신호와 동일한 레벨로 상기 제 1 출력 단자를 유지하기 위한 제 1 논리 수단 및; 상기 제 1 출력 단자에 접속되며, 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안 비활성화되고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자와 동일한 레벨을 갖는 제 1 출력 신호 및 그의 상보적인 제 2 출력 신호를 출력하는 제 2 논리 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 레벨 전압은 접지 전위의 레벨이고, 상기 제 2 레벨 전압은 전원 전압의 레벨이다.
이 실시예에 있어서, 상기 제 1 논리 수단은 상기 전원 전압을 받아들이기 위한 제 1 전원 단자와; 상기 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 클럭 신호를 받아들이기 위한 제 2 입력 단자와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 1 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 2 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 3 트랜지스터와; 상기 제 1, 제 2 및 제 3 트랜지스터들의 각 전류 통로는 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되며; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 4 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 및 제 3 트랜지스터들의 전류 통로들이 공통으로 연결된 공통 접속점에 상기 게이트가 접속된 제 5 트랜지스터 및; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 6 트랜지스터를 포함하며, 상기 제 4, 제 5, 그리고 제 6 트랜지스터들의 전류 통로들이 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되고 그리고 상기 제 4 및 제 5 트랜지스터들의 전류 통로들이 상기 제 1 출력 단자에 공통 연결된다.
이 실시예에 있어서, 상기 제 1, 제 2, 그리고 제 4 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 3, 제 5, 그리고 제 6 트랜지스터들은 N채널 MOS 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 제 2 논리 수단은 상기 제 1 출력 신호를 출력하기 위한 제 2 출력 단자와; 상기 제 2 출력 신호를 출력하기 위한 제 3 출력 단자와; 상기 제 1 전원 단자와 상기 제 3 출력 단자 사이에 형성된 전류 통로 및 상기 제 1 출력 단자에 접속된 게이트를 갖는 제 7 트래지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 출력 단자에 접속된 제 8 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 9 트랜지스터와; 상기 제 8 및 제 9 트랜지스터들의 전류 통로들은 상기 제 3 출력 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되며; 상기 제 1 전원 단자와 상기 제 2 출력 단자 사이에 형성된 전류 통로 및 상기 제 3 출력 단자에 접속된 게이트를 갖는 제 10 트랜지스터 및; 상기 제 2 출력 단자와 상기 제 2 전원 단자 사이에 형성된 전류 통로 및 상기 제 3 출력 단자에 접속된 게이트를 갖는 제 11 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 7 및 제 10 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 8, 제 9 및 제 11 트랜지스터들은 N채널 MOS 트랜지스터들로 구성된다.
본 발명의 다른 특징에 의하면, 매스터단과 슬레이브단을 포함하는 D 플립플롭에 있어서: 상기 매스터단은, 다이나믹 구동 신호에 응답하여서 입력 신호의 위상을 반전시키기 위한 제 1 다이나믹 인버터 및; 상기 제 1 다이나믹 인버터의 출력 신호에 응답하여서 상기 다이나믹 구동 신호의 위상을 반전시키기 위한 제 2 다이나믹 인버터를 포함한다.
이 실시예에 있어서, 상기 제 1 다아나믹 인버터는 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 입력 신호를 받아들이기 위한 제 1 입력 단자와; 상기 다이나믹 구동 신호를 받아들이기 위한 제 2 입력 단자와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 1 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 2 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 3 트랜지스터와; 상기 제 1, 제 2 및 제 3 트랜지스터들의 각 전류 통로는 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 다이나믹 구동 신호는 클럭 신호인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 다이나믹 인버터는 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 4 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 및 제 3 트랜지스터들의 전류 통로들이 공통으로 연결된 공통 접속점에 상기 게이트가 접속된 제 5 트랜지스터 및; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 6 트랜지스터를 포함하며, 상기 제 4, 제 5, 그리고 제 6 트랜지스터들의 전류 통로들이 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되고 그리고 상기 제 4 및 제 5 트랜지스터들의 전류 통로들이 상기 제 1 출력 단자에 공통 연결되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1, 제 2, 그리고 제 4 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 3, 제 5, 그리고 제 6 트랜지스터들은 N채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 레벨 전압은 접지 전위의 레벨이고, 상기 제 2 레벨 전압은 전원 전압의 레벨인 것을 특징으로 한다.
이와같은 회로에 의해서, 스위치 소자로 전달 게이트를 사용하지 않고 스위칭 동작을 하도록 구현함으로써 전달 게이트의 입,출력단에 존재하는 기생 커패시턴스에 의한 속도 저하를 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 및 도 4에 의거하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 D 플립플롭의 상세 회로를 보여주는 회로도이다. 그리고 도 4는 도 3의 시뮬레이션 결과를 보여주는 도면이다. 다시 도 3을 참조하면, 본 발명에 따른 D 플립플롭은 제 1 및 제 2 논리 회로들 (100) 및 (200)로 이루어져 있고, 그리고 제 1 논리 회로 (100)는 마스터단으로 동작하고 제 2 논리 회로 (200)는 슬레이브단으로 동작한다. 제 1 논리 회로 (100)는 3 개의 PMOS 트랜지스터들 (M10), (M11) 및 (M13)와 3 개의 NMOS 트랜지스터들 (M12), (M14) 및 (M15)을 포함한다.
제 1 논리 회로 (100)을 구성하는 트랜지스터들 (M10), (M11), 그리고 (M12)의 전류 통로들은 전원 전압 (VDD)을 받아들이기 위한 제 1 전원 단자 (10)와 접지 전위 (VSS)을 받아들이기 위한 제 2 전원 단자 (12) 사이에 직렬로 순차적으로 형성되어 있다. PMOS 및 NMOS 트랜지스터들 (M10) 및 (M12)의 게이트들은 입력 신호 (D)을 받아들이기 위한 입력 단자 (14)에 접속되고, PMOS 트랜지스터 (M11)의 게이트는 클럭 신호 (CK)을 받아들이기 위한 입력 단자 (16)에 접속된다. 상기 트랜지스터들 (M10), (M11) 및 (M12)은 다이나믹 인버터 회로 (102)로 구성되어 있다. 즉, 클럭 신호 (CK)에 응답하여서 입력 신호 (D)의 위상을 반전시킨다.
제 1 논리 회로 (100)을 구성하는 트랜지스터들 (M13), (M14) 및 (M15)의 전류 통로들은 제 1 전원 단자 (10)와 제 2 전원 단자 (12) 사이에 직렬로 순차적으로 형성된다. PMOS 트랜지스터 (M13)와 NMOS 트랜지스터 (M15)의 각 게이트는 입력 단자 (16)에 접속되고, NMOS 트랜지스터 (M14)의 게이트는 트랜지스터들 (M11) 및 (M12)의 전류 통로들이 공통으로 연결된 공통 접속점 (18)에 접속되어 있다. 상기 트랜지스터들 (M13), (M14) 및 (M15)은 다이나믹 인버터 회로 (104)로 구성되어 있다. 즉, 다이나믹 인버터 회로 (102)의 출력 신호에 응답하여서 클럭 신호 (CK)의 위상을 반전시킨다.
다시 도 3을 참조하면, 제 2 논리 회로 (200)을 구성하는 트랜지스터들 (M16), (M17) 및 (M18)의 전류 통로들은 제 1 전원 단자 (10)와 제 2 전원 단자 (12) 사이에 직렬로 순차적으로 형성된다. PMOS 트랜지스터 (M16) 및 NMOS 트랜지스터 (M17)의 게이트들은 제 1 논리 회로 (100)의 출력 단자 (20) 즉, 트랜지스터들 (M13) 및 (M14)의 전류 통로들이 공통으로 연결된 곳에 공통으로 연결되어 있다. NMOS 트랜지스터 (M18)의 게이트는 클럭 신호 (CK)가 인가되는 입력 단자 (16)에 접속되어 있다. 게다가, 트랜지스터들 (M16) 및 (M17)의 전류 통로들이 공통으로 접속된 곳은 출력 신호 (QN)을 출력하기 위한 출력 단자 (22)에 접속되어 있다.
제 2 논리 회로 (200)을 구성하는 트랜지스터들 (M19) 및 (M20)의 전류 통로들은 제 1 전원 단자 (10)와 제 2 전원 단자 (12) 사이에 직렬로 순차적으로 형성된다. PMOS 트랜지스터 (M19) 및 NMOS 트랜지스터 (M20)의 각 게이트는 출력 단자 (22)에 공통으로 접속되어 있다. 게다가, 트랜지스터들 (M19) 및 (M20)의 전류 통로들이 공통으로 접속된 곳은 출력 신호 (Q)을 출력하기 위한 출력 단자 (24)에 연결되어 있다.
이하 본 발명의 D 플립플롭에 대한 동작이 설명된다. 먼저, 클럭 신호 (CK)가 0V이고, 데이터 입력 신호 (D)가 0V라고 가정하자. 데이터 입력 신호 (D)에 의해서 PMOS 트랜지스터 (M10)가 턴온되고, 그리고 클럭 신호 (CK)에 의해서 PMOS 트랜지스터 (M11)가 턴온된다. 이에 따라, 공통 접속점 (18)은 트랜지스터들 (M10) 및 (M11)을 통해서 전원 전압 (VDD)으로 챠아지된다. 전원 전압 (VDD)으로 챠아지된 상기 공통 접속점 (18)에 의해서 NMOS 트랜지스터 (M14)은 턴온되고, 그리고 클럭 신호 (CK)에 의해서 PMOS 트랜지스터 (M13) 역시 턴온되어 있다. 그러나, 클럭 신호 (CK)에 제어되는 NMOS 트랜지스터 (M15)가 턴오프되어 있기 때문에 NMOS 트랜지스터 (14)가 턴온되어 있더라도 출력 단자 (20)은 PMOS 트랜지스터 (M13)을 통해서 전원 전압 (VDD)으로 챠아지된다.
이와 동시에, 제 1 출력 신호 (Q) 및 그 상보적인 제 2 출력 신호 (QN)을 위한 출력 단자들 (24) 및 (22)은 출력 단자 (20)가 전원 전압 (VDD)으로 챠아지되어 있음에도 불구하고, 클럭 신호 (CK)가 접지 전위 (VSS)의 레벨로 유지되고 있기 때문에 NMOS 트랜지스터 (M18)은 턴오프되어 있다. 결국, 출력 단자들 (22) 및 (24)로 입력 신호가 전달되지 않는다. 이러한 상태는 마스터-슬레이브 (master-slave) 구조를 갖는 전형적인 플립플롭에서와 같이 클럭 신호 (CK)가 0V일 때 마스터단 (100)에 데이터가 래치된것과 같다.
다음으로 클럭 신호 (CK)가 5V로 인가될 때, PMOS 트랜지스터 (M11)은 턴오프되어 입력 신호 (D)의 전압 레벨에 관계없이 접속점 (18)은 클럭 신호의 레벨이 0V로 인가되었던 이전 상태의 5V 즉, 전원 전압 (VDD)의 레벨로 유지된다. 그리고, PMOS 트랜지스터 (M13)은 턴오프되고 NMOS 트랜지스터들 (M14) 및 (M15)은 턴온된다. 결국, 출력 단자 (20)은 전원 전압 (VDD)에서 0V 즉, 접지 전위 (VSS)로 디스챠지된다. 이에 따라, PMOS 트랜지스터 (M16)은 턴온되고, 출력 단자 (22)는 전원 전압 (VDD)으로 그리고 출력 단자 (24)은 접지 전위 (VSS)로 각각 챠아지된다.
이러한 동작 원리는 종래 D 플립플롭의 동작과 동일하다. 그리고, 종래 D 플립플롭이 클럭 신호 (CK) 및 그 상보적인 클럭 신호 (CKB)의 듀얼 페이즈 (dual phase)에 의해서 입력 신호를 래치하거나 출력시킨 데 반해, 본 발명에 따른 D 플립플롭은 단상 (single phase) 클럭 신호 만으로 동작하는 다이나믹 회로 구조로서 고속의 입력 신호가 플립플롭에 인가되더라도 모두 동작할 수 있다.
상기한 바와같이, 고속 동작이 가능하고 종래의 플립플롭에 의해서 점유되는 칩 면적에 비해 약 30%의 칩 면적을 줄임으로써 고집적 가능한 플립플롭을 구현할 수 있다.
도 1은 종래 기술에 따른 D 플립플롭의 상세 회로를 보여주는 회로도;
도 2는 도 1의 시뮬레이션 결과를 보여주는 도면;
도 3은 본 발명에 따른 D 플립플롭의 상세 회로를 보여주는 회로도;
도 4는 도 3의 시뮬레이션 결과를 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
10 : 제 1 전원 단자 12 : 제 2 전원 단자
14 : 제 1 입력 단자 16 : 제 2 입력 단자
100 : 제 1 논리 회로 200 : 제 2 논리 회로

Claims (12)

  1. 제 1 입력 단자(14) 및 제 1 출력 단자(20)를 가지며, 상기 제 1 입력 단자의 전압 레벨에 관계없이 클럭 신호(CK)가 제 1 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자(20)를 제 2 레벨 전압으로 유지하고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 입력 단자를 통해 입력되는 입력 신호(D)와 동일한 레벨로 상기 제 1 출력 단자를 유지하기 위한 제 1 논리 수단(100) 및;
    상기 제 1 출력 단자(20)에 접속되며, 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안 비활성화되고, 그리고 상기 클럭 신호가 제 2 레벨 전압으로 유지되는 동안 상기 제 1 출력 단자와 동일한 레벨을 갖는 제 1 출력 신호(Q) 및 그의 상보적인 제 2 출력 신호(QN)를 출력하는 제 2 논리 수단을 포함하는 D 플립플롭.
  2. 제 1 항에 있어서,
    상기 제 1 레벨 전압은 접지 전위의 레벨이고, 상기 제 2 레벨 전압은 전원 전압의 레벨인 D 플립플롭.
  3. 제 2 항에 있어서,
    상기 제 1 논리 수단은 상기 전원 전압을 받아들이기 위한 제 1 전원 단자와; 상기 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 클럭 신호를 받아들이기 위한 제 2 입력 단자와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 1 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 2 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 3 트랜지스터와; 상기 제 1, 제 2 및 제 3 트랜지스터들의 각 전류 통로는 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되며; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 4 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 및 제 3 트랜지스터들의 전류 통로들이 공통으로 연결된 공통 접속점에 상기 게이트가 접속된 제 5 트랜지스터 및; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 6 트랜지스터를 포함하며, 상기 제 4, 제 5, 그리고 제 6 트랜지스터들의 전류 통로들이 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되고 그리고 상기 제 4 및 제 5 트랜지스터들의 전류 통로들이 상기 제 1 출력 단자에 공통 연결되는 D 플립플롭.
  4. 제 3 항에 있어서,
    상기 제 1, 제 2, 그리고 제 4 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 3, 제 5, 그리고 제 6 트랜지스터들은 N채널 MOS 트랜지스터들로 구성되는 D 플립플롭.
  5. 제 3 항에 있어서,
    상기 제 2 논리 수단은 상기 제 1 출력 신호를 출력하기 위한 제 2 출력 단자와; 상기 제 2 출력 신호를 출력하기 위한 제 3 출력 단자와; 상기 제 1 전원 단자와 상기 제 3 출력 단자 사이에 형성된 전류 통로 및 상기 제 1 출력 단자에 접속된 게이트를 갖는 제 7 트래지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 출력 단자에 접속된 제 8 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 9 트랜지스터와; 상기 제 8 및 제 9 트랜지스터들의 전류 통로들은 상기 제 3 출력 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되며; 상기 제 1 전원 단자와 상기 제 2 출력 단자 사이에 형성된 전류 통로 및 상기 제 3 출력 단자에 접속된 게이트를 갖는 제 10 트랜지스터 및; 상기 제 2 출력 단자와 상기 제 2 전원 단자 사이에 형성된 전류 통로 및 상기 제 3 출력 단자에 접속된 게이트를 갖는 제 11 트랜지스터를 포함하는 D 플립플롭.
  6. 제 5 항에 있어서,
    상기 제 7 및 제 10 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 8, 제 9 및 제 11 트랜지스터들은 N채널 MOS 트랜지스터들로 구성되는 D 플립플롭.
  7. 매스터단(100)과 슬레이브단(200)을 포함하는 D 플립플롭에 있어서:
    상기 매스터단은,
    다이나믹 구동 신호(CK)에 응답하여서 입력 신호(D)의 위상을 반전시키기 위한 제 1 다이나믹 인버터(105) 및;
    상기 제 1 다이나믹 인버터의 출력 신호(20)에 응답하여서 상기 다이나믹 구동 신호(CK)의 위상을 반전시키기 위한 제 2 다이나믹 인버터(104)를 포함하는 것을 특징으로 하는 D 플립플롭.
  8. 제 7 항에 있어서,
    상기 다이나믹 구동 신호는 클럭 신호인 것을 특징으로 하는 D 플립플롭.
  9. 제 7 항에 있어서,
    상기 제 1 다아나믹 인버터는 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전위를 받아들이기 위한 제 2 전원 단자와; 상기 입력 신호를 받아들이기 위한 제 1 입력 단자와; 상기 다이나믹 구동 신호를 받아들이기 위한 제 2 입력 단자와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 1 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 2 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 1 입력 단자에 접속된 제 3 트랜지스터와; 상기 제 1, 제 2 및 제 3 트랜지스터들의 각 전류 통로는 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 D 플립플롭.
  10. 제 9 항에 있어서,
    상기 제 2 다이나믹 인버터는 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 4 트랜지스터와; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 및 제 3 트랜지스터들의 전류 통로들이 공통으로 연결된 공통 접속점에 상기 게이트가 접속된 제 5 트랜지스터 및; 전류 통로 및 게이트를 가지며, 상기 게이트가 상기 제 2 입력 단자에 접속된 제 6 트랜지스터를 포함하며, 상기 제 4, 제 5, 그리고 제 6 트랜지스터들의 전류 통로들이 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 순차적으로 형성되고 그리고 상기 제 4 및 제 5 트랜지스터들의 전류 통로들이 상기 제 1 출력 단자에 공통 연결되는 것을 특징으로 하는 D 플립플롭.
  11. 제 10 항에 있어서,
    상기 제 1, 제 2, 그리고 제 4 트랜지스터들은 P채널 MOS 트랜지스터들로 구성되고, 상기 제 3, 제 5, 그리고 제 6 트랜지스터들은 N채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 D 플립플롭.
  12. 제 7 항에 있어서,
    상기 제 1 레벨 전압은 접지 전위의 레벨이고, 상기 제 2 레벨 전압은 전원 전압의 레벨인 것을 특징으로 하는 D 플립플롭.
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