KR100275955B1 - 고속동작 디 플립플롭 - Google Patents

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Abstract

본 발명은 고속 동작 디 플립플롭에 관한 것으로, 적은 수의 소자를 이용하여 상승 모서리 동작형 디 플립플롭 회로와 하강 모서리 동작형 디 플립플롭을 구현하는데 그 목적이 있다.
본 발명은 제 1 내지 제 3 래치와 스위칭 소자를 포함하여 이루어진다. 제 1 래치는 클럭 신호와 제 1 데이타 신호를 입력받고, 클럭 신호의 로우 레벨 구간에서는 입력된 데이타 신호의 논리값이 반전된 제 1 출력신호를 발생시키며, 클럭 신호의 하이 레벨 구간에서는 제 1 데이타 신호의 논리값에 따라 동작하여 제 1 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 제 1 출력신호를 발생시키고, 제 1 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 유지한다. 제 2 래치는 제 1 출력 신호를 제 2 데이타 신호로서 입력받고, 클럭 신호의 로우 레벨 구간에서는 하이 레벨의 제 2 출력 신호를 발생시키며, 클럭 신호의 하이 레벨 구간에서는 제 2 데이타 신호의 논리값에 따라 동작하여 제 2 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 제 2 출력 신호를 발생시키고, 제 2 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 그대로 유지한다. 스위칭 소자는 제 1 래치의 출력단과 접지 사이에 연결되어 셋트신호에 의해 스위칭된다. 제 3 래치는 제 2 출력 신호를 제 3 데이타 신호로서 입력받고, 클럭 신호의 하이 레벨 구간에서는 제 3 데이타 신호의 논리값이 반전된 제 3 출력 신호를 발생시키며, 클럭 신호의 로우 레벨 구간에서는 제 3 데이타 신호의 논리값에 따라 동작하여 제 3 데이타 신호가 로우 레벨인 경우에는 로우 레벨의 제 3 출력 신호를 발생시키고, 제 3 데이타 신호가 하이 레벨인 경우에는 이전에 출력된 논리값을 그대로 유지한다. 인버터는 제 3 출력 신호를 반전시켜서 출력한다.

Description

고속동작 디 플립플롭
본 발명은 디 플립플롭에 관한 것으로, 특히 셋트 단자를 갖는 디 플립플롭에 관한 것이다.
디 플립플롭은 반도체 회로에서 많이 사용되는 레지스터의 한 종류이다. 이와 같은 디 플립플롭은 클럭 신호의 상승 모서리에서 데이타의 출력이 이루어지는 상승 모서리 디 플립플롭과, 클럭 신호의 하강 모서리에서 데이타의 출력이 이루어지는 하강 모서리 디 플립플롭으로 구분된다.
또 디 플립플롭의 입출력 동작은 클럭 신호의 한 주기 동안에 이루어지도록 되어 있는데, 클럭 신호의 반주기 동안에는 데이타가 입력되고 출력은 없으며, 나머지 반주기 동안에는 데이타가 출력되고 새로운 데이타의 입력은 없다. 이와같은 일반적인 디 플립플롭의 기호를 도 1에 나타내었다.
도 2는 도 1에 나타낸 것과 같은 종래의 디 플립플롭의 내부 구성을 도시한 회로도이다. 도 2의 디 플립플롭은 마스터와 슬레이브의 두 개의 래치로 구성된다. 마스터 래치는 클럭 신호(CLK)와 데이타 신호(D)가 입력되며 내부적인 출력 신호(Q')를 발생시킨다. 마스터 래치의 출력 신호(Q')가 입력되는 슬레이브 래치는 클럭 신호(CLK)의 상승 시점에서 현재 마스터 래치에 저장되어 있는 데이타의 논리값(즉, 출력신호 Q')과 동일한 논리값의 출력신호(Q) 및 그의 보신호(/Q)를 출력한다.
마스터 래치의 상세한 구성은 다음과 같다. 데이타 신호(D)는 트랜스미션 게이트(1)를 통하여 노어 게이트(2)에 입력된다. 이 노어 게이트(2)에는 셋트 신호(SET)도 함께 입력되며, 그 출력신호가 곧 마스터 래치의 출력신호(Q')이다.
출력신호(Q')는 다른 인버터(5)와 트랜스미션 게이트(4)를 통하여 인버터(2)의 입력단으로 피드백된다. 따라서 인버터(2)는 두 개의 트랜스미션 게이트(1)(4)에 의해 각각 제어되는 두 개의 입력 경로를 갖는 것이다. 트랜스미션 게이트(1)는 데이타 신호(D)의 직접 입력 경로를 제어하고, 또 다른 트랜스미션 게이트(2)는 피드백 경로를 제어한다.
이와 같은 두 개의 트랜스미션 게이트(1)(4)는 클럭 신호(CLK)에 의해 제어된다. 트랜스미션 게이트(1)는 클럭 신호(CLK)가 로우 레벨일 때 턴 온되며, 또 다른 트랜스미션 게이트(4)는 클럭 신호(CLK)가 하이 레벨일 때 턴 온된다.
이와 같이 교번 턴 온되는(또는 교번 턴 오프되는) 두 개의 트랜스미션 게이트(1)(4)의 온·오프 동작은 마스터 래치의 데이타 출력 모드와 데이타 유지(hold) 모드를 결정한다. 즉, 트랜스미션 게이트(1)가 턴 온되면 인버터(2)에서 출력신호(Q')가 발생하고, 피드백 경로는 형성되지 않는다. 만약 또 다른 트랜스미션 게이트(4)가 턴 온되면 두 개의 인버터(2)(5)와 트랜스미션 게이트(4)가 폐루프를 형성하여 출력 신호(Q')의 논리값을 계속 유지한다.
슬레이브 래치의 구성 역시, 위에 설명한 마스터 래치와 매우 유사하다. 마스터 래치의 출력신호(Q')가 입력되는 트랜스미션 게이트(6)와 인버터(7)가 직렬 연결되는데, 이 인버터(7)의 출력 신호가 곧 슬레이브 래치의 출력 신호(Q)이다. 이 출력 신호(Q)는 상술한 셋트신호(SET)와 함께 노어 게이트(9)에 입력된다.
이 노어 게이트(9)의 출력은 트랜스미션 게이트(8)를 통하여 인버터(7)의 입력단으로 피드백된다. 따라서 인버터(7) 역시 두 개의 트랜스미션 게이트(6)(8)에 의해 각각 제어되는 두 개의 입력 경로를 갖는 것이다. 트랜스미션 게이트(6)는 출력 신호(Q')의 직접 입력 경로를 제어하고, 또 다른 트랜스미션 게이트(8)는 피드백 경로를 제어한다.
이 두 개의 트랜스미션 게이트(6)(8)는 클럭 신호(CLK)에 의해 제어된다. 트랜스미션 게이트(6)는 클럭 신호(CLK)가 하이 레벨일 때 턴 온되며, 또 다른 트랜스미션 게이트(8)는 클럭 신호(CLK)가 로우 레벨일 때 턴 온된다.
이와 같이 교번 턴 온되는(또는 교번 턴 오프되는) 두 개의 트랜스미션 게이트(6)(8)의 온·오프 동작은 슬레이브 래치의 데이타 출력 모드와 데이타 유지 모드를 결정한다. 즉, 트랜스미션 게이트(6)가 턴 온되면 인버터(7)에서 출력신호(Q)가 발생하고, 피드백 경로는 형성되지 않는다.
만약 또 다른 트랜스미션 게이트(8)가 턴 온되면 두 개의 인버터(7)(9)와 트랜스미션 게이트(8)가 폐루프를 형성하여 출력 신호(Q)의 논리값을 계속 유지한다. 이때 또 다른 인버터(9)에서 출력되는 신호는 출력 신호(Q)의 반전된 신호(/Q)이다.
위에 설명한 마스터 래치와 슬레이브 래치의 동작을 살펴보면 각 래치에서의 데이타 출력 동작과 데이타 유지 동작 역시 상보적으로 이루어지는 것을 알 수 있다. 즉, 클럭 신호(CLK)가 로우 레벨로 되면 마스터 래치의 트랜스미션 게이트(1)가 턴 온되어 데이타 신호(D)가 입력된다.
그러나 슬레이브 래치의 트랜스미션 게이트(6)는 턴 오프되어 새로 입력된 데이타 신호(D)는 출력되지 않는다. 이때 클럭 신호(CLK)가 하이 레벨로 되면, 마스터 래치의 트랜스미션 게이트(1)가 턴 오프되어 새로운 데이타 신호(D)의 입력은 없고, 이미 입력되어 있는 데이타 신호(D)의 논리값을 그대로 유지한다.
슬레이브 래치에서는 트랜스미션 게이트(6)가 턴 온되어 마스터 래치의 출력신호(Q')(즉, 입력되어 있던 데이타 신호 D의 반전된 신호)가 슬레이브 래치의 인버터(7)를 통하여 반전 출력된다. 즉 입력 데이타(D)와 동일한 논리값의 출력신호(Q)가 발생하는 것이다.
상술한 종래의 디 플립플롭에서 셋트신호(SET)의 논리값이 1인 경우에는 두 개의 노어 게이트(2)(9)의 출력 신호의 논리값이 0으로 고정되므로, 출력 신호(Q)의 논리값은 1로 고정된다. 즉 셋트 상태로 되는 것이다. 반대로 셋트 신호(SET)의 논리값이 0인 경우에는 데이타 신호(D)의 논리값이 출력신호(Q)에 반영된다.
그러나 이와 같은 종래의 디 플립플롭을 구성하기 위해서는 다수 개의 트랜스미션 게이트와 인버터가 필요하다. 도 2에 나타낸 디 플립플롭의 경우에는 세 개의 인버터와 네 개의 트랜스미션 게이트, 두 개의 노어 게이트로 구성된다.
이처럼 많은 수의 논리 게이트를 모스 트랜지스터 등으로 구현하는 경우에는 칩 사이즈의 증가와 함께 기생 캐패시턴스도 증가한다. 이 때문에 동작속도가 떨어지고 소비전력이 증가한다. 결과적으로 저소비전력과 고속동작의 구현을 위해서는 논리 게이트의 수를 내부 캐패시턴스의 증가를 억제할 필요가 있다.
따라서 본 발명은 적은 수의 소자를 이용하여 상승 모서리 동작형 디 플립플롭 회로와 하강 모서리 동작형 디 플립플롭을 구현하는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 데이타 기억장치는 제 1 내지 제 3 래치와 스위칭 소자를 포함하여 이루어진다.
제 1 래치는 클럭 신호와 제 1 데이타 신호를 입력받고, 클럭 신호의 로우 레벨 구간에서는 입력된 데이타 신호의 논리값이 반전된 제 1 출력신호를 발생시키며, 클럭 신호의 하이 레벨 구간에서는 제 1 데이타 신호의 논리값에 따라 동작하여 제 1 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 제 1 출력신호를 발생시키고, 제 1 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 유지한다.
제 2 래치는 제 1 출력 신호를 제 2 데이타 신호로서 입력받고, 클럭 신호의 로우 레벨 구간에서는 하이 레벨의 제 2 출력 신호를 발생시키며, 클럭 신호의 하이 레벨 구간에서는 제 2 데이타 신호의 논리값에 따라 동작하여 제 2 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 제 2 출력 신호를 발생시키고, 제 2 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 그대로 유지한다.
스위칭 소자는 제 1 래치의 출력단과 접지 사이에 연결되어 셋트신호에 의해 스위칭된다.
제 3 래치는 제 2 출력 신호를 제 3 데이타 신호로서 입력받고, 클럭 신호의 하이 레벨 구간에서는 제 3 데이타 신호의 논리값이 반전된 제 3 출력 신호를 발생시키며, 클럭 신호의 로우 레벨 구간에서는 제 3 데이타 신호의 논리값에 따라 동작하여 제 3 데이타 신호가 로우 레벨인 경우에는 로우 레벨의 제 3 출력 신호를 발생시키고, 제 3 데이타 신호가 하이 레벨인 경우에는 이전에 출력된 논리값을 그대로 유지한다.
인버터는 제 3 출력 신호를 반전시켜서 출력한다.
도 1은 디 플립플롭의 일반적인 기호 나타낸 도면.
도 2는 2개의 래치로 구성된 종래의 디 플립플롭의 회로도.
도 3은 본 발명에 따른 상승 모서리 동작형 디 플립플롭의 회로도.
도 4는 본 발명에 따른 상승 모서리 동작형 디 플립플롭의 시뮬레이션 결과를 나타낸 도면.
도 5는 본 발명에 따른 하강 모서리 동작형 디 플립플롭의 회로도.
도 6은 본 발명에 따른 하강 모서리 동작형 디 플립플롭의 시뮬레이션 결과를 나타낸 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 4, 6, 8 : 트랜스미션 게이트
2, 9 : 노어 게이트
3, 5, 7, 17, 25 : 인버터
10, 12, 14, 18, 20, 22 : 피모스 트랜지스터
11, 13, 15, 16, 19, 21, 13, 14, 26, 27 : 엔모스 트랜지스터
이와 같이 이루어진 본 발명의 바람직한 실시예를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저, 도 3은 본 발명에 따른 상승 모서리 동작형 디 플립플롭을 나타낸 회로도이다.
도 3에서 래치Ⅰ은, 클럭 신호(CLK)에 의해 제어되는 풀 업 소자인 피모스 트랜지스터(10)와 데이타 신호(D)에 의해 제어되는 풀 다운 소자인 엔모스 트랜지스터(11)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결되어 이루어진다. 피모스 트랜지스터(10)와 엔모스 트랜지스터(11)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력신호(Q1')가 출력된다.
래치Ⅱ 역시, 클럭 신호(CLK)에 의해 제어되는 풀 업 소자인 피모스 트랜지스터(12)와 래치Ⅰ의 출력신호(Q1')에 의해 제어되는 풀 다운 소자인 엔모스 트랜지스터(13)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결되어 이루어진다. 피모스 트랜지스터(12)와 엔모스 트랜지스터(13)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력 신호(Q1")가 출력된다.
엔모스 트랜지스터(13)의 게이트와 접지(VSS) 사이에는 엔모스 트랜지스터(26)가 연결된다. 이 엔모스 트랜지스터(26)의 게이트는 셋트 신호(SET)에 의해 제어된다.
래치Ⅰ과 래치Ⅱ는 비례형 래치(ratioed latch)이다. 즉 풀 업 소자의 구동 능력을 나타내는 βP와 풀 다운 소자의 구동 능력을 나타내는 βN의 크기가 서로 다르게 형성되어 있다.
래치Ⅰ의 경우에는 βP보다 βN이 상대적으로 크게 형성되어 있다. 따라서 클럭 신호(CLK)가 로우 레벨이고 데이타 신호(D)가 하이 레벨이어서 풀 업 소자(10)와 풀 다운 소자(11)가 모두 턴 온되더라도 출력 신호(Q1')는 구동 능력이 상대적으로 큰 풀 다운 소자(11)의 작용에 의해 로우 레벨이 된다.
그러나 래치Ⅱ의 경우에는 βN보다 βP가 상대적으로 크게 이루어져 있다. 따라서 클럭 신호(CLK)가 로우 레벨이고 래치Ⅰ의 출력 신호(Q1')가 하이 레벨이어서 풀 업 소자(12)와 풀 다운 소자(13)가 모두 턴 온되더라도 출력 신호(Q1")는 구동 능력이 상대적으로 큰 풀 업 소자(12)의 작용에 의해 하이 레벨이 된다. 또한 래치Ⅱ는 프리차지형 래치(precharged latch)로서, 초기값은 항상 하이 레벨의 논리값을 갖는다.
래치Ⅲ는 클럭 구동형 시모스 래치(clocked CMOS latch)이다. 풀 업 소자인 피모스 트랜지스터(14)와 풀 다운 소자인 엔모스 트랜지스터(16)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결된다. 피모스 트랜지스터(14)와 엔모스 트랜지스터(15) 사이에는 클럭 신호(CLK)에 의해 제어되는 엔모스 트랜지스터(15)가 연결되어 있다.
전원 전압 단자(VDD)에 직접 연결되어 있는 피모스 트랜지스터(14)와 접지 단자(VSS)에 직접 연결되어 있는 엔모스 트랜지스터(16)는 모두 래치Ⅱ의 출력신호(Q1")에 의해 제어된다.
또 래치Ⅲ의 출력단은 피모스 트랜지스터(14)와 엔모스 트랜지스터(15)의 드레인이 연결되어 이루어진 것이어서, 비록 풀 다운 소자인 엔모스 트랜지스터(16)가 턴 온되더라도 클럭 신호(CLK)가 하이 레벨로 되어 또 다른 엔모스 트랜지스터(15)가 턴 온되어야만 비로소 접지 전압(VSS)에 의한 로우 레벨의 신호가 출력되는 것이다.
이 엔모스 트랜지스터(15)와 피모스 트랜지스터(14)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력 신호(/Q1)가 출력된다. 또 이 출력 신호(/Q1)는 인버터(17)에 의해 반전되어 출력신호(Q1)로서 최종 출력된다.
셋트 신호(SET)가 로우레벨일 때의 래치Ⅰ의 동작을 보면, 데이타 신호(D)와 클럭 신호(CLK)가 모두 로우 레벨인 경우에는 피모스 트랜지스터(10)가 턴 온되어 출력신호(Q1')는 하이 레벨이 된다. 반대로 데이타 신호(D)와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 엔모스 트랜지스터(11)가 턴 온되어 출력 신호(Q1')는 로우 레벨이 된다.
데이타 신호(D)가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우에는 두 개의 트랜지스터(10)(11)가 모두 턴 오프되어 이전의 출력값이 그대로 유지된다. 또 데이타 신호(D)가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우는 두 개의 트랜지스터(10)(11)가 모두 턴 온되지만, 본 발명에 따라 엔모스 트랜지스터(11)의 구동 능력이 피모스 트랜지스터(10)보다 상대적으로 크기 때문에, 출력 신호(Q1')는 로우 레벨이 된다.
래치Ⅱ는 래치Ⅰ의 출력 신호(Q1')와 클럭 신호(CLK)가 모두 로우레벨인 경우에는 피모스 트랜지스터(12)가 턴 온되어 출력 신호(Q1")는 하이 레벨이 된다. 반대로 래치Ⅰ의 출력 신호(Q1')와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 엔모스 트랜지스터(13)가 턴 온되어 출력 신호(Q1")는 로우 레벨이 된다.
래치Ⅰ의 출력 신호(Q1')가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우에는 두 개의 트랜지스터(12)(13)가 모두 턴 오프되어 이전의 출력값이 그대로 유지된다. 또 래치Ⅰ의 출력 신호(Q1')가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우는 두 개의 트랜지스터(12)(13)가 모두 턴 온되지만, 본 발명에 따라 피모스 트랜지스터(12)의 구동 능력이 엔모스 트랜지스터(13)보다 상대적으로 크기 때문에, 출력 신호(Q1")는 하이 레벨이 된다.
셋트 신호(SET)가 하이레벨일 때에는, 엔모스 트랜지스터(26)가 턴 온되어 래치Ⅰ의 출력신호(Q1')를 로우레벨로 고정시킨다. 따라서 이때의 래치Ⅱ의 출력신호(Q1")는 래치Ⅰ의 출력신호(Q1')가 로우레벨인 경우와 동일한 논리값을 갖게된다. 즉, 클럭신호(CLK)가 하이레벨이면 래치Ⅱ의 출력신호(Q1")는 이전 상태의 값이 그대로 유지되고, 클럭신호(CLK)가 로우레벨이면 래치Ⅱ의 출력신호(Q1")는 하이레벨이 된다.
래치Ⅲ은, 래치Ⅱ의 출력 신호(Q1")와 클럭 신호(CLK)가 모두 로우레벨인 경우에는 피모스 트랜지스터(14)만 턴 온되어 출력 신호(/Q1)가 하이 레벨이 된다. 반대로 래치Ⅱ의 출력 신호(Q1")와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 두 개의 엔모스 트랜지스터(15)(16)가 모두 턴 온되어 출력 신호(/Q1)는 로우 레벨이 된다.
또 래치Ⅱ의 출력 신호(Q1")가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우에는 피모스 트랜지스터(14)가 턴 온되어 출력 신호(/Q1)는 하이 레벨이 된다. 래치Ⅱ의 출력 신호(Q1")가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우에는 출력단에 직접 연결되어 있는 피모스 트랜지스터(14)와 엔모스 트랜지스터(15)가 모두 턴 오프되기 때문에 출력 신호(/Q1)는 변화하지 않고, 이전 상태의 논리값이 그대로 유지된다.
셋트신호(SET)가 로우레벨일 때, 상승 모서리 동작형 디 플립플롭에 하이 레벨의 데이타 신호(D)가 입력되어 있을 때, 클럭 신호(CLK)의 변화에 따른 동작을 살펴보면 다음과 같다.
먼저 초기상태에서 로우 레벨의 데이타 신호(D)에 의해 래치Ⅰ의 엔모스 트랜지스터(11)가 턴 오프되어 있고, 로우 레벨의 클럭 신호(CLK)에 의해 피모스 트랜지스터(10)가 턴 온되어 래치Ⅰ의 출력 신호(Q1')는 하이 레벨이다. 이 하이 레벨 출력 신호(Q1')는 래치Ⅱ의 엔모스 트랜지스터(13)를 턴 온시킨다.
이때 엔모스 트랜지스터(13)보다 구동 능력이 상대적으로 더 큰 피모스 트랜지스터(12) 역시 턴 온되어 있기 때문에 래치Ⅱ의 출력 신호(Q1")는 하이 레벨의 초기값을 갖는다. 이 하이 레벨 출력 신호(Q1")와 로우 레벨의 클럭 신호(CLK)는 래치Ⅲ의 어떤 트랜지스터도 턴 온시키지 못하여 래치Ⅲ의 출력 신호(/Q1)는 이전 상태의 논리값이 계속 유지된다.
이 상태에서 하이 레벨의 데이타 신호(D)가 입력되면 래치Ⅰ의 엔모스 트랜지스터(11)가 턴 온된다. 이때 래치Ⅰ의 피모스 트랜지스터(10) 역시 로우 레벨의 클럭 신호(CLK)에 의해 턴 온되어 있지만, 엔모스 트랜지스터(11)의 구동능력이 상대적으로 더 크기 때문에 출력 신호(Q1')는 로우 레벨이 된다.
따라서 래치Ⅱ의 엔모스 트랜지스터(13)는 턴 오프되고 피모스 트랜지스터(12)는 로우 레벨의 클럭 신호(CLK)에 의해 이미 턴 온되어 있기 때문에, 래치Ⅱ의 출력 신호(Q1")는 계속 하이 레벨을 유지한다. 래치Ⅱ의 출력 신호(Q1")의 논리값이 그대로이고, 클럭 신호(CLK) 역시 변화하지 않았으므로, 래치Ⅲ의 출력 신호(/Q1)는 이전 상태의 논리값이 계속 유지된다.
이 상태에서 클럭 신호(CLK)가 하이 레벨로 천이하면 래치Ⅰ의 피모스 트랜지스터(10)가 턴 오프되고, 래치Ⅰ의 출력 신호(Q1')의 논리값은 계속 로우 레벨로 유지된다. 그러나 래치Ⅱ에서는 하이 레벨의 클럭 신호(CLK)에 의해 피모스 트랜지스터(12)가 턴 오프된다. 따라서 래치Ⅱ에서는 피모스 트랜지스터(12)와 엔모스 트랜지스터(13)가 모두 턴 오프되어 이전 상태의 출력 신호(Q1")의 논리값인 하이 레벨이 그대로 유지된다.
래치Ⅲ에서는 하이 레벨로 천이한 클럭 신호(CLK)에 의해 엔모스 트랜지스터(15)가 턴 온되고, 또 다른 엔모스 트랜지스터(16) 역시 래치Ⅱ의 하이 레벨 출력신호(Q1")에 의해 이미 턴 온되어 있기 때문에 출력 신호(/Q1)는 로우 레벨이 된다. 따라서 인버터(17)의 출력 신호(Q1)는 하이 레벨이 된다. 이는 곧 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이함에 따라 이전 단계에서 입력되어 있던 하이 레벨의 데이타 신호(D)가 비로소 출력되는 것이다.
데이타 신호(D)의 논리값이 하이 레벨인 상태에서 클럭 신호(CLK)가 다시 로우 레벨로 천이하면, 래치Ⅰ의 피모스 트랜지스터(10)가 턴 온되지만 구동 능력이 상대적으로 큰 엔모스 트랜지스터(11)가 이미 턴 온되어 있기 때문에 래치Ⅰ의 출력 신호(Q1')는 계속 로우 레벨로 유지된다. 이 로우 레벨 출력 신호(Q1')는 래치Ⅱ의 엔모스 트랜지스터(13)를 턴 오프시키고, 로우 레벨의 클럭 신호(CLK)는 피모스 트랜지스터(12)를 턴 온시켜서 래치Ⅱ의 출력 신호(Q1") 역시 계속 하이 레벨로 유지된다.
래치Ⅱ의 하이 레벨 출력 신호(Q1")는 래치Ⅲ의 피모스 트랜지스터(14)를 턴 오프시키고, 접지 단자(VSS)에 연결된 엔모스 트랜지스터(16)를 턴 온 시키지만, 출력단에 연결된 엔모스 트랜지스터(15)가 로우 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 이전 상태의 출력 신호(/Q1)의 논리값인 로우 레벨이 계속 유지된다. 즉, 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이함에 따라 출력 신호(Q1)는 변화하지 않고 이전 상태의 하이 레벨 논리값을 그대로 유지하는 것이다.
클럭 신호(CLK)가 로우 레벨인 상태에서 데이타 신호(D)가 로우 레벨로 바뀌면, 래치Ⅰ의 엔모스 트랜지스터(11)는 로우 레벨의 데이타 신호(D)에 의해 턴 오프되고, 피모스 트랜지스터(10)는 로우 레벨의 클럭 신호(CLK)에 의해 턴 온되기 때문에 출력 신호(Q1')는 하이 레벨이다.
로우 레벨의 클럭 신호(CLK)와 래치Ⅰ의 하이 레벨 출력 신호(Q1')에 의해 래치Ⅱ의 피모스 트랜지스터(12)와 엔모스 트랜지스터(13)가 모두 턴 온되지만, 피모스 트랜지스터(12)의 구동 능력이 상대적으로 크기 때문에 래치Ⅱ의 출력 신호(Q1") 역시 하이 레벨이 된다. 이 하이 레벨의 출력 신호(Q1")는 래치Ⅲ의 피모스 트랜지스터(14)를 턴 오프시키고 엔모스 트랜지스터(16)를 턴 온시키지만, 또 다른 엔모스 트랜지스터(15)가 로우 레벨의 클럭 신호(CLK)에 의해 이미 턴 오프 되어있기 때문에 출력 신호(/Q1)는 이전 상태의 논리값인 로우 레벨이 계속 유지된다.
이와 같이 클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이(즉, 하강 모서리)하였기 때문에, 로우 레벨의 데이타 신호(D)가 입력되었음에도 불구하고 최종 출력 신호(Q1)가 하이 레벨의 논리값을 유지하는 것이다.
데이타 신호(D)가 로우 레벨인 상태에서 클럭 신호(CLK)가 하이 레벨로 천이하면, 래치Ⅰ의 피모스 트랜지스터(10)와 엔모스 트랜지스터(11)가 모두 턴 오프되어 래치Ⅰ의 출력 신호(Q1')는 이전 상태의 논리값인 하이 레벨이 그대로 유지된다.
래치Ⅱ에서는 하이 레벨로 천이된 클럭 신호(CLK)에 의해 피모스 트랜지스터(12)가 턴 오프되고, 엔모스 트랜지스터(13)는 래치Ⅰ의 하이 레벨 출력 신호(Q1')에 의해 이미 턴 온되어 있어 출력 신호(Q1")는 로우 레벨이 된다. 이 로우 레벨 출력 신호(Q1")는 래치Ⅲ의 피모스 트랜지스터(14)를 턴 온시킴과 동시에, 접지 단자(VSS)에 연결되어 있는 엔모스 트랜지스터(16)를 턴 오프시키기 때문에 출력 신호(/Q1)는 하이 레벨이 된다.
따라서 인버터(17)의 출력 신호(Q1)의 논리값은 로우 레벨이 되는데, 이는 클럭 신호(CLK)가 하이 레벨로 천이함에 따라 이전 단계에서 입력되어 있던 로우 레벨의 데이타 신호(D)가 최종 출력되는 것이다.
이때 클럭 신호(CLK)가 다시 로우 레벨로 천이하면, 래치Ⅰ에는 피모스 트랜지스터(10)만이 턴 온되어 출력 신호(Q1')는 그대로 하이 레벨이 유지된다. 이 하이 레벨 출력 신호(Q1')는 래치Ⅱ의 엔모스 트랜지스터(13)를 턴 온시키지만, 구동 능력이 상대적으로 큰 피모스 트랜지스터(12) 역시 로우 레벨의 클럭 신호(CLK)에 의해 턴 온되기 때문에 래치Ⅱ의 출력 신호(Q1")는 하이 레벨이 된다.
이 하이 레벨의 출력 신호(Q1")는 래치Ⅲ의 피모스 트랜지스터(14)를 턴 오프시키고 엔모스 트랜지스터(16)를 턴 온시키지만, 출력단에 연결된 엔모스 트랜지스터(15)가 로우 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 있기 때문에 래치Ⅲ의 출력 신호(/Q1)는 이전 상태의 논리값인 하이 레벨이 그대로 유지된다. 결과적으로 인버터(17)에서 출력되는 최종 출력 신호(Q1)는 로우 레벨의 논리값을 계속 유지하는데, 이는 하이 레벨로 천이하는 클럭 신호(CLK)의 입력(즉, 상승 모서리)이 발생하지 않았기 때문이다.
이와 같이 동작하는 본 발명에 따른 상승 모서리 동작형 디 플립플롭의 HSPICE시뮬레이션 결과를 4에 나타내었다. 도 4에서 알 수 있듯이, 클럭 신호(CLK)의 하강 모서리에서는 입력된 데이타의 논리값이 그대로 유지되고, 입력되어 있던 데이타 신호(D)의 논리값이 클럭 신호(CLK)의 상승 모서리에서 비로소 출력된다.
도 5는 본 발명에 따른 하강 모서리 동작형 디 플립플롭을 나타낸 회로도이다.
도 5에서 래치Ⅳ는, 데이타 신호(D)에 의해 제어되는 풀 업 소자인 피모스 트랜지스터(18)와 클럭 신호(CLK)에 의해 제어되는 풀 다운 소자인 엔모스 트랜지스터(19)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결되어 이루어진다. 피모스 트랜지스터(18)와 엔모스 트랜지스터(19)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력 신호(Q2')가 출력된다.
래치Ⅴ 역시, 래치Ⅳ의 출력 신호(Q2')에 의해 제어되는 풀 업 소자인 피모스 트랜지스터(20)와 클럭 신호(CLK)에 의해 제어되는 풀 다운 소자인 엔모스 트랜지스터(21)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결되어 이루어진다. 피모스 트랜지스터(20)와 엔모스 트랜지스터(21)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력 신호(Q2")가 출력된다.
피모스 트랜지스터(20)의 게이트와 접지(VSS) 사이에는 엔모스 트랜지스터(27)가 연결된다. 이 엔모스 트랜지스터(27)의 게이트는 셋트 신호(SET)에 의해 제어된다.
래치Ⅳ와 래치Ⅴ는 비례형 래치이다. 즉 풀 업 소자의 구동능력 βP와 풀 다운 소자의 구동능력 βN의 크기가 서로 다르게 형성된다. 래치Ⅳ와 래치Ⅴ 모두 βP보다 βN이 상대적으로 크게 형성되어 있다. 따라서 래치Ⅳ의 경우에는 클럭 신호(CLK)가 하이 레벨이고 데이타 신호(D)가 로우 레벨이어서 풀 업 소자(18)와 풀 다운 소자(19)가 모두 턴 온되더라도 출력 신호(Q2')는 구동 능력이 상대적으로 큰 풀 다운 소자(19)의 작용에 의해 로우 레벨이 된다.
래치Ⅴ의 경우에도 βP보다 βN이 상대적으로 크게 형성되어 있다. 따라서 클럭 신호(CLK)가 하이 레벨이고 래치Ⅳ의 출력 신호(Q2')가 로우 레벨이어서 풀 업 소자(20)와 풀 다운 소자(21)가 모두 턴 온되더라도 출력 신호(Q2")는 구동 능력이 상대적으로 큰 풀 다운 소자(21)의 작용에 의해 로우 레벨이 된다. 또한 래치Ⅴ는 프리차지형 래치로서, 하이 레벨의 초기값을 갖는다.
래치Ⅵ는 클럭 구동형 시모스 래치로서, 풀 업 소자인 피모스 트랜지스터(22)와 풀 다운 소자인 엔모스 트랜지스터(24)가 전원 전압 단자(VDD)와 접지(VSS) 사이에 직렬 연결되어 이루어진다.
전원 전압 단자(VDD)에 직접 연결되어 있는 피모스 트랜지스터(22)와 접지 단자(VSS)에 직접 연결되어 있는 엔모스 트랜지스터(24)는 래치Ⅴ의 출력 신호(Q2")에 의해 제어된다. 피모스 트랜지스터(22)와 엔모스 트랜지스터(24) 사이에는 클럭 신호(CLK)에 의해 제어되는 피모스 트랜지스터(23)가 연결되어 있다.
또 래치Ⅵ의 출력단이 피모스 트랜지스터(23)와 엔모스 트랜지스터(24)의 드레인이 연결되어 이루어진 것이어서, 비록 전원 전압 단자(VDD)에 연결된 풀 업 소자인 피모스 트랜지스터(22)가 턴 온되더라도, 클럭 신호(CLK)가 로우 레벨로 되어 피모스 트랜지스터(23)가 턴 온 되어야만 비로소 전원 전압(VDD)에 의한 하이 레벨의 신호가 출력되는 것이다.
이 피모스 트랜지스터(23)와 엔모스 트랜지스터(24)의 각각의 드레인이 상호 연결되어 이루어진 출력단에서는 출력 신호(/Q2)가 출력된다. 또 이 출력 신호(/Q2)는 인버터(25)에 의해 반전되어 출력신호(Q2)로서 최종 출력된다.
셋트 신호(SET)가 로우레벨일 때의 래치Ⅳ의 동작을 보면, 데이타 신호(D)와 클럭 신호(CLK)가 모두 로우레벨인 경우에는 피모스 트랜지스터(18)가 턴 온되어 출력 신호(Q2')는 하이 레벨이 된다. 반대로 데이타 신호(D)와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 엔모스 트랜지스터(19)가 턴 온되어 출력 신호(Q2')는 로우 레벨이 된다.
데이타 신호(D)가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우에는 두 개의 트랜지스터(18)(19)가 모두 턴 오프되어 이전의 출력값이 그대로 유지된다. 또 데이타 신호(D)가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우는 두 개의 트랜지스터(18)(19)가 모두 턴 온되지만, 본 발명에 따라 엔모스 트랜지스터(19)의 구동 능력이 피모스 트랜지스터(18)보다 상대적으로 더 크기 때문에, 출력 신호(Q2')는 로우 레벨이 된다.
래치Ⅴ는 래치Ⅳ의 출력 신호(Q2')와 클럭 신호(CLK)가 모두 로우 레벨인 경우에는 피모스 트랜지스터(20)가 턴 온되어 출력 신호(Q2")는 하이 레벨이 된다. 반대로 래치Ⅳ의 출력 신호(Q2')와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 엔모스 트랜지스터(21)가 턴 온되어 출력 신호(Q2")는 로우 레벨이 된다.
또 래치Ⅳ의 출력 신호(Q2')가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우에는 두 개의 트랜지스터(20)(21)가 모두 턴 오프되어 이전의 출력값이 그대로 유지된다. 래치Ⅳ의 출력 신호(Q2')가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우는 두 개의 트랜지스터(20)(21)가 모두 턴 온되지만, 본 발명에 따라 엔모스 트랜지스터(21)의 구동 능력이 피모스 트랜지스터(20)보다 상대적으로 크기 때문에,출력 신호(Q2")는 로우 레벨이 된다.
셋트 신호(SET)가 하이레벨일 때에는, 엔모스 트랜지스터(27)가 턴 온되어 래치Ⅳ의 출력신호(Q2')를 로우레벨로 고정시킨다. 따라서 이때의 래치Ⅴ의 출력신호(Q2")는 래치Ⅳ의 출력신호(Q2')가 로우레벨인 경우와 동일한 논리값을 갖게된다. 즉, 클럭신호(CLK)가 로우레벨이면 래치Ⅱ의 출력신호(Q1")는 하이레벨이 되고, 클럭신호(CLK)가 하이레벨이면 래치Ⅱ의 출력신호(Q1")는 로우레벨이 된다.
래치Ⅵ는 래치Ⅴ의 출력 신호(Q2")와 클럭 신호(CLK)가 모두 로우레벨인 경우에는 두 개의 피모스 트랜지스터(22)(23)가 모두 턴 온되어 출력 신호(/Q2)는 하이 레벨이 된다. 반대로 래치Ⅴ의 출력 신호(Q2")와 클럭 신호(CLK)가 모두 하이 레벨인 경우에는 접지 단자(VSS)와 출력단 사이에 연결된 엔모스 트랜지스터(24)만이 턴 온되어 출력 신호(/Q2)는 로우 레벨이 된다.
래치Ⅴ의 출력 신호(Q2")가 로우 레벨이고 클럭 신호(CLK)가 하이 레벨인 경우에는 엔모스 트랜지스터(24)는 턴 오프되고 전원 전압 단자(VDD)에 연결된 피모스 트랜지스터(22)는 턴 온되지만, 출력단에 연결된 또 다른 피모스 트랜지스터(23)는 하이 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 출력 신호(Q2")는 이전 상태의 논리값을 그대로 유지한다.
또 래치Ⅴ의 출력 신호(Q2")가 하이 레벨이고 클럭 신호(CLK)가 로우 레벨인 경우에는 피모스 트랜지스터(22)가 턴 오프되고 엔모스 트랜지스터(24)가 턴 온되어 출력 신호(/Q2)는 로우 레벨이 된다.
이와 같은 하강 모서리 동작형 디 플립플롭에 로우 레벨의 데이타 신호(D)가 입력되었을 때, 클럭 신호(CLK)의 변화에 따른 동작을 살펴보면 다음과 같다.
로우 레벨의 데이타 신호(D)가 입력되어 있고, 클럭 신호(CLK)의 논리값 역시 로우 레벨인 상태에서, 래치Ⅳ의 출력 신호(Q2')는 하이 레벨이다. 이 하이 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 오프시키고, 엔모스 트랜지스터(21) 또한 로우 레벨의 클럭 신호(CLK)에 의해 턴 오프되기 때문에 래치Ⅴ의 출력 신호(Q2")는 이전 상태의 논리값을 그대로 유지한다. 따라서 래치Ⅵ의 출력 신호(/Q2)와 인버터(25)의 출력 신호(/Q2) 또한 변화하지 않는다.
이 상태에서 하이 레벨의 데이타 신호(D)가 입력되면, 래치Ⅳ의 피모스 트랜지스터(18)가 턴 오프되고 엔모스 트랜지스터(19) 역시 이미 턴 오프되어 있기 때문에, 래치Ⅳ의 출력 신호(Q2')는 이전 상태의 하이 레벨 논리값을 그대로 유지한다. 따라서 래치Ⅴ의 출력 신호(Q2")와 래치Ⅵ의 출력 신호(/Q2) 역시 변화하지 않는다.
하이 레벨의 데이타 신호(D)가 입력되어 있는 상태에서 클럭 신호(CLK)가 하이 레벨로 천이하면 래치Ⅳ의 출력 신호(Q2')는 하이레벨의 논리값을 유지한다. 이 하이 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 오프시키고, 엔모스 트랜지스터(21)는 하이 레벨의 클럭 신호(CLK)에 의해 턴 온되어 있기 때문에 출력 신호(Q2")는 로우 레벨이 된다.
이 로우 레벨 출력 신호(Q2")는 래치Ⅵ의 엔모스 트랜지스터(24)를 턴 오프시키고 전원 전압 단자에 직접 연결된 피모스 트랜지스터(22)를 턴 온시키지만, 출력단에 연결된 또 다른 피모스 트랜지스터(23)가 하이 레벨의 클럭 신호(CLK)에 의해 턴 오프되기 때문에 출력 신호(/Q2)는 변화하지 않고 이전 상태의 논리값을 그대로 유지한다.
하이 레벨의 데이타 신호(D)가 입력되어 있는 상태에서 클럭 신호(CLK)가 로우 레벨로 천이하면, 래치Ⅳ의 피모스 트랜지스터(18)와 엔모스 트랜지스터(19)가 모두 턴 오프되어 출력 신호(Q2')는 이전 상태의 논리값인 로우 레벨이 그대로 유지된다. 이 로우 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 온시키고, 엔모스 트랜지스터(21)는 로우 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 출력 신호(Q2")는 하이 레벨이 된다.
이 하이 레벨 출력 신호(Q2")는 래치Ⅵ의 피모스 트랜지스터(22)를 턴 오프시키고 접지 단자(VSS)에 직접 연결된 엔모스 트랜지스터(24)를 턴 온시켜서 출력 신호(/Q2)는 로우 레벨이 되고, 인버터(25)의 출력 신호(Q2)는 하이 레벨이 된다. 이 하이 레벨 출력 신호(Q2)는 곧 이전 단계에서 입력되어 있던 데이타 신호(D)가 하이 레벨에서 로우 레벨로 천이(즉, 하강 모서리)한 클럭 신호(CLK)에 의해 비로소 출력된 것이다.
입력되어 있는 데이타 신호(D)가 하이 레벨인 상태에서 클럭 신호(CLK)가 다시 하이 레벨로 천이하면, 래치Ⅳ의 엔모스 트랜지스터(19)가 턴 온되어 출력 신호(Q2')는 로우 레벨이 된다. 이 로우 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 온시키지만, 구동 능력이 상대적으로 더 큰 엔모스 트랜지스터(21) 역시 하이 레벨의 클럭 신호(CLK)에 의해 턴 온되기 때문에 출력 신호(Q2")는 로우 레벨이 된다.
이 로우 레벨 출력 신호(Q2")는 래치Ⅵ의 엔모스 트랜지스터(24)를 턴 오프시키고 피모스 트랜지스터(22)를 턴 온시키지만, 출력단에 연결된 또 다른 피모스 트랜지스터(25)가 하이 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 출력 신호(/Q2)는 이전 상태의 논리값인 로우 레벨이 그대로 유지된다.
클럭 신호(CLK)가 하이 레벨인 상태에서 로우 레벨의 데이타 신호(D)가 입력되면 래치Ⅳ의 피모스 트랜지스터(18)와 엔모스 트랜지스터(19)가 모두 턴 온되지만, 엔모스 트랜지스터(19)의 구동 능력이 피모스 트랜지스터(18)보다 상대적으로 크기 때문에 출력 신호(Q2')는 로우 레벨이 된다.
이 로우 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 온시키지만, 구동 능력이 상대적으로 큰 엔모스 트랜지스터(21) 역시 하이 레벨의 클럭 신호(CLK)에 의해 턴 온되어 있기 때문에 출력 신호(Q2")는 로우 레벨이 된다. 이 로우 레벨 출력 신호(Q2")는 래치Ⅵ의 엔모스 트랜지스터(24)를 턴 오프시키고 피모스 트랜지스터(22)를 턴 온시키지만 출력단에 연결되어 있는 또 다른 피모스 트랜지스터(23) 가 하이 레벨의 클럭 신호(CLK)에 의해 턴 오프되기 때문에 출력 신호(/Q2)는 이전 상태의 논리값인 하이 레벨이 그대로 유지된다.
로우 레벨의 데이타 신호(D)가 입력되어 있는 상태에서 클럭 신호(CLK)가 로우 레벨로 천이하면, 래치Ⅳ의 엔모스 트랜지스터(19)는 턴 오프되고 피모스 트랜지스터(18)는 턴 온되어 출력 신호(Q2')는 하이 레벨이 된다. 이 하이 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 오프시키고, 엔모스 트랜지스터(21) 역시 로우 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 출력 신호(Q2")는 이전 상태의 논리값인 로우 레벨이 유지된다. 이 로우 레벨 출력 신호(Q2")는 래치Ⅵ의 엔모스 트랜지스터(24)를 턴 오프시키고 피모스 트랜지스터(22)를 턴 온시킨다.
출력단에 연결된 또 다른 피모스 트랜지스터(23) 역시 로우 레벨의 클럭 신호(CLK)에 의해 턴 온되어 있기 때문에 래치Ⅵ의 출력 신호(/Q2)는 하이 레벨이 된다. 이때 인버터(25)의 출력 신호(Q2)는 로우 레벨이 되는데, 이 로우 레벨의 출력 신호(Q2)는 이전 단계에서 입력되었던 로우 레벨의 데이타 신호(D)가 하이 레벨에서 로우 레벨로 천이(즉, 하강 모서리)한 클럭 신호(CLK)에 의해 비로소 출력된 것이다.
입력되어 있는 데이타 신호(D)가 로우 레벨인 상태에서 클럭 신호(CLK)가 하이 레벨로 천이하면 래치Ⅳ의 피모스 트랜지스터(18)와 엔모스 트랜지스터(19)가 모두 턴 온되지만, 엔모스 트랜지스터(19)의 구동 능력이 상대적으로 더 크기 때문에 출력 신호(Q2')는 로우 레벨이 된다.
이 로우 레벨 출력 신호(Q2')는 래치Ⅴ의 피모스 트랜지스터(20)를 턴 온시키지만, 구동 능력이 상대적으로 큰 엔모스 트랜지스터(21) 역시 하이 레벨의 클럭 신호(CLK)에 의해 턴 온되어 있기 때문에 출력 신호(Q2")는 로우 레벨이 된다. 이 로우 레벨 출력 신호(Q2")는 래치Ⅵ의 엔모스 트랜지스터(24)를 턴 오프시키고 피모스 트랜지스터(22)를 턴 온시키지만, 출력단에 연결된 또 다른 피모스 트랜지스터(23)가 하이 레벨의 클럭 신호(CLK)에 의해 턴 오프되어 있기 때문에, 출력 신호(/Q2)는 이전 상태의 논리값인 로우 레벨을 계속 유지한다.
이와 같이 동작하는 본 발명에 따른 하강 모서리 동작형 디 플립플롭의 HSPICE 시뮬레이션 결과를 도 6에 나타내었다. 도 6에서 알 수 있듯이, 클럭 신호(CLK)의 상승 모서리에서는 입력된 데이타의 논리값이 그대로 유지되고, 입력되어 있던 데이타 신호(D)의 논리값이 클럭 신호(CLK)의 하강 모서리에서 비로소 출력된다.
본 발명은 비례형 래치와 클럭 구동형 시모스 래치를 이용하여 클럭 신호의 상승 모서리에서만 데이타의 출력이 이루어지는 상승 모서리 동작형 디 플립플롭을 구현하였으며, 또한 위에 설명한 상승 모서리 동작형 디 플립플롭과는 다른 비례형 래치와 클럭 구동형 시모스 래치를 이용하여 클럭 신호의 하강 모서리에서만 데이타의 출력이 이루어지는 하강 모서리 동작형 디 플립플롭을 구현하였다. 이와 같은 상승 모서리 동작형 디 플립플롭과 하강 모서리 동작형 디 플립플롭을 구성하는데 필요한 소자의 수가 종래의 디 플립플롭의 경우보다 크게 감소하였으며, 이로 인하여 내부 캐패시턴스의 발생을 억제하여 저전력 소비와 빠른 동작 속도를 얻을 수 있는 것이다.

Claims (8)

  1. 데이타 기억장치에 있어서,
    클럭 신호와 제 1 데이타 신호가 입력되고, 상기 클럭 신호의 로우 레벨 구간에서는 입력된 데이타 신호의 논리값이 반전된 제 1 출력 신호를 발생시키며, 상기 클럭 신호의 하이 레벨 구간에서는 상기 제 1 데이타 신호의 논리값에 따라 동작하여 상기 제 1 데이티 신호가 하이 레벨인 경우에는 로우 레벨의 상기 제 1 출력신호를 발생시키고, 상기 제 1 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 유지하는 제 1 래치와;
    상기 제 1 출력 신호가 제 2 데이타 신호로서 입력되고, 상기 클럭 신호의 로우 레벨 구간에서는 하이 레벨의 제 2 출력 신호를 발생시키며, 상기 클럭 신호의 하이 레벨 구간에서는 상기 제 2 데이타 신호의 논리값에 따라 동작하여 상기 제 2 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 상기 제 2 출력 신호를 발생시키고, 상기 제 2 데이타 신호가 로우 레벨인 경우에는 이전의 출력값을 그대로 유지하는 제 2 래치와;
    상기 제 1 래치의 출력단과 접지 사이에 연결되어 셋트신호에 의해 스위칭되는 스위칭 소자와;
    상기 제 2 출력 신호가 제 3 데이타 신호로서 입력되고, 상기 클럭 신호의 하이 레벨 구간에서는 상기 제 3 데이타 신호의 논리값이 반전된 제 3 출력 신호를 발생시키며, 상기 클럭 신호의 로우 레벨 구간에서는 상기 제 3 데이타 신호의 논리값에 따라 동작하여 상기 제 3 데이타 신호가 로우 레벨인 경우에는 로우 레벨의 상기 제 3 출력 신호를 발생시키고, 상기 제 3 데이타 신호가 하이 레벨인 경우에는 이전에 출력된 논리값을 그대로 유지하는 제 3 래치와;
    상기 제 3 출력 신호를 반전시켜서 출력하는 인버터를 포함하는 데이타 기억 장치.
  2. 청구항 1에 있어서, 상기 제 1 래치는,
    상기 클럭 신호에 의해 제어되는 제 1 풀 업 소자와 상기 제 1 데이타 신호에 의해 제어되는 제 1 풀 다운 소자가 직렬 연결되어, 상기 제 1 풀 업 소자와 상기 제 1 풀 다운 소자의 각각의 일단이 상호 연결되어 이루어진 제 1 출력단으로 상기 제 1 출력 신호를 발생시키며, 상기 제 1 풀 다운 소자의 구동 능력이 상기 제 1 풀 업 소자의 구동능력보다 큰 비례형 래치인 것이 특징인 데이타 기억 장치.
  3. 청구항 1에 있어서, 상기 제 2 래치는,
    상기 클럭 신호에 의해 제어되는 제 2 풀 업 소자와 상기 제 1 출력 신호에 의해 제어되는 제 2 풀 다운 소자가 직렬 연결되어, 상기 제 2 풀 업 소자와 상기 제 2 풀 다운 소자의 각각의 일단이 상호 연결되어 형성된 제 2 출력단으로 상기 제 2 출력 신호를 발생시키며, 상기 제 2 풀 업 소자의 구동 능력이 상기 제 2 풀 다운 소자의 구동능력보다 큰 비례형 래치인 것이 특징인 데이타 기억 장치.
  4. 청구항 1에 있어서, 상기 제 3 래치는,
    상기 제 2 출력신호에 의해 제어되는 제 3 풀 업 소자와 상기 클럭 신호에 의해 제어되는 제 3 풀 다운 소자, 상기 제 2 출력신호에 의해 제어되는 제 4 풀 다운 소자가 직렬 연결되며, 상기 제 3 풀 업 소자와 상기 제 3 풀 다운 소자의 각각의 일단이 상호 연결되어 형성된 제 3 출력단으로 상기 제 3 출력신호를 발생시키는 클럭 구동형 래치인 것이 특징인 데이타 기억 장치.
  5. 데이타 기억장치에 있어서,
    클럭 신호와 제 1 데이타 신호가 입력되고, 상기 제 1 데이타 신호의 로우 레벨 구간에서는 입력된 상기 클럭 신호의 반전된 논리값을 갖는 제 1 출력 신호를 발생시키며, 상기 데이타 신호의 하이 레벨 구간에서는 상기 클럭 신호의 논리값에 따라 동작하여 상기 클럭 신호가 하이 레벨인 구간에서는 로우 레벨의 제 1 출력 신호를 발생시키고, 상기 클럭 신호가 로우 레벨인 구간에서는 이전의 출력값을 유지하는 제 1 래치와;
    상기 제 1 출력 신호가 제 2 데이타 신호로서 입력되어, 상기 제 2 데이타 신호가 로우 레벨인 경우에는 상기 클럭 신호의 반전된 논리값을 갖는 제 2 출력 신호를 발생시키고, 상기 제 2 데이타 신호가 하이 레벨일 때는 상기 클럭 신호의 논리값에 따라 동작하여 상기 클럭 신호가 하이 레벨일 때는 로우 레벨의 출력 신호를 발생시키며 상기 클럭 신호가 로우 레벨인 경우에는 이전의 출력값을 그대로 유지하는 제 2 래치와;
    상기 제 1 래치의 출력단과 접지 사이에 연결되어 셋트 신호에 의해 스위칭되는 스위칭 소자와;
    상기 제 2 출력 신호가 제 3 데이타 신호로서 입력되어, 상기 제 3 데이타 신호가 하이 레벨인 경우에는 로우 레벨의 제 3 출력 신호를 발생시키고, 상기 제 3 데이타 신호가 로우 레벨인 경우에는 상기 클럭 신호의 논리값에 따라 동작하여 상기 클럭 신호가 로우 레벨인 경우에는 하이 레벨의 제 3 출력 신호를 발생시키고 상기 클럭 신호가 하이 레벨인 경우에는 이전의 출력값을 그대로 유지하는 제 3 래치와;
    상기 제 3 출력 신호를 반전시켜서 출력하는 인버터를 포함하는 데이타 기억 장치.
  6. 청구항 5에 있어서, 상기 제 1 래치는,
    상기 제 1 데이타 신호에 의해 제어되는 제 1 풀 업 소자와 상기 클럭 신호에 의해 제어되는 제 1 풀 다운 소자가 직렬 연결되어, 상기 제 1 풀 업 소자와 상기 제 1 풀 다운 소자의 각각의 일단이 상호 연결되어 이루어진 제 1 출력단으로 상기 제 1 출력 신호를 발생시키며, 상기 제 1 풀 다운 소자의 구동 능력이 상기 제 1 풀 업 소자의 구동능력보다 큰 비례형 래치인 것이 특징인 데이타 기억 장치.
  7. 청구항 5에 있어서, 상기 제 2 래치는,
    상기 제 1 출력 신호에 의해 제어되는 제 2 풀 업 소자와 상기 클럭 신호에 의해 제어되는 제 2 풀 다운 소자가 직렬 연결되어, 상기 제 2 풀 업 소자와 상기 제 2 풀 다운 소자의 각각의 일단이 상호 연결되어 형성된 제 2 출력단으로 상기 제 2 출력 신호를 발생시키며, 상기 제 2 풀 다운 소자의 구동 능력이 상기 제 2 풀 업 소자의 구동능력보다 큰 비례형 래치인 것이 특징인 데이타 기억 장치.
  8. 청구항 5에 있어서, 상기 제 3 래치는,
    상기 제 2 출력신호에 의해 제어되는 제 3 풀 업 소자와 상기 클럭 신호에 의해 제어되는 제 4 풀 업 소자, 상기 제 2 출력신호에 의해 제어되는 제 3 풀 다운 소자가 직렬 연결되며, 상기 제 4 풀 업 소자와 상기 제 3 풀 다운 소자의 각각의 일단이 상호 연결되어 형성된 제 3 출력단으로 상기 제 3 출력신호를 발생시키는 클럭 구동형 래치인 것이 특징인 데이타 기억 장치.
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