KR100373370B1 - 저전력클럭드라이버및그를이용한래치회로 - Google Patents

저전력클럭드라이버및그를이용한래치회로 Download PDF

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KR100373370B1
KR100373370B1 KR10-1998-0024685A KR19980024685A KR100373370B1 KR 100373370 B1 KR100373370 B1 KR 100373370B1 KR 19980024685 A KR19980024685 A KR 19980024685A KR 100373370 B1 KR100373370 B1 KR 100373370B1
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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 저전력 클럭 드라이버 및 그를 이용한 래치 회로에 관한 것이다. 본 발명은 제한된 전압 스윙폭을 가지는 클럭 신호를 생성하기 위한 클럭 드라이버 및 그를 이용한 래치 회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 공급전원을 분배하기 위한 분압 수단; 상기 공급전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 풀-스윙 클럭 신호를 분배하여 고전위 하프-스윙 클럭 신호를 생성하기 위한 고전위 하프-스윙 클럭 생성 수단; 및 접지전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 풀-스윙 클럭 신호를 분배하여 저전위 하프-스윙 클럭 신호를 생성하기 위한 저전위 하프-스윙 클럭 생성 수단을 구비하는 클럭 드라이버가 제공된다.

Description

저전력 클럭 드라이버 및 그를 이용한 래치 회로{clock driver with low power consumption characteristic and latch circuit using the same}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 저전력 클럭 드라이버 및 그를 이용한 래치 회로에 관한 것이다.
일반적으로 초대규모집적회로(VLSL) 칩 등의 설계에 있어서, 적정한 전력을 가지는 신호를 제공하는 것은 매우 중요한 문제이다. 왜냐하면, 집적회로의 내부는 고밀도 구조를 가지기 때문에 높은 전압 또는 전류가 제공될 경우에는 발열은 필연적이며, 국지적으로 과열 현상이 발생하는 경우라도 인접한 부분의 물리적 특성을 변화시켜 전체 회로의 동작이 열화되는 문제점이 있다. 집적회로 칩의 전력 소모에 있어서, 시스템 클럭의 토글(toggle)에 의한 전력 소모가 매우 큰 부분을 차지하며, 따라서 칩의 설계에 있어서 적정한 전력을 가지는 클럭 신호의 생성과 입력되는 클럭을 집적회로 칩의 각 부분에 적합한 형태로 변환하여 제공하는 것은 매우 중요하다.
도 1은 일반적인 풀-스윙 클럭을 이용한 래치의 회로도이다.
도 1을 참조하면, 일반적인 풀-스윙 클럭을 이용하는 래치 회로는 공급전원과 접지전원 사이에 차례로 접속된 제1 PMOS 트랜지스터(121), 제2 PMOS 트랜지스터(122), 제1 NMOS 트랜지스터(131), 제2 NMOS 트랜지스터(132)로 이루어진 제1 인버터와, 공급전원과 접지전원 사이에 차례로 접속된 제3 PMOS 트랜지스터(141), 제4 PMOS 트랜지스터(142), 제3 NMOS 트랜지스터(151), 제4 NMOS 트랜지스터(152)로 이루어진 제2 인버터와, 공급전원과 접지전원 사이에 차례로 접속된 제5 PMOS 트랜지스터(161), 제5 NMOS 트랜지스터(162)로 이루어진 제3 인버터로 구성된다.
여기서, 제1 PMOS 트랜지스터(121)와 제2 NMOS 트랜지스터(132)는 입력 데이터(DATA_IN)를 게이트 입력으로 하며, 제2 PMOS 트랜지스터(122) 및 제3 NMOS 트랜지스터(151)는 각각 클럭(CKB)을 게이트 입력으로 하며, 제1 NMOS 트랜지스터(131) 및 제4 PMOS 트랜지스터(142)는 클럭(CKT)을 각각 게이트 입력으로 하며, 제5 PMOS 트랜지스터(161) 및 제5 NMOS 트랜지스터(162)는 제1 및 제2 인버터의 출력을 공통 게이트 입력으로 한다. 또한, 제3 인버터의 출력인 출력 데이터(DATA_OUT)는 제3 PMOS 트랜지스터(141)와 제4 NMOS 트랜지스터(152)의 게이트 입력으로 사용된다.
이하, 상기와 같이 구성된 래치 회로의 동작을 살펴본다.
우선, 래치 회로에 입력되는 데이터(DATA_IN)가 하이인 경우를 가정한다. 이때, 클럭(CKB)이 로우이고 클럭(CKT)이 하이이면, 제1 NMOS 트랜지스터(131)와 제2 NMOS 트랜지스터(132)는 턴온되어 제5 PMOS 트랜지스터(161)와 제5 NMOS 트랜지스터(162)의 게이트에 로우 레벨 신호를 제공한다. 이에 따라, 제5 PMOS 트랜지스터(161)는 턴온되고 제5 NMOS 트랜지스터(162)는 턴오프되어 출력 데이터(DATA_OUT)는 하이가 된다. 한편, 이 출력 데이터(DATA_OUT)는 다시 제3 PMOS 트랜지스터(141)와 제4 NMOS 트랜지스터(152)의 게이트에 하이 레벨의 신호를 제공한다. 이때, 클럭(CKT, CKB)과 출력 데이터(DATA_OUT)에 의해 제3 및 제4 NMOS 트랜지스터(151, 152)가 턴온되고 제3 및 제4 PMOS 트랜지스터(141, 142)는 턴오프되어 제2 인버터의 출력은 로우가 되고, 출력 데이터(DATA_OUT)는 하이값을 유지하게 된다.
한편, 클럭(CKB)이 하이이고 클럭(CKT)이 로우인 경우나, 입력되는 데이터(DATA_IN)가 로우인 경우에도 전술한 바와 유사한 방식으로 동작하여 래치 동작을 수행하게 된다.
그런데, 상기와 같이 구성된 종래의 래치(latch) 회로는 전원전위(VDD)와 접지전위(GND)로 풀-스윙(full-swing)하는 클럭을 사용하여 동작하기 때문에 전력 소모가 크고, 클럭 속도에 악영향을 주는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 전압 스윙폭을 가지는 클럭 신호를 생성하기 위한 클럭 드라이버 및 그를 이용한 래치 회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 풀-스윙 클럭을 이용한 래치의 회로도.
도 2는 본 발명의 일실시예에 따른 하프-스윙 클럭 드라이버의 회로도.
도 3은 상기 도 2의 클럭 드라이버의 출력 파형도.
도 4는 본 발명에 따른 하프-스윙 클럭 드라이버 출력을 이용하는 래치 회로의 예시도.
* 도면의 주요 부분에 대한 부호의 설명
210, 211 : 인버터
220 : 고전위 하프-스윙 클럭 생성부
230 : 저전위 하프-스윙 클럭 생성부
240 : 반전 고전위 하프-스윙 클럭 생성부
250 : 반전 저전위 하프-스윙 클럭 생성부
260 : 분압부
261, 262 : 커패시터
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 공급전원을 분배하기 위한 분압 수단; 상기 공급전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 풀-스윙 클럭 신호를 분배하여 고전위 하프-스윙 클럭 신호를 생성하기 위한 고전위 하프-스윙 클럭 생성 수단; 및 접지전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 풀-스윙 클럭 신호를 분배하여 저전위 하프-스윙 클럭 신호를 생성하기 위한 저전위 하프-스윙 클럭 생성 수단을 구비하는 클럭 드라이버가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 상기의 클럭 드라이버를 포함하는 래치 회로에 있어서, 상기 고전위 하프-스윙 클럭 신호, 상기 저전위 하프-스윙 클럭 신호, 상기 반전 고전위 하프-스윙 클럭 신호 및 상기 반전 저전위 하프-스윙 클럭 신호에 응답하여 외부로부터 인가된 입력 데이터를 래치하기 위한 래치 수단을 구비하는 것을 특징으로 하는 래치 회로가 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일실시예에 따른 하프-스윙 클럭 드라이버의 회로도이다.
도 2를 참조하면, 본 실시예에 따른 하프-스윙 클럭 드라이버는, 외부로부터 입력되는 클럭(CLK)을 반전시켜 출력하는 제1 인버터(invert)(210), 제1 인버터(210)의 출력을 입력받아 반전시켜 출력하는 제2 인버터(invert)(211), 공급전원과 접지전원 사이에 제공되어 분배된 전압을 출력하는 분압부(260), 제1 인버터(210)의 출력 신호를 입력으로 하며, 공급전원과 분압부(260)의 출력단(VDDH) 사이에 제공되어 고전위 하프 클럭(CKPT)을 생성하는 고전위 하프 클럭 생성부(220), 제1 인버터(210)의 출력 신호를 입력으로 하며, 분압부(260)의 출력단(VDDH)과 접지전원 사이에 제공되어 저전위 하프 클럭 신호(CKNT)를 출럭하기 위한 저전위 하프 클럭 생성부(230), 제2 인버터(211)의 출력 신호를 입력으로 하며, 공급전원과분압부(260)의 출력단(VDDH) 사이에 제공되어 반전된 고전위 하프 클럭(CKPB)을 생성하는 반전 고전위 하프 클럭 생성부(240), 제2 인버터(211)의 출력 신호를 입력으로 하며, 분압부(260)의 출력단(VDDH)과 접지전원 사이에 제공되어 반전된 저전위 하프 클럭 신호(CKNB)를 출력하기 위한 반전 저전위 하프 클럭 생성부(250)를 구비한다.
한편, 고전위 하프 클럭 생성부(220)는 제1 인버터(210)의 출력 신호를 게이트 입력으로 하며 공급전원에 소오스가 연결된 제1 PMOS 트랜지스터(221), 제1 인버터(210)의 출력 신호를 게이트 입력으로 하며 드레인이 제1 PMOS 트랜지스터 (221)의 드레인에, 소오스가 분압부(260)의 출력단(VDDH)에 연결된 제1 NMOS 트랜지스터(222)로 구성된다.
저전위 하프 클럭 생성부(230)는 제1 인버터(210)의 출력 신호를 게이트 입력으로 하며 소오스가 분압부(260)의 출력단(VDDH)에 연결된 제2 PMOS 트랜지스터(231), 게이트가 제1 인버터(210)의 출력단에 연결되고, 드레인이 제2 PMOS 트랜지스터(231)의 드레인에, 소오스가 접지전원에 연결된 제2 NMOS 트랜지스터(232)로 구성된다.
반전 고전위 하프 클럭 생성부(240)는 제2 인버터(211)의 출력 신호를 게이트 입력으로 하며 공급전원에 소오스가 연결된 제3 PMOS 트랜지스터(241), 제2 인버터(211)의 출력 신호를 게이트 입력으로 하며 드레인이 제3 PMOS 트랜지스터(241)의 드레인에, 소오스가 분압부(260)의 출력단(VDDH)에 연결된 제3 NMOS 트랜지스터(242)로 구성된다.
반전 저전위 하프 클럭 생성부(250)는 제2 인버터(211)의 출력 신호를 게이트 입력으로 하며, 소오스가 분압부(260)의 출력단에 연결된 제4 PMOS트랜지스터(251), 제2 인버터(211)의 출력 신호를 게이트 입력으로 하며 드레인이 제4 PMOS 트랜지스터(251)의 드레인에, 소오스가 접지전원에 연결된 제4 NMOS 트랜지스터(252)로 구성된다.
분압부(260)는 공급전원과 출력단(VDDH) 사이에 연결되며, 커패시턴스 CA를 가지는 제1 커패시터(261)와, 출력단(VDDH)과 접지전원 사이에 연결되며, 커패시턴스 CB를 가지는 제2 커패시터(262)로 구성된다.
이하, 상기와 같이 구성된 클럭 드라이버의 동작을 살펴보기로 한다.
먼저, 분압부(260)는 입력되는 공급전원(VDD)을 2개의 커패시터(261, 262)의 커패시턴스 값에 의한 비에 따라 분배하여 출력 전압 VDDH를 출력한다. 이때 두 개의 커패시터(261, 262)의 커패시턴스 값이 충분히 크고 같다면 출력전압 VDDH는 바람직하게 VDD/2가 된다.
그리고, 입력되는 클럭(CLK)이 로우(low)인 경우에는 제1 인버터(210)의 출력이 하이(high)가 되므로, 고전위 하프 클럭 생성부(220) 및 저전위 하프 클럭 생성부(230)의 출력은 각각 논리 로우가 된다. 즉, 고전위 하프 클럭 생성부(220)의 출력(CKPT)은 분압부(260)의 출력 VDDH와 같고, 저전위 하프 클럭 생성부(230)의 출력(CKNT)은 접지전원과 같다.
또한, 입력되는 클럭(CLK)이 하이인 경우에는 제1 인버터(210)의 출력이 로우가 되므로, 고전위 하프 클럭 생성부(220) 및 저전위 하프 클럭 생성부(230)의 출력은 논리 하이가 된다. 즉, 고전위 하프 클럭 생성부(220)의 출력(CKPT)은 공급전원 VDD와 같고, 저전위 하프 클럭 생성부(230)의 출력(CKNT)은 분압부(260)의 출력 VDDH와 같다.
한편, 입력되는 클럭(CLK)이 로우(low)인 경우, 제2 인버터(211)의 출력은 로우가 되므로, 반전 고전위 하프 클럭 생성부(240) 및 반전 저전위 하프 클럭 생성부(250)의 출력은 논리 하이가 된다. 즉, 반전 고전위 하프 클럭 생성부(240)의 출력(CKPB)은 공급전원 VDD와 같고, 반전 저전위 하프 클럭 생성부(250)의 출력(CKNB)은 분압부(260)의 출력 VDDH와 같다.
또한, 입력되는 클럭(CLK)이 하이인 경우, 제2 인버터(211)의 출력은 하이가 되므로, 반전 고전위 하프 클럭 생성부(240) 및 반전 저전위 하프 클럭 생성부(240, 250)의 출력은 논리 로우가 된다. 즉, 반전 고전위 하프 클럭 생성부(240)의 출력(CKPB)은 분압부(260)의 출력 VDDH와 같고, 반전 저전위 하프 클럭 생성부(250)의 출력(CKNB)은 접지전원과 같다.
도 3은 상기 도 2의 클럭 드라이버의 출력 파형을 나타내고 있다.
도 3을 참조하면, 고전위 하프 클럭 생성부(220)의 출력신호(CKPT)는 VDD와 VDDH 사이에서 스윙하며, 저전위 하프 클럭 생성부(230)의 출력신호(CKNT)는 VDDH와 GND 사이에서 변동하고, 반전 고전위 하프 클럭 생성부(240)의 출력신호(CKPB)는 VDD와 VDDH 사이에서 변동하며, 반전 저전위 하프 클럭 생성부(250)의 출력신호 (CKNB)는 VDDH와 GND 사이에서 변동한다.
도 4는 본 발명에 따른 클럭 드라이버의 출력을 이용한 래치 회로를 예시한 것이다.
도시된 래치 회로는 상기 도 2에 도시된 클럭 드라이버(200)로부터 인가된 하프-스윙 클럭 신호(CKNT, CKNB, CKPT, CKPB)에 제어 받는다.
래치 회로는 입력 데이터(DATA_IN)를 게이트 입력으로 하며, 소오스가 공급전원에 연결된 제1 PMOS 트랜지스터(410)와, 고전위 하프 클럭 신호(CKPT)를 게이트 입력으로 하며, 소오스가 제1 PMOS 트랜지스터(410)의 드레인에 연결된 제2 PMOS 트랜지스터(411)와, 반전된 저전위 하프 클럭 신호(CKNB)를 게이트 입력으로 하며, 드레인이 제2 PMOS 트랜지스터(411)의 드레인에 연결되된 제1 NMOS 트랜지스터(412)와, 입력 데이터(DATA_IN)를 게이트 입력으로 하며, 드레인이 제1 NMOS 트랜지스터(412)의 소오스에 연결되고, 소오스가 접지전원에 연결된 제2 NMOS 트랜지스터(413)와, 출력 데이터(DATA_OUT)를 게이트 입력으로 하며, 소오스가 공급전원에 연결된 제3 PMOS 트랜지스터(414)와, 반전된 고전위 클럭 신호(CKPB)를 게이트 입력으로 하며, 소오스가 제3 PMOS 트랜지스터(414)의 드레인에 연결된 제4 PMOS 트랜지스터(415)와, 반전된 저전위 하프 클럭 신호(CKNT)를 게이트 입력으로 하며, 드레인이 제4 PMOS 트랜지스터(415)의 드레인에 연결된 제3 NMOS 트랜지스터(416)와, 출력 데이터(DATA_OUT)를 게이트 입력으로 하며, 드레인이 제3 NMOS 트랜지스터(416)에 연결되고, 소오스가 접지전원에 연결된 제4 NMOS 트랜지스터(417)와, 게이트가 제2 및 제4 PMOS 트랜지스터(411, 415)의 드레인에 연결되고, 소오스가 공급전원에 연결되며, 드레인이 데이터 출력단(DATA_OUT)에 연결된 제5 PMOS 트랜지스터(418)와, 게이트가 제2 및 제4 PMOS 트랜지스터(411, 415)의 드레인에 연결되고, 드레인이 데이터 출력단(DATA_OUT)에 연결되며, 소오스가 접지전원에 연결된 제5 NMOS 트랜지스터(419)를 구비한다.
이하, 본 발명의 하프-스윙 클럭 드라이버 출력을 이용하는 래치 회로의 동작을 살펴보면 다음과 같다.
먼저, 입력 데이터(DATA_IN)가 하이이고, CKPT가 논리 하이, CKPB가 논리 로우, CKNT가 논리 하이, CKNB가 논리 로우인 경우, 제1 PMOS 트랜지스터(410)는 오프되고 제2 NMOS 트랜지스터(413)가 오프되므로, 제5 NMOS트랜지스터(419)는 오프되어 데이터 출력(DATA_OUT)은 하이가 된다.
한편, 그 다음 반 주기동안 외부로부터 입력되는 입력 데이터(DATA_IN)가 로우인 경우, CKPT가 논리 로우, CKPB가 논리 하이, CKNT가 논리 로우, CKNB가 논리 하이이므로, 제3 PMOS 트랜지스터(414)는 오프되고 제3 NMOS 트랜지스터(416)가 오프되어 출력은 여전히 하이를 유지한다.
그리고, 그 다음 주기동안도 상기와 유사한 방식으로 래치 동작을 수행하게 된다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
전술한 바와 같이 본 발명은 클럭 속도에 변화가 없어 시스템을 안정화할 수 있으며, 저전력 클럭킹을 실현할 수 있는 효과가 있다.

Claims (10)

  1. 공급전원을 분배하기 위한 분압 수단;
    상기 공급전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 풀-스윙 클럭 신호를 분배하여 고전위 하프-스윙 클럭 신호를 생성하기 위한 고전위 하프-스윙 클럭 생성 수단; 및
    접지전원과 상기 분압 수단의 출력단 사이에 제공되어 상기 풀-스윙 클럭 신호를 분배하여 저전위 하프-스윙 클럭 신호를 생성하기 위한 저전위 하프-스윙 클럭 생성 수단
    을 구비하는 클럭 드라이버.
  2. 제1항에 있어서,
    상기 풀-스윙 클럭 신호를 반전시키기 위한 제1 반전 수단과,
    상기 제1 반전 수단의 출력을 반전시키기 위한 제2 반전 수단을 더 구비하는 것을 특징으로 하는 클럭 드라이버.
  3. 제2항에 있어서,
    상기 공급전원과 상기 분압 수단의 출력단 사이에 제공되어 외부로부터 인가된 상기 풀-스윙 클럭 신호를 분배하여 반전된 고전위 하프-스윙 클럭 신호를 생성하기 위한 반전 고전위 하프-스윙 클럭 생성 수단과,
    상기 접지전원과 상기 분압 수단의 출력단 사이에 제공되어 상기 풀-스윙 클럭 신호를 분배하여 반전된 저전위 하프-스윙 클럭 신호를 생성하기 위한 반전 저전위 하프-스윙 클럭 생성 수단을 더 구비하는 것을 특징으로 하는 클럭 드라이버.
  4. 제3항에 있어서,
    상기 고전위 하프 클럭 생성 수단은,
    상기 제1 반전 수단의 출력을 게이트 입력으로 하며, 상기 공급전원과 상기 분압 수단의 출력단 사이에 순차적으로 직렬 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 드라이버.
  5. 제4항에 있어서,
    상기 저전위 하프 클럭 생성 수단은,
    상기 제1 반전 수단의 출력을 게이트 입력으로 하며, 상기 분압 수단의 출력단과 상기 접지전원 사이에 순차적으로 직렬 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 드라이버.
  6. 제5항에 있어서,
    상기 반전 고전위 클럭 생성 수단은,
    상기 제2 반전 수단의 출력을 게이트 입력으로 하며, 상기 공급전원과 상기 분압 수단의 출력단 사이에 순차적으로 직렬 연결된 제3 PMOS 트랜지스터 및 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 드라이버.
  7. 제6항에 있어서,
    상기 반전 저전위 클럭 생성 수단은,
    상기 제2 반전 수단의 출력을 게이트 입력으로 하며, 상기 분압 수단의 출력단과 상기 접지전원 사이에 순차적으로 직렬 연결된 제4 PMOS 트랜지스터 및 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 드라이버.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 분압 수단은,
    상기 공급전원과 상기 출력단 사이에 접속된 제1 커패시터와,
    상기 출력단과 상기 접지전원 제2 커패시터를 구비하는 것을 특징으로 하는 클럭 드라이버.
  9. 제3항의 클럭 드라이버를 포함하는 래치 회로에 있어서,
    상기 고전위 하프-스윙 클럭 신호, 상기 저전위 하프-스윙 클럭 신호, 상기 반전 고전위 하프-스윙 클럭 신호 및 상기 반전 저전위 하프-스윙 클럭 신호에 응답하여 외부로부터 인가된 입력 데이터를 래치하기 위한 래치 수단을 구비하는 것을 특징으로 하는 래치 회로.
  10. 제9항에 있어서,
    상기 래치 수단은,
    상기 입력 데이터를 게이트 입력으로 하며, 소오스가 상기 공급전원에 연결된 제1 PMOS 트랜지스터;
    상기 고전위 하프 클럭 신호를 게이트 입력으로 하며, 소오스가 상기 제1 PMOS 트랜지스터의 드레인에 연결된 제2 PMOS 트랜지스터;
    상기 반전된 저전위 하프 클럭 신호를 게이트 입력으로 하며, 드레인이 상기 제2 PMOS 트랜지스터의 드레인에 연결되된 제1 NMOS 트랜지스터;
    상기 입력 데이터를 게이트 입력으로 하며, 드레인이 상기 제1 NMOS 트랜지스터의 소오스에 연결되고, 소오스가 상기 접지전원에 연결된 제2 NMOS 트랜지스터;
    출력 데이터를 게이트 입력으로 하며, 소오스가 상기 공급전원에 연결된 제3PMOS 트랜지스터;
    상기 반전된 고전위 클럭 신호를 게이트 입력으로 하며, 소오스가 상기 제3 PMOS 트랜지스터의 드레인에 연결된 제4 PMOS 트랜지스터;
    상기 반전된 저전위 하프 클럭 신호를 게이트 입력으로 하며, 드레인이 상기 제4 PMOS 트랜지스터의 드레인에 연결된 제3 NMOS 트랜지스터;
    상기 출력 데이터를 게이트 입력으로 하며, 드레인이 상기 제3 NMOS 트랜지스터에 연결되고, 소오스가 상기 접지전원에 연결된 제4 NMOS 트랜지스터; 및
    게이트가 상기 제2 및 제4 PMOS 트랜지스터의 드레인에 연결되고, 소오스가 상기 공급전원에 연결되며, 드레인이 데이터 출력단에 연결된 제5 PMOS 트랜지스터; 및
    게이트가 상기 제2 및 제4 PMOS 트랜지스터의 드레인에 연결되고, 드레인이 상기 데이터 출력단에 연결되며, 소오스가 상기 접지전원에 연결된 제5 NMOS 트랜지스터를 구비하는 래치 회로.
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