JP3556900B2 - 高速ダイナミックラッチ - Google Patents
高速ダイナミックラッチ Download PDFInfo
- Publication number
- JP3556900B2 JP3556900B2 JP2000371950A JP2000371950A JP3556900B2 JP 3556900 B2 JP3556900 B2 JP 3556900B2 JP 2000371950 A JP2000371950 A JP 2000371950A JP 2000371950 A JP2000371950 A JP 2000371950A JP 3556900 B2 JP3556900 B2 JP 3556900B2
- Authority
- JP
- Japan
- Prior art keywords
- output node
- signal
- node
- output
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
- H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation
Description
【０００１】
【発明の属する技術分野】
本発明は高速ダイナミックラッチに係り、特に高速用アナログ／デジタル変換器に使用可能なダイナミックラッチに関する。
【０００２】
【従来の技術】
一般にラッチはアドレス、データ、または内部クロック信号を一定期間ラッチする時や特定モードを維持する時に用いられる。ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）とＰＲＭＬ用アナログ／デジタル変換器において高速ラッチは必要不可欠である。
【０００３】
図１は、従来のダイナミックラッチ回路を示す図である。
図１を参照すれば、ラッチ回路は、クロックＣＬＫが”Ｌｏｗ”のトラックモードとクロックＣＬＫが”Ｈｉｇｈ”のラッチモードに区分されて動作する。即ち、トラックモードの場合、ＰＭＯＳトランジスタＰ０及びＰ１、ＮＭＯＳトランジスタＮ４及びＮ５はノードＶＡ及びＶＢをプリチャージする。またＰＭＯＳトランジスタＰ２及びＰ３、ＮＭＯＳトランジスタＮ０及びＮ１はインバータラッチを形成し、ラッチモードの場合二つの入力信号ｉｎｎ、ｉｎｐを各々”Ｈｉｇｈ”と”Ｌｏｗ”にラッチする。
【０００４】
先ず、クロックＣＬＫが”ロー”であればＮＭＯＳトランジスタＮ４及びＮ５はターンオフ状態であり、ＰＭＯＳトランジスタＰ０及びＰ１及び入力端スイッチＰ５及びＰ６はターンオン状態を維持する。従ってノードＶＡ及びＶＢは全て”ハイ”状態になり、インバータＩＮＶ１及びＩＮＶ２を経た最後の出力ｏｕｔｎ及びｏｕｔｐは全て”ロー”を維持する。この時ＮＭＯＳトランジスタＮ２及びＮ３のゲートにアナログ入力信号が印加される状態である。
【０００５】
またクロックＣＬＫが”ロー”から”ハイ”に遷移される瞬間ＰＭＯＳトランジスタＰ０及びＰ１及び入力端スイッチＰ５及びＰ６がターンオフされ、ＮＭＯＳトランジスタＮ４及びＮ５がターンオンされる。従ってノードＶＡ及びＶＢの電荷は直列連結されたＮＭＯＳトランジスタＮ０、Ｎ２及びＮ１、Ｎ３を通じて各々ディスチャージされる。この時ノードＮＡの信号及びノードＮＢの信号、即ち、完全差動入力はＮＭＯＳトランジスタＮ２及びＮ３に流れる電流を相互差があるようにする。結局ノードＶＡ及びＶＢ間に電圧差が形成され、ＰＭＯＳトランジスタＰ２及びＰ３及びＮＭＯＳトランジスタＮ０及びＮ１よりなされたインバータラッチにより完全差動出力ｏｕｔｎ、ｏｕｔｐは各々”ハイ”と”ロー”にラッチされる。
【０００６】
このように図１は、トラックモードから静電流の消耗を除去したラッチ回路である。しかし図１のラッチ回路は、ＮＭＯＳトランジスタＮ０、Ｎ２及びＮ１、Ｎ３が直列で連結されているためにディスチャージ時間が延びる。
【０００７】
図２Ａは、図１の回路でクロックＣＬＫによるノードＮＡ及びＮＢ間にアナログ入力の電圧差を示す図である。図２Ａを参照すれば、クロックＣＬＫの周波数が２００ＭＨｚ（クロック周期＝５ｎｓ）の場合、完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差がキック−バック効果により縮まっている。これはラッチが高速で動作する場合、次のクロック周期に影響を与えられる問題点がある。
【０００８】
図２Ｂは、図１の回路で２００ＭｓｐｓのクロックＣＬＫによるノードＶＡ及びＶＢ電圧を示す図である。図２Ｂを参照すれば、ＮＭＯＳトランジスタＮ２及びＮ３がラッチモードで全てリニア領域で動作し、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ０が直列で連結されており、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ１が直列で連結されているためにディスチャージするのにかかる時間が延びる。これは高速動作が要求されるシステムで使用できないという短所がある。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、既存ラッチで発生するキック−バック効果を除去し低速の充放電による短所を補完した高速ダイナミックラッチを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の技術的課題を達成するために本発明は、第１出力ノードと、第２出力ノードと、クロック信号、前記第１出力ノードの信号及び前記第２出力ノードの信号に応答して前記第１出力ノード及び前記第２出力ノードをプリチャージするプリチャージ部と、差動入力信号中で一つと前記第２出力ノードの信号に応答して並列で前記第１出力ノードをディスチャージし、前記差動入力信号中で他の一つと前記第１出力ノードの信号に応答して並列で前記第２出力ノードをディスチャージするディスチャージ部と、前記クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備することを特徴とする高速ダイナミックラッチを提供する。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
【００１２】
図３は、本発明に係るダイナミックラッチ回路を示す図である。
図３を参照すれば、前記ダイナミックラッチ回路は、プリチャージ部３１０、ディスチャージ部３４０、電流源３６０、第１及び第２入力部３２０、３３０、第１及び第２出力部３７０、３８０を具備する。
【００１３】
前記プリチャージ部３１０は、クロック信号ＣＬＫ、第１出力ノードＶＡの信号及び第２出力ノードＶＢの信号に応答して第１出力ノードＶＡ及び第２出力ノードＶＢをプリチャージする。
【００１４】
前記ディスチャージ部３４０は差動入力信号中で一つ、即ち、ノードＮＡの信号と第２出力ノードＶＢの信号に応答して並列で第１出力ノードＶＡをディスチャージし、差動入力信号中で他の一つ、即ち、ノードＮＢの信号と第１出力ノードＶＡの信号に応答して並列で第２出力ノードＶＢをディスチャージする。
【００１５】
前記電流源３６０は、クロック信号ＣＬＫに応答してディスチャージ部３４０から電流をシンキングする。
【００１６】
前記第１入力部３２０は、クロック信号ＣＬＫに応答して第１入力信号ｉｎｎをノードＮＡに伝送する。
【００１７】
前記第２入力部３３０は、クロック信号ＣＬＫに応答して第２入力信号ｉｎｐをノードＮＢに伝送する。
【００１８】
前記第１及び第２入力信号ｉｎｎ、ｉｎｐは差動入力信号であり、従ってノードＮＡの信号及びノードＮＢの信号も差動入力信号である。
【００１９】
前記第１出力部３７０は、第１出力ノードＶＡの信号を反転バッファリングしてその結果を第１出力信号ｏｕｔｎとして出力する。
【００２０】
前記第２出力部３８０は、第２出力ノードＶＢの信号を反転バッファリングしてその結果を第２出力信号ｏｕｔｐとして出力する。
【００２１】
より詳細には、前記プリチャージ部３１０は、第１及び第２プリチャージ部３１０ａ、３１０ｂに区分される。第１プリチャージ部３１０ａは第１基準電圧ノード、即ち、電源電圧ノードＶＤＤにソースが接続され、クロック信号ＣＬＫにゲートが接続され、第１出力ノードＶＡにドレインが接続されるＰＭＯＳトランジスタＰ１、第１基準電圧ノードＶＤＤにソースが接続され、第２出力ノードＶＢにゲートが接続され、第１出力ノードＶＡにドレインが接続されるＰＭＯＳトランジスタＰ３を具備する。第２プリチャージ部３１０ｂは、第１基準電圧ノードＶＤＤにソースが接続され、クロック信号ＣＬＫにゲートが接続され、第２出力ノードＶＢにドレインが接続されるＰＭＯＳトランジスタＰ０、第１基準電圧ノードＶＤＤにソースが接続され、第１出力ノードＶＡにゲートが接続され、第２出力ノードＶＢにドレインが接続されるＰＭＯＳトランジスタＰ２を具備する。
【００２２】
前記ディスチャージ部３４０は、第１及び第２ディスチャージ部３４０ａ、３４０ｂに区分される。第１ディスチャージ部３４０ａは、第１出力ノードＶＡにドレインが接続され、差動入力信号中で一つ、即ち、ノードＮＡの信号にゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ２、第１出力ノードＶＡにドレインが接続され、第２出力ノードＶＢにゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ０を具備する。前記第２ディスチャージ部３４０ｂは、第２出力ノードＶＢにドレインが接続され、差動入力信号中で他の一つ、即ち、ノードＮＢの信号にゲートが接続され、第３出力ノードにソースが接続されるＮＭＯＳトランジスタＮ３、第２出力ノードＶＢにドレインが接続され、第１出力モードＶＡにゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ１を具備する。
【００２３】
前記電流源３６０は、ディスチャージ部３４０のノードＮＣと第２基準電圧ノード、即ち、接地電圧ノードＧＮＤとの間に接続され、ゲートにクロック信号ＣＬＫが印加されるＮＭＯＳトランジスタＮ５を具備する。
【００２４】
図３を参照して詳細な回路動作を説明する。
先ず、クロック信号ＣＬＫが”ロー”のトラックモードでＮＭＯＳトランジスタＮ５はターンオフ状態であり、プリチャージ部３１０のＰＭＯＳトランジスタＰ１及びＰ０及び第１、第２入力部３２０、３３０の伝送ゲートＧ１、Ｇ２がターンオン状態を維持する。これにより第１、第２出力ノードＶＡ及びＶＢは全て”ハイ”状態であり、第１及び第２出力部３７０、３８０のインバータＩＮＶ１及びＩＮＶ２を通した最後の出力信号ｏｕｔｎ、ｏｕｔｐは全て”ロー”を維持する。この時第１入力部３２０及び第２入力部３３０の伝送ゲートＧ１、Ｇ２にアナログ差動入力信号ｉｎｎ、ｉｎｐが印加される状態である。
【００２５】
クロック信号ＣＬＫが”ロー”から”ハイ”に遷移されるラッチモードで、ＰＭＯＳトランジスタＰ１及びＰ０及び第１、第２入力部３２０、３３０の伝送ゲートＧ１、Ｇ２がターンオフされ、ＮＭＯＳトランジスタＮ５はターンオンされる。これにより第１、第２出力ノードＶＡ及びＶＢの電荷は、第１、第２ディスチャージ部３４０ａ、３４０ｂ内で各々並列で対で連結されたＮＭＯＳトランジスタＮ０とＮ２及びＮ１とＮ３を通じてディスチャージされ始める。この時ノードＮＡの信号及びノードＮＢの信号、即ち、完全差動入力はＮＭＯＳトランジスタＮ２、Ｎ３に流れる電流を相互差があるようにする。従ってノードＶＡ及びＶＢ間に電圧差が形成されてＰＭＯＳトランジスタＰ２及びＰ３及びＮＭＯＳトランジスタＮ０、Ｎ１よりなされたインバータラッチによりインバータＩＮＶ１及びＩＮＶ２を通じた完全差動出力ｏｕｔｎ、ｏｕｔｐは各々”ハイ”と”ロー”にラッチされる。
【００２６】
そしてノードＶＡ、ＶＢのプリチャージ及びディスチャージを制御する役割をするＮＭＯＳトランジスタＮ５がディスチャージ部３４０内のＮＭＯＳトランジスタＮ０、Ｎ２、Ｎ１、Ｎ３のソースに共通で連結されることによってキック−バック効果による高速動作の制限を解決できる。
【００２７】
図４は、図３に示したダイナミックラッチ回路のキック−バック効果に対するシミュレーション結果を示すグラフである。（ａ）は２００ＭｓｐｓのクロックＣＬＫ信号であり、（ｂ）は完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差を示す図である。図４に示したようにキック−バック効果によりアナログ入力信号ｉｎｎ、ｉｎｐがクロックＣＬＫにより影響されるが、既存のラッチ（図１参照）とは違って完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差が縮まらない。従って高速動作時次のクロック周期でアナログ入力信号の電圧差は縮まらない。
【００２８】
またノードＶＡ及びＶＢのディスチャージ時間が高速動作に大きな影響を及ぼす。即ち、二つのノードのフォーリング及びライジング時間が動作周波数パルス幅の１／２以下であるべきである。ところが図３に示したダイナミックラッチ回路では、ＮＭＯＳトランジスタＮ０、Ｎ１が既存のようにＮＭＯＳトランジスタＮ２、Ｎ３に各々直列で連結されずに並列で連結されているためにノードＶＡ及びＶＢのディスチャージ時間が速まる。図５は、図３の回路でノードＶＡ及びＶＢのディスチャージ時間に対するシミュレーション結果を示すグラフであり、（ａ）は２００ＭＨｚのクロックＣＬＫ信号であり、（ｂ）はノードＶＡ及びＶＢの電圧波形を示す図である。図５に示したようにノードＶＡ及びＶＢのディスチャージ時間が約１ｎｓ以下であるので５００ＭＨｚ以上の動作速度を得られる。この時図５のシミュレーションでは０．６ｕｍ ＣＭＯＳ工程モデルパラメータを使用した。
【００２９】
【発明の効果】
前述したように本発明によれば、既存ラッチで発生するキック−バック効果を除去し低速の充放電による短所を補完して動作速度を改善でき、５００ＭＨｚ以上の高速アナログ／デジタル変換器に使用可能である。
【図面の簡単な説明】
【図１】従来のダイナミックラッチ回路を示す図である。
【図２】図２Ａ及び図２Ｂは、図１の回路のシミュレーション結果を示すグラフである。
【図３】本発明に係るダイナミックラッチ回路を示す図である。
【図４】図３のシミュレーション結果を示すグラフである。
【図５】図３のディスチャージ時間に対するシミュレーション結果を示すグラフである。
【符号の説明】
３１０ プリチャージ部
３１０ａ、３１０ｂ 第１及び第２プリチャージ部
３２０、３３０ 第１、第２入力部
３４０ ディスチャージ部
３４０ａ、３４０ｂ 第１、第２ディスチャージ部
３６０ 電流源
３７０、３８０ 第１及び第２出力部
【発明の属する技術分野】
本発明は高速ダイナミックラッチに係り、特に高速用アナログ／デジタル変換器に使用可能なダイナミックラッチに関する。
【０００２】
【従来の技術】
一般にラッチはアドレス、データ、または内部クロック信号を一定期間ラッチする時や特定モードを維持する時に用いられる。ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）とＰＲＭＬ用アナログ／デジタル変換器において高速ラッチは必要不可欠である。
【０００３】
図１は、従来のダイナミックラッチ回路を示す図である。
図１を参照すれば、ラッチ回路は、クロックＣＬＫが”Ｌｏｗ”のトラックモードとクロックＣＬＫが”Ｈｉｇｈ”のラッチモードに区分されて動作する。即ち、トラックモードの場合、ＰＭＯＳトランジスタＰ０及びＰ１、ＮＭＯＳトランジスタＮ４及びＮ５はノードＶＡ及びＶＢをプリチャージする。またＰＭＯＳトランジスタＰ２及びＰ３、ＮＭＯＳトランジスタＮ０及びＮ１はインバータラッチを形成し、ラッチモードの場合二つの入力信号ｉｎｎ、ｉｎｐを各々”Ｈｉｇｈ”と”Ｌｏｗ”にラッチする。
【０００４】
先ず、クロックＣＬＫが”ロー”であればＮＭＯＳトランジスタＮ４及びＮ５はターンオフ状態であり、ＰＭＯＳトランジスタＰ０及びＰ１及び入力端スイッチＰ５及びＰ６はターンオン状態を維持する。従ってノードＶＡ及びＶＢは全て”ハイ”状態になり、インバータＩＮＶ１及びＩＮＶ２を経た最後の出力ｏｕｔｎ及びｏｕｔｐは全て”ロー”を維持する。この時ＮＭＯＳトランジスタＮ２及びＮ３のゲートにアナログ入力信号が印加される状態である。
【０００５】
またクロックＣＬＫが”ロー”から”ハイ”に遷移される瞬間ＰＭＯＳトランジスタＰ０及びＰ１及び入力端スイッチＰ５及びＰ６がターンオフされ、ＮＭＯＳトランジスタＮ４及びＮ５がターンオンされる。従ってノードＶＡ及びＶＢの電荷は直列連結されたＮＭＯＳトランジスタＮ０、Ｎ２及びＮ１、Ｎ３を通じて各々ディスチャージされる。この時ノードＮＡの信号及びノードＮＢの信号、即ち、完全差動入力はＮＭＯＳトランジスタＮ２及びＮ３に流れる電流を相互差があるようにする。結局ノードＶＡ及びＶＢ間に電圧差が形成され、ＰＭＯＳトランジスタＰ２及びＰ３及びＮＭＯＳトランジスタＮ０及びＮ１よりなされたインバータラッチにより完全差動出力ｏｕｔｎ、ｏｕｔｐは各々”ハイ”と”ロー”にラッチされる。
【０００６】
このように図１は、トラックモードから静電流の消耗を除去したラッチ回路である。しかし図１のラッチ回路は、ＮＭＯＳトランジスタＮ０、Ｎ２及びＮ１、Ｎ３が直列で連結されているためにディスチャージ時間が延びる。
【０００７】
図２Ａは、図１の回路でクロックＣＬＫによるノードＮＡ及びＮＢ間にアナログ入力の電圧差を示す図である。図２Ａを参照すれば、クロックＣＬＫの周波数が２００ＭＨｚ（クロック周期＝５ｎｓ）の場合、完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差がキック−バック効果により縮まっている。これはラッチが高速で動作する場合、次のクロック周期に影響を与えられる問題点がある。
【０００８】
図２Ｂは、図１の回路で２００ＭｓｐｓのクロックＣＬＫによるノードＶＡ及びＶＢ電圧を示す図である。図２Ｂを参照すれば、ＮＭＯＳトランジスタＮ２及びＮ３がラッチモードで全てリニア領域で動作し、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ０が直列で連結されており、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ１が直列で連結されているためにディスチャージするのにかかる時間が延びる。これは高速動作が要求されるシステムで使用できないという短所がある。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、既存ラッチで発生するキック−バック効果を除去し低速の充放電による短所を補完した高速ダイナミックラッチを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の技術的課題を達成するために本発明は、第１出力ノードと、第２出力ノードと、クロック信号、前記第１出力ノードの信号及び前記第２出力ノードの信号に応答して前記第１出力ノード及び前記第２出力ノードをプリチャージするプリチャージ部と、差動入力信号中で一つと前記第２出力ノードの信号に応答して並列で前記第１出力ノードをディスチャージし、前記差動入力信号中で他の一つと前記第１出力ノードの信号に応答して並列で前記第２出力ノードをディスチャージするディスチャージ部と、前記クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備することを特徴とする高速ダイナミックラッチを提供する。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
【００１２】
図３は、本発明に係るダイナミックラッチ回路を示す図である。
図３を参照すれば、前記ダイナミックラッチ回路は、プリチャージ部３１０、ディスチャージ部３４０、電流源３６０、第１及び第２入力部３２０、３３０、第１及び第２出力部３７０、３８０を具備する。
【００１３】
前記プリチャージ部３１０は、クロック信号ＣＬＫ、第１出力ノードＶＡの信号及び第２出力ノードＶＢの信号に応答して第１出力ノードＶＡ及び第２出力ノードＶＢをプリチャージする。
【００１４】
前記ディスチャージ部３４０は差動入力信号中で一つ、即ち、ノードＮＡの信号と第２出力ノードＶＢの信号に応答して並列で第１出力ノードＶＡをディスチャージし、差動入力信号中で他の一つ、即ち、ノードＮＢの信号と第１出力ノードＶＡの信号に応答して並列で第２出力ノードＶＢをディスチャージする。
【００１５】
前記電流源３６０は、クロック信号ＣＬＫに応答してディスチャージ部３４０から電流をシンキングする。
【００１６】
前記第１入力部３２０は、クロック信号ＣＬＫに応答して第１入力信号ｉｎｎをノードＮＡに伝送する。
【００１７】
前記第２入力部３３０は、クロック信号ＣＬＫに応答して第２入力信号ｉｎｐをノードＮＢに伝送する。
【００１８】
前記第１及び第２入力信号ｉｎｎ、ｉｎｐは差動入力信号であり、従ってノードＮＡの信号及びノードＮＢの信号も差動入力信号である。
【００１９】
前記第１出力部３７０は、第１出力ノードＶＡの信号を反転バッファリングしてその結果を第１出力信号ｏｕｔｎとして出力する。
【００２０】
前記第２出力部３８０は、第２出力ノードＶＢの信号を反転バッファリングしてその結果を第２出力信号ｏｕｔｐとして出力する。
【００２１】
より詳細には、前記プリチャージ部３１０は、第１及び第２プリチャージ部３１０ａ、３１０ｂに区分される。第１プリチャージ部３１０ａは第１基準電圧ノード、即ち、電源電圧ノードＶＤＤにソースが接続され、クロック信号ＣＬＫにゲートが接続され、第１出力ノードＶＡにドレインが接続されるＰＭＯＳトランジスタＰ１、第１基準電圧ノードＶＤＤにソースが接続され、第２出力ノードＶＢにゲートが接続され、第１出力ノードＶＡにドレインが接続されるＰＭＯＳトランジスタＰ３を具備する。第２プリチャージ部３１０ｂは、第１基準電圧ノードＶＤＤにソースが接続され、クロック信号ＣＬＫにゲートが接続され、第２出力ノードＶＢにドレインが接続されるＰＭＯＳトランジスタＰ０、第１基準電圧ノードＶＤＤにソースが接続され、第１出力ノードＶＡにゲートが接続され、第２出力ノードＶＢにドレインが接続されるＰＭＯＳトランジスタＰ２を具備する。
【００２２】
前記ディスチャージ部３４０は、第１及び第２ディスチャージ部３４０ａ、３４０ｂに区分される。第１ディスチャージ部３４０ａは、第１出力ノードＶＡにドレインが接続され、差動入力信号中で一つ、即ち、ノードＮＡの信号にゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ２、第１出力ノードＶＡにドレインが接続され、第２出力ノードＶＢにゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ０を具備する。前記第２ディスチャージ部３４０ｂは、第２出力ノードＶＢにドレインが接続され、差動入力信号中で他の一つ、即ち、ノードＮＢの信号にゲートが接続され、第３出力ノードにソースが接続されるＮＭＯＳトランジスタＮ３、第２出力ノードＶＢにドレインが接続され、第１出力モードＶＡにゲートが接続され、ノードＮＣにソースが接続されるＮＭＯＳトランジスタＮ１を具備する。
【００２３】
前記電流源３６０は、ディスチャージ部３４０のノードＮＣと第２基準電圧ノード、即ち、接地電圧ノードＧＮＤとの間に接続され、ゲートにクロック信号ＣＬＫが印加されるＮＭＯＳトランジスタＮ５を具備する。
【００２４】
図３を参照して詳細な回路動作を説明する。
先ず、クロック信号ＣＬＫが”ロー”のトラックモードでＮＭＯＳトランジスタＮ５はターンオフ状態であり、プリチャージ部３１０のＰＭＯＳトランジスタＰ１及びＰ０及び第１、第２入力部３２０、３３０の伝送ゲートＧ１、Ｇ２がターンオン状態を維持する。これにより第１、第２出力ノードＶＡ及びＶＢは全て”ハイ”状態であり、第１及び第２出力部３７０、３８０のインバータＩＮＶ１及びＩＮＶ２を通した最後の出力信号ｏｕｔｎ、ｏｕｔｐは全て”ロー”を維持する。この時第１入力部３２０及び第２入力部３３０の伝送ゲートＧ１、Ｇ２にアナログ差動入力信号ｉｎｎ、ｉｎｐが印加される状態である。
【００２５】
クロック信号ＣＬＫが”ロー”から”ハイ”に遷移されるラッチモードで、ＰＭＯＳトランジスタＰ１及びＰ０及び第１、第２入力部３２０、３３０の伝送ゲートＧ１、Ｇ２がターンオフされ、ＮＭＯＳトランジスタＮ５はターンオンされる。これにより第１、第２出力ノードＶＡ及びＶＢの電荷は、第１、第２ディスチャージ部３４０ａ、３４０ｂ内で各々並列で対で連結されたＮＭＯＳトランジスタＮ０とＮ２及びＮ１とＮ３を通じてディスチャージされ始める。この時ノードＮＡの信号及びノードＮＢの信号、即ち、完全差動入力はＮＭＯＳトランジスタＮ２、Ｎ３に流れる電流を相互差があるようにする。従ってノードＶＡ及びＶＢ間に電圧差が形成されてＰＭＯＳトランジスタＰ２及びＰ３及びＮＭＯＳトランジスタＮ０、Ｎ１よりなされたインバータラッチによりインバータＩＮＶ１及びＩＮＶ２を通じた完全差動出力ｏｕｔｎ、ｏｕｔｐは各々”ハイ”と”ロー”にラッチされる。
【００２６】
そしてノードＶＡ、ＶＢのプリチャージ及びディスチャージを制御する役割をするＮＭＯＳトランジスタＮ５がディスチャージ部３４０内のＮＭＯＳトランジスタＮ０、Ｎ２、Ｎ１、Ｎ３のソースに共通で連結されることによってキック−バック効果による高速動作の制限を解決できる。
【００２７】
図４は、図３に示したダイナミックラッチ回路のキック−バック効果に対するシミュレーション結果を示すグラフである。（ａ）は２００ＭｓｐｓのクロックＣＬＫ信号であり、（ｂ）は完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差を示す図である。図４に示したようにキック−バック効果によりアナログ入力信号ｉｎｎ、ｉｎｐがクロックＣＬＫにより影響されるが、既存のラッチ（図１参照）とは違って完全差動入力信号、即ち、ノードＮＡの信号及びノードＮＢの信号間の電圧差が縮まらない。従って高速動作時次のクロック周期でアナログ入力信号の電圧差は縮まらない。
【００２８】
またノードＶＡ及びＶＢのディスチャージ時間が高速動作に大きな影響を及ぼす。即ち、二つのノードのフォーリング及びライジング時間が動作周波数パルス幅の１／２以下であるべきである。ところが図３に示したダイナミックラッチ回路では、ＮＭＯＳトランジスタＮ０、Ｎ１が既存のようにＮＭＯＳトランジスタＮ２、Ｎ３に各々直列で連結されずに並列で連結されているためにノードＶＡ及びＶＢのディスチャージ時間が速まる。図５は、図３の回路でノードＶＡ及びＶＢのディスチャージ時間に対するシミュレーション結果を示すグラフであり、（ａ）は２００ＭＨｚのクロックＣＬＫ信号であり、（ｂ）はノードＶＡ及びＶＢの電圧波形を示す図である。図５に示したようにノードＶＡ及びＶＢのディスチャージ時間が約１ｎｓ以下であるので５００ＭＨｚ以上の動作速度を得られる。この時図５のシミュレーションでは０．６ｕｍ ＣＭＯＳ工程モデルパラメータを使用した。
【００２９】
【発明の効果】
前述したように本発明によれば、既存ラッチで発生するキック−バック効果を除去し低速の充放電による短所を補完して動作速度を改善でき、５００ＭＨｚ以上の高速アナログ／デジタル変換器に使用可能である。
【図面の簡単な説明】
【図１】従来のダイナミックラッチ回路を示す図である。
【図２】図２Ａ及び図２Ｂは、図１の回路のシミュレーション結果を示すグラフである。
【図３】本発明に係るダイナミックラッチ回路を示す図である。
【図４】図３のシミュレーション結果を示すグラフである。
【図５】図３のディスチャージ時間に対するシミュレーション結果を示すグラフである。
【符号の説明】
３１０ プリチャージ部
３１０ａ、３１０ｂ 第１及び第２プリチャージ部
３２０、３３０ 第１、第２入力部
３４０ ディスチャージ部
３４０ａ、３４０ｂ 第１、第２ディスチャージ部
３６０ 電流源
３７０、３８０ 第１及び第２出力部
Claims (8)
- 第１の入力信号を入力する第１入力部と、
前記第１の入力信号との間に所定の電圧差を有する第２の入力信号を入力する第２入力部と、
第１出力ノードの信号を出力する第１出力部と、
第２出力ノードの信号を出力する第２出力部と、
クロック信号または前記第２出力ノードの信号に応答して前記第１出力ノードをプリチャージする第１プリチャージ部と、
クロック信号または前記第１出力ノードの信号に応答して前記第２出力ノードをプリチャージする第２プリチャージ部と、
前記第１の入力信号または前記第２出力ノードの信号に応答して並列で前記第１出力ノードをディスチャージする第１ディスチャージ部と、
前記第２の入力信号または前記第１出力ノードの信号に応答して並列で前記第２出力ノードをディスチャージする第２ディスチャージ部と、
前記クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備することを特徴とする高速ダイナミックラッチ。 - 前記第１入力部は、前記クロック信号に応答して、前記第１の入力信号を受信し、
前記第２入力部は、前記クロック信号に応答して、前記第２の入力信号を受信することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記第１出力部は、前記第１出力ノードの信号を反転バッファリングして出力し、
前記第２出力部は、前記第２出力ノードの信号を反転バッファリングして出力することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記第１プリチャージ部は、
第１基準電圧ノードにソースが接続され、前記クロック信号にゲートが接続され、前記第１出力ノードにドレインが接続される第１MOSトランジスタと、
前記第１基準電圧ノードにソースが接続され、前記第２出力ノードにゲートが接続され、前記第１出力ノードにドレインが接続される第２MOSトランジスタとを具備することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記第２プリチャージ部は、
第１基準電圧ノードにソースが接続され、前記クロック信号にゲートが接続され、前記第２出力ノードにドレインが接続される第１MOSトランジスタと、
前記第１基準電圧ノードにソースが接続され、前記第１出力ノードにゲートが接続され、前記第２出力ノードにドレインが接続される第２MOSトランジスタとを具備することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記第１ディスチャージ部は、
前記第１出力ノードにドレインが接続され、前記第１の入力信号にゲートが接続され、前記電流源にソースが接続される第１MOSトランジスタと、
前記第１出力ノードにドレインが接続され、前記第２出力ノードにゲートが接続され、前記電流源にソースが接続される第２MOSトランジスタとを具備することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記第２ディスチャージ部は、
前記第２出力ノードにドレインが接続され、前記第２の入力信号にゲートが接続され、前記電流源にソースが接続される第１MOSトランジスタと、
前記第２出力ノードにドレインが接続され、前記第１出力ノードにゲートが接続され、前記電流源にソースが接続される第２MOSトランジスタとを具備することを特徴とする請求項１に記載の高速ダイナミックラッチ。 - 前記電流源は、
前記ディスチャージ部と第２基準電圧ノードとの間に接続され、ゲートに前記クロック信号が印加されるMOSトランジスタを具備することを特徴とする請求項１に記載の高速ダイナミックラッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199955834 | 1999-12-08 | ||
| KR1019990055834A KR20010054850A (ko) | 1999-12-08 | 1999-12-08 | 고속 다이나믹 래치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189648A JP2001189648A (ja) | 2001-07-10 |
| JP3556900B2 true JP3556900B2 (ja) | 2004-08-25 |
Family
ID=19624290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371950A Expired - Fee Related JP3556900B2 (ja) | 1999-12-08 | 2000-12-06 | 高速ダイナミックラッチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010019283A1 (ja) |
| JP (1) | JP3556900B2 (ja) |
| KR (1) | KR20010054850A (ja) |
| CN (1) | CN1304213A (ja) |
| GB (1) | GB2357204B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3939122B2 (ja) * | 2001-07-19 | 2007-07-04 | 富士通株式会社 | レシーバ回路 |
| JP4680448B2 (ja) * | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
| US6882201B1 (en) * | 2004-01-07 | 2005-04-19 | Hewlett-Packard Development Company, L.P. | Triple redundant latch design using a fail-over mechanism with backup |
| KR101533496B1 (ko) * | 2013-04-30 | 2015-07-02 | 인하대학교 산학협력단 | 저전력 동적 전류 모드 래치 및 플립플롭 회로 |
| KR102261300B1 (ko) * | 2015-06-22 | 2021-06-09 | 삼성전자주식회사 | 고속으로 동작하는 클록 게이팅 회로 |
| US9438211B1 (en) * | 2015-07-16 | 2016-09-06 | Huawei Technologies Co., Ltd. | High speed latch and method |
| CN108347234A (zh) * | 2017-12-29 | 2018-07-31 | 成都华微电子科技有限公司 | 基于反相器设计的高速比较器电路 |
| CN108494406B (zh) * | 2018-03-23 | 2022-03-18 | 上海唯捷创芯电子技术有限公司 | 一种高速动态锁存型比较器、芯片及通信终端 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| JP3031486B2 (ja) * | 1990-11-30 | 2000-04-10 | 日本テキサス・インスツルメンツ株式会社 | 差動チョッパ形コンパレータ |
| KR960005196B1 (ko) * | 1993-12-03 | 1996-04-22 | 재단법인한국전자통신연구소 | 비교기 회로 |
-
1999
- 1999-12-08 KR KR1019990055834A patent/KR20010054850A/ko not_active Application Discontinuation
-
2000
- 2000-11-22 GB GB0028422A patent/GB2357204B/en not_active Expired - Fee Related
- 2000-11-30 CN CN00134834A patent/CN1304213A/zh active Pending
- 2000-12-06 JP JP2000371950A patent/JP3556900B2/ja not_active Expired - Fee Related
- 2000-12-08 US US09/731,812 patent/US20010019283A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| GB2357204B (en) | 2002-06-05 |
| KR20010054850A (ko) | 2001-07-02 |
| JP2001189648A (ja) | 2001-07-10 |
| US20010019283A1 (en) | 2001-09-06 |
| GB2357204A (en) | 2001-06-13 |
| CN1304213A (zh) | 2001-07-18 |
| GB0028422D0 (en) | 2001-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880608A (en) | Pulsed domino latches | |
| KR100425474B1 (ko) | 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 | |
| US7764087B2 (en) | Low swing domino logic circuits | |
| KR101074424B1 (ko) | 고속 저전력 클록 게이티드 로직 회로 | |
| JP3732022B2 (ja) | Ｄフリップフロップ | |
| JP3556900B2 (ja) | 高速ダイナミックラッチ | |
| US7528630B2 (en) | High speed flip-flop | |
| JP2668660B2 (ja) | 半導体メモリ装置の非重畳信号発生回路 | |
| KR100416379B1 (ko) | 고속 방전-억제 디 플립플롭 | |
| US8063685B1 (en) | Pulsed flip-flop circuit | |
| US7307457B2 (en) | Apparatus for implementing dynamic data path with interlocked keeper and restore devices | |
| JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
| US11271549B2 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
| KR100376915B1 (ko) | 데이터-의존 프리차지 억제 디-타입 플립플롭 | |
| KR100373370B1 (ko) | 저전력클럭드라이버및그를이용한래치회로 | |
| KR100376914B1 (ko) | 이중 프리차지 디-타입 플립플롭 | |
| JP3140870B2 (ja) | Ｒｓラッチ回路 | |
| JPH0456412A (ja) | Ｍｏｓ型論理回路 | |
| JP2000295081A (ja) | レジスタ回路及びラッチ回路 | |
| KR100632943B1 (ko) | 저전력 및 고속 프로그램 가능한 로직 어레이 | |
| JP3586099B2 (ja) | 半導体論理回路 | |
| JPH04245713A (ja) | フリップフロップ回路 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| KR100189745B1 (ko) | 메모리장치의 이퀄라이제이션 펄스 발생기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040513 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |