JP3586099B2 - 半導体論理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体論理回路に関し、特に、高速駆動に好適なダイナミックCMOS論理回路に関する。
【0002】
【従来の技術】
論理回路の例として、“CMOS VLSI 設計の原理”(富沢・松山監訳、丸善)の138頁〜139頁、図5.3に記載されているダイナミックCMOS論理回路(以下、ダイナミック論理ゲートという)が知られている。ダイナミック論理ゲートでは、単相クロックでプリチャージ用トランジスタ(p形トランジスタ)と判定用トランジスタ(n形トランジスタ)が駆動される。該トランジスタの間には、n形論理回路が設けられている。n形論理回路の入力は、n形論理回路を構成するn形トランジスタのみのゲートを駆動する。このため、n形とp形の両トランジスタのゲートを駆動する通常のスタティックCMOS論理回路に比べ、前段回路に対する負荷が軽く、高速である利点が有る。
【0003】
【発明が解決しようとする課題】
しかし、前記“CMOS VLSI 設計の原理”の138頁〜139頁、図5.4に記載されているように、単純な単相ダイナミック論理ゲートを縦続接続すると問題が発生する。
【0004】
次に、図3、図4を用いてこの問題について説明する。図3に縦続接続されたダイナミック論理ゲートの従来例を、図4にその動作説明のためのタイムチャートを示す。従来例は、図3に示すように、トランジスタMP1,MN1及びn形論理から成る第1のダイナミック論理ゲートと、トランジスタMP2,MN2及びn形論理から成る第2のダイナミック論理ゲートが縦続接続され、トランジスタMP1,MN1及びMP2,MN2が単相クロックφで駆動される構成である。次に、簡単化のためn形論理がn形トランジスタ1個で構成されていると仮定し、図4を用いて動作を説明する。クロックφが低電位(以下、‘L’)の間が、プリチャージ期間であり、高電位(以下、‘H’)の間が、判定期間である。プリチャージ期間では、入力条件に無関係に出力ノードN1,N2はVDDに充電される。クロックφが‘L’から‘H’に変わり、判定期間になると、入力が‘L’の場合(ケース1)、1段目の出力ノードN1は‘H’で、2段目の出力ノードN2は有限なプルダウン時間のために、ある程度の遅延時間(d2)を経て‘L’になる。この動作に問題はない。しかし、入力が‘H’の場合(ケース2)、出力ノードN1は有限なプルダウン時間のために、ある程度の遅延時間(d1)を経て‘L’になる。従って、出力ノードN1が正しく判定される前は、プリチャージされた出力ノードN1が‘H’であるため、出力ノードN2が放電され‘L’となり、誤動作する可能性がある。
【0005】
本発明の目的は、上記ケース2の場合に生じる2段目の出力ノードN2の放電に伴う誤動作を防止し、単純な単相ダイナミック論理ゲートの縦続接続を可能にすることにある。
【0006】
【課題を解決するための手段】
上記目的は、ソースがVDDに接続され、ゲートが1段目の出力ノードN1に接続され、ドレインが2段目の出力ノードN2に接続されるプルアップ用のp形トランジスタを設けることにより達成される。
【0007】
【発明の実施の形態】
図1は本発明の第1の実施例の回路構成図である。本実施例は、図3の従来回路にp形トランジスタMPZを追加し、該MPZのソースが定電圧源VDDに接続され、ゲートが1段目の出力ノードN1に接続され、ドレインが2段目の出力ノードN2に接続されている構成である。
【0008】
本実施例の動作を図2により説明する。
【0009】
入力が‘L’(ケース1)では、1段目の出力ノードN1は‘H’で、トランジスタMPZは非導通である。
【0010】
このため、2段目の出力ノードN2は有限なプルダウン時間のために、ある程度の遅延時間(d2)を経て‘L’になる。この動作は従来例と同様であり問題はない。一方、入力が‘H’(ケース2)では、従来例と同様に出力ノードN1は有限なプルダウン時間のために、ある程度の遅延時間(d1)を経て‘L’になる。従って、やはり従来例と同様に出力ノードN1が正しく判定される前は、プリチャージされた出力ノードN1が‘H’であるため、出力ノードN2が放電され‘L’になる可能性がある(実線)。しかし、その場合でも上記のように出力ノードN1が遅延時間(d1)を経て‘L’になると、トランジスタMPZは導通するので、2段目の出力ノードN2はトランジスタMPZによりVDD(‘H’)に充電される。従って、必ず正常レベルに復帰する。
【0011】
本実施例によれば、単純な単相ダイナミック論理ゲートの縦続接続が可能になる。
【0012】
なお、本実施例において、前記駆動用単相クロックには、例えば、別途設けたダイナミック論理ゲートの出力ノードN1の出力信号を使うようにしてもよい。
【0013】
また、VDDやVSSには、定常的に定電圧源の出力電位を印加するのではなく、任意の電位、或いは、別途設けたn段のダイナミック論理ゲートにおける出力ノードN1の電位を印加するようにしてもよく、必要期間のみの印加で済み、省エネ効果も得られる。
【0014】
図5は本発明の第2の実施例の回路構成図である。本実施例では、第1の実施例の2段目の出力ノードN2に、容量CN2を設け、この容量により、2段目の出力ノードN2の放電時間が大きくなるようにする。この結果、図2に破線で示すように、ケース2における出力ノードN2に生じるノイズを小さくできる。
【0015】
図6は本発明の第3の実施例の回路構成図である。本実施例では、第1の実施例の1段目のダイナミック論理ゲートと2段目のダイナミック論理ゲートにそれぞれ対応する判定用トランジスタMN1とMN2とを1個の判定用トランジスタMNnに共通化することにより、単相クロックの負荷を低減している。本回路の動作は第1の実施例の動作と同様なので説明を省略する。なお、単相クロック、すなわち同位相のクロックで駆動される複数のダイナミック論理ゲートは、判定用トランジスタの共通化が可能といえる。
【0016】
図7は本発明の第4の実施例の回路構成図である。本実施例では、2段目のダイナミック論理ゲートが2入力の場合を示している。本回路の動作は第1の実施例の動作と同様なので説明を省略する。2段目のダイナミック論理ゲートの出力ノードN2には、1段目の出力ノードN1,N12のNAND論理出力が得られる。
【0017】
図8は本発明の第5の実施例の回路構成図である。本実施例でも、第4の実施例と同様に、2段目のダイナミック論理ゲートが2入力の場合を示しているが、本実施例では2段目のn形論理回路が異なっている。すなわち、n形トランジスタの互いのソース及びドレインが共通接続されている構成となっている。本実施例の場合、プルアップ用のp形トランジスタMPZ,MPZ2は、図に示すように縦積みで構成される。2段目のダイナミック論理ゲートの出力ノードN2には、1段目の出力ノードN1,N12のNOR論理出力が得られる。
【0018】
図9は本発明の第6の実施例の回路構成図である。本実施例では、ダイナミック論理ゲートの縦続接続が3段以上の場合を示している。p形トランジスタMPZnのソースがVDDに接続され、ゲートが2段目の出力ノードN2に接続され、ドレインが3段目の出力ノードN2nに接続されており、3段目以降も同様に構成される。本実施例によれば、3段目及びそれ以降の出力ノードは、第1の実施例と同様、入力が‘H’の場合(ケース2)における誤動作を防止できる。
【0019】
図10は本発明の第7の実施例の回路構成図である。本実施例では、第1の実施例における1段目の出力ノードN1に、プルアップ用のp形トランジスタMPZを設けた構成となっている。本実施例と第1の実施例の動作の違いについて説明する。1段目の入力タイミングがクロックφより遅れると、第1の実施例では従来例のケース2で説明したように誤動作してしまうが、本実施例では第1の実施例のケース2で説明したように誤動作を防止できる。なお、1段目のダイナミック論理ゲートには、図7に示す第4の実施例及び図8に示す第5の実施例の2段目のダイナミック論理ゲートと同じ構成の論理ゲートを使用できる。
【0020】
図11は本発明の第8の実施例の回路構成図である。本実施例は、第1の実施例におけるn形論理回路の部分を具体的に示した例である。1段目のn形論理回路が、第1及び第2の入力を各々のゲートで受け、ソース及びドレインが共通接続されている第1及び第2のn形MOSトランジスタで形成され、2段目のn形論理回路が、1つのn形MOSトランジスタで形成されている。本実施例では、1段目の出力ノードN1にNOR論理出力が得られ、2段目の出力ノードN2にOR論理出力が得られる。
【0021】
図12は本発明の第9の実施例の回路構成図である。本実施例も、第1の実施例におけるn形論理回路の部分を具体的に示した例である。1段目のn形論理回路が、第1及び第2の入力を各々のゲートで受け、ソースとドレインが縦積み接続される第1及び第2のn形MOSトランジスタで形成され、2段目のn形論理回路が、1つのn形MOSトランジスタで形成されている。本実施例では、1段目の出力ノードN1にNAND論理出力が得られ、2段目の出力ノードN2にAND論理出力が得られる。なお、2段目のn形論理回路は、1段目のn形論理回路と同様、縦積み接続されたn形MOSトランジスタで形成し、各ゲートを1段目の出力ノードN1に接続する構成にすれば、動作がさらに安定化する。
【0022】
図13は本発明の第10の実施例の回路構成図である。本実施例も、第1の実施例におけるn形論理回路の部分を具体的に示した例である。1段目のn形論理回路が、入力A及び入力Bを各々のゲートで受け、ソースとドレインが縦積み接続される第1及び第2のn形MOSトランジスタで形成される第1の論理部と、入力A及び入力Bの相補入力である入力/A及び入力/Bの入力を各々のゲートで受け、ソースとドレインが縦積み接続される第3及び第4のn形MOSトランジスタで形成される第2の論理部を有し、該第1及び第2の論理部の両端が互いに接続されて構成され、2段目のn形論理回路が、1つのn形MOSトランジスタで形成されている。本実施例では、1段目の出力ノードN1にXNOR論理出力が得られ、2段目の出力ノードN2にXOR論理出力が得られる。尚、入力Bと入力/Aを入れ替え、第1及び第3のn形MOSトランジスタのソースを接続した構成でもよい。なお、2段目のn形論理回路は、1段目のn形論理回路と同様、縦積み接続されたn形MOSトランジスタで形成し、各ゲートを1段目の出力ノードN1に接続する構成にすれば、動作がさらに安定化する。
【0023】
図14は本発明の第11の実施例の回路構成図である。本実施例は、第1の実施例における1段目の出力ノードN1に、プルアップ用のp形トランジスタMPXを設けた構成である。すなわち、該MPXのソースがVDDに接続され、ゲートが2段目の出力ノードN2に接続され、ドレインが1段目の出力ノードN1に接続されている構成である。本実施例では、第1の実施例と同様の効果を有すると共に、出力ノードN2が‘L’の時、出力ノードN1の‘H’状態を保持する効果も有する。
【0024】
なお、図14における1段目を図10における1段目の構成にすれば、1段目の入力タイミングがΦ遅れても誤動作しないようにできるばかりでなく、出力ノードN2が‘L’状態のときに出力ノードN1の‘H’状態を保持する効果が得られる。
【0025】
さらに、上記実施例ではn形論理回路を有する単相ダイナミック論理ゲートを例に述べたが、VSSへのn形トランジスタによるプリチャージ、p形トランジスタによる出力ノードのVDDへの充電、及びp形論理回路を使用した単相ダイナミック論理ゲートでも同様に本願発明を適用できる。
【0026】
【発明の効果】
本発明によれば、単純な単相ダイナミック論理ゲートなどの縦続接続を可能にし、この結果、ダイナミック論理ゲートを高速化できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路構成図。
【図2】本発明の第1の実施例の動作説明のためのタイムチャート。
【図3】従来例の回路構成図。
【図4】従来例の動作説明のためのタイムチャート。
【図5】本発明の第2の実施例の回路構成図。
【図6】本発明の第3の実施例の回路構成図。
【図7】本発明の第4の実施例の回路構成図。
【図8】本発明の第5の実施例の回路構成図。
【図9】本発明の第6の実施例の回路構成図。
【図10】本発明の第7の実施例の回路構成図。
【図11】本発明の第8の実施例の回路構成図。
【図12】本発明の第9の実施例の回路構成図。
【図13】本発明の第10の実施例の回路構成図。
【図14】本発明の第11の実施例の回路構成図。
【符号の説明】
MP1,MP2…p形トランジスタ、MN1,MN2…n形トランジスタ、
MPZ…プルアップ用p形トランジスタ。
Claims (5)
- 第1段、第2段のダイナミック論理回路を有し、
各段のダイナミック論理回路は、プリチャージ用MOSトランジスタとMOS論理回路と判定用MOSトランジスタとが直列接続されてなり、
各段のプリチャージ用MOSトランジスタのゲートには駆動用信号が入力され、ソース又はドレインのいずれか一方は第1の電位端子に接続され、他方は前記MOS論理回路の第1の直列接続端に接続され、
各段の判定用MOSトランジスタのゲートには駆動用信号が入力され、ソース又はドレインのいずれか一方は前記MOS論理回路の第2の直列接続端に接続され、他方は第2の電位端子に接続され、
各段のMOS論理回路は、それぞれゲートに入力か接続されるすくなくとも1個のMOSトランジスタを備え、且つ各段の前記第1の直列接続端は各段のダイナミック論理回路の出力ノードとして各段の所望の論理出力を得るようにされた半導体論理回路であって、
前記第1段のMOS論理回路のMOSトランジスタのゲートには、前記プリチャージ用MOSトランジスタによるプリチャージ期間に変化が可能とされ、前記判定用MOSトランジスタによる判定期間には変化しないようにされた入力信号が入力され、
前記第1段のダイナミック論理回路の出力ノードは、前記第2段のダイナミック論理回路のMOS論理回路のひとつのMOSトランジスタのゲートに直接接続され、
ゲートが前記第1段のダイナミック論理回路の出力ノードに接続され、ソース又はドレインのいずれか一方が前記第1の電位端子に接続され、他方が前記第2段のダイナミック論理回路の出力ノードに接続されてなるレベル補償用MOSトランジスタを備えたことを特徴とする半導体論理回路。 - 前記第2段のダイナミック論理回路の出力ノードに、容量素子が接続されている請求項1記載の半導体論理回路。
- 前記第1段、第2段のそれぞれの判定用MOSトランジスタを、共通に1個の判定用MOSトランジスタに置き換える請求項1〜2いずれか1項記載の半導体論理回路。
- 第3段のダイナミック論理回路を更に有し、
ゲートが前記第2段のダイナミック論理回路の出力ノードに接続され、前記一方が第1の電位端子に接続され、他方が前記第3段のダイナミック論理回路の出力ノードに接続されてなる第2のレベル補償用MOSトランジスタとを備えた請求項1〜3いずれか1項記載の半導体論理回路。 - 第1段の前記MOS論理回路は各ゲートに前記各入力信号が接続されて並列または縦積み接続された複数個のMOSトランジスタからなり、第2段のMOS論理回路はゲートに前段のダイナミック論理回路の出力ノードが接続されたMOSトランジスタからなり、第2段のダイナミック論理回路の出力ノードより論理信号を得る請求項1〜3いずれか1項記載の半導体論理回路。
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