JPH0456412A - Ｍｏｓ型論理回路 - Google Patents
Ｍｏｓ型論理回路Info
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- JPH0456412A JPH0456412A JP2166116A JP16611690A JPH0456412A JP H0456412 A JPH0456412 A JP H0456412A JP 2166116 A JP2166116 A JP 2166116A JP 16611690 A JP16611690 A JP 16611690A JP H0456412 A JPH0456412 A JP H0456412A
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- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯ５型論理回路に関し、特に、クロックと
同期して動作する論理回路に関する。
同期して動作する論理回路に関する。
［従来の技術］
従来のダイナミックＭＯＳ型論理回路の回路図を第３図
に示す。同図に示されるように、従来回路は、ゲートに
クロックφが入力されソースが接地されたｎチャネル型
のグランドスイッチＭＯＳトランジスタ１と、ノードＮ
１とトランジスタ１のトレインとの間に接続された、複
数の入力信号よりノードＮ１の電位を決定する、複数の
ＭＯＳトランジスタで構成された第１の論理演算部２ａ
と、第１の論理演算部２ａとは論理的に反対の入力信号
が入力されノードＮ２に第１の論理演算部の出力信号と
は逆相の出力信号を出力する、複数のＭＯＳトランジス
タで構成された第２の論理演算部２ｂと、ノードＮ１と
ノードＮ２のそれぞれをあらかじめＶ。Ｄ電位にプリチ
ャージするプリチャージＭＯＳ）ランジスタ３ａ、３ｂ
と、ノードＮ１の電位を反転し出力信号Ｑを出力する、
Ｍ○Ｓトランジスタ７ａ、７ｂにより構成されるインバ
ータと、ノードＮ２の電位を反転し出力信号ｑを出力す
る、ＭＯＳ）ランジスタ８ａ、８ｂにより構成されるイ
ンバータと、ダイナミックにＶＤＤ電位に保持されてい
るノードＮ１またはＮ２の電位が、リーク電流等によっ
て低下するのを防止するプルアップ用ＭＯ３トランジス
タ９ａ、９ｂを有している。
に示す。同図に示されるように、従来回路は、ゲートに
クロックφが入力されソースが接地されたｎチャネル型
のグランドスイッチＭＯＳトランジスタ１と、ノードＮ
１とトランジスタ１のトレインとの間に接続された、複
数の入力信号よりノードＮ１の電位を決定する、複数の
ＭＯＳトランジスタで構成された第１の論理演算部２ａ
と、第１の論理演算部２ａとは論理的に反対の入力信号
が入力されノードＮ２に第１の論理演算部の出力信号と
は逆相の出力信号を出力する、複数のＭＯＳトランジス
タで構成された第２の論理演算部２ｂと、ノードＮ１と
ノードＮ２のそれぞれをあらかじめＶ。Ｄ電位にプリチ
ャージするプリチャージＭＯＳ）ランジスタ３ａ、３ｂ
と、ノードＮ１の電位を反転し出力信号Ｑを出力する、
Ｍ○Ｓトランジスタ７ａ、７ｂにより構成されるインバ
ータと、ノードＮ２の電位を反転し出力信号ｑを出力す
る、ＭＯＳ）ランジスタ８ａ、８ｂにより構成されるイ
ンバータと、ダイナミックにＶＤＤ電位に保持されてい
るノードＮ１またはＮ２の電位が、リーク電流等によっ
て低下するのを防止するプルアップ用ＭＯ３トランジス
タ９ａ、９ｂを有している。
なお、この回路は、ｌ５ＳＣＣ１９ｇ４． Ｐ、１６〜
Ｐ、１７ ｆカスケード・ボルテージ・スイッチ・ロジ
ックニア ディファレンシャル ＣＭＯ３ロジ・ソクフ
ァミリＪ （Ｃａ５ｃａｄｅ Ｖｏｌｔａｇｅ ５ｗ
１ｔｃｈ Ｌｏｇｊｃ ： ＡＤｉｆｆｅｒｅｎｔｉａ
ｌ ＣＭＯＳＬｏｇｉｃ Ｆａｍｉｌｙ ）に紹介され
たものである。
Ｐ、１７ ｆカスケード・ボルテージ・スイッチ・ロジ
ックニア ディファレンシャル ＣＭＯ３ロジ・ソクフ
ァミリＪ （Ｃａ５ｃａｄｅ Ｖｏｌｔａｇｅ ５ｗ
１ｔｃｈ Ｌｏｇｊｃ ： ＡＤｉｆｆｅｒｅｎｔｉａ
ｌ ＣＭＯＳＬｏｇｉｃ Ｆａｍｉｌｙ ）に紹介され
たものである。
次に、この従来例回路の動作を説明する。
クロックφがローレベルのときグランドスイッチＭＯＳ
トラジスタ１はオフ、プリチャージＭＯＳトランジスタ
３ａ、３ｂはオンしており、ノードＮ１とＮ２はＶｌ）
Ｉ）電位にプリチャージされる。
トラジスタ１はオフ、プリチャージＭＯＳトランジスタ
３ａ、３ｂはオンしており、ノードＮ１とＮ２はＶｌ）
Ｉ）電位にプリチャージされる。
このとき、出力信号Ｑ、Ｑはローレベルとなっている。
論理演算部２ａ、２ｂに入力される入力信号が決定し、
クロックφがハイレベルになると、グランドスイッチＭ
ＯＳトランジスタ１はオン、プリチャージＭＯＳトラン
ジスタ３ａ、３ｂはオフとなり、入力状態に従い、第１
、第２の論理演算部２ａ、２ｂのいずれか一方から、ノ
ードＮ１またはノードＮ２にローレベルが出力される。
クロックφがハイレベルになると、グランドスイッチＭ
ＯＳトランジスタ１はオン、プリチャージＭＯＳトラン
ジスタ３ａ、３ｂはオフとなり、入力状態に従い、第１
、第２の論理演算部２ａ、２ｂのいずれか一方から、ノ
ードＮ１またはノードＮ２にローレベルが出力される。
ここで、ノードＮ１がハイレベル、ノードＮ２がローレ
ベルとなったものとする。この場合には、出力信号Ｑが
ローレベルとなって、トランジスタ９ａがオンするので
、ノードＮｌは、トランジスタ９ａにより充電され、リ
ーク電流等による電位低下が防止されている。
ベルとなったものとする。この場合には、出力信号Ｑが
ローレベルとなって、トランジスタ９ａがオンするので
、ノードＮｌは、トランジスタ９ａにより充電され、リ
ーク電流等による電位低下が防止されている。
［発明が解決しようとする課題１
この従来の論理回路では、ダイナミックに保持されてい
るノードの電位がリーク電流等により低下するのを防止
するために、各ノートにそのノードをプルアップするＭ
ＯＳトランジスタが接続されている。このプルアップ用
ＭＯＳトランジスタは、プリチャージ期間中にオン状態
となっているが、プリチャージ期間終了後に一方のトラ
ンジス夕はオフする。しかし、このオフする方のトラン
ジスタもプリチャージ期間終了後しばらくの間は導通し
て論理演算部によりディスチャージされる回路を充電し
続ける。そのため、従来例回路ではディスチャージが遅
れるという問題があった。
るノードの電位がリーク電流等により低下するのを防止
するために、各ノートにそのノードをプルアップするＭ
ＯＳトランジスタが接続されている。このプルアップ用
ＭＯＳトランジスタは、プリチャージ期間中にオン状態
となっているが、プリチャージ期間終了後に一方のトラ
ンジス夕はオフする。しかし、このオフする方のトラン
ジスタもプリチャージ期間終了後しばらくの間は導通し
て論理演算部によりディスチャージされる回路を充電し
続ける。そのため、従来例回路ではディスチャージが遅
れるという問題があった。
また、論理動作が開始したときに、各ノードの電位は、
プルアップ用ＭＯＳトランジスタ９ａ＜９ｂ）、論理演
算部２ａ ＜２ｂ）およびグランドスイッチＭＯ３トラ
ンジスタ１の比率により決定されるようになる。このた
め、正常に論理動作を行わせるには、プルアップ用ＭＯ
Ｓトランジスタの特性を狭い許容範囲内に抑え込む必要
があり、設計上および製造上に困難を伴った。
プルアップ用ＭＯＳトランジスタ９ａ＜９ｂ）、論理演
算部２ａ ＜２ｂ）およびグランドスイッチＭＯ３トラ
ンジスタ１の比率により決定されるようになる。このた
め、正常に論理動作を行わせるには、プルアップ用ＭＯ
Ｓトランジスタの特性を狭い許容範囲内に抑え込む必要
があり、設計上および製造上に困難を伴った。
［課題を解決するための手段］
本発明のＭＯＳ型論理回路は、第１の出力端子に接続さ
れ、１乃至複数個の入力信号が入力される第１の論理演
算部と、１乃至複数個の入力信号が入力され、前記第１
の論理演算部とは逆相の出力信号を出力する、第２の出
力端子に接続された第２の論理演算部と、電源端子と前
記第１の出力端子との間に接続された第１のプリチャー
ジＭＯＳトランジスタと、電源端子と前記第２の出力端
子との間に接続された第２のプリチャージＭＯＳトラン
ジスタと、前記第１のプリチャージＭＯＳトランジスタ
のゲートと前記第２の出力端子との間に接続され、プリ
チャージ期間中に遮断されプリチャージ期間終了後に導
通する第１の制御ＭＯＳトランジスタと、前記第２のプ
リチャージＭＯＳトランジスタのゲートと前記第１の出
力端子との間に接続され、プリチャージ期間中に遮断さ
れプリチャージ期間終了後に導通する第２の制御ＭＯＳ
トランジスタと、を具備している。
れ、１乃至複数個の入力信号が入力される第１の論理演
算部と、１乃至複数個の入力信号が入力され、前記第１
の論理演算部とは逆相の出力信号を出力する、第２の出
力端子に接続された第２の論理演算部と、電源端子と前
記第１の出力端子との間に接続された第１のプリチャー
ジＭＯＳトランジスタと、電源端子と前記第２の出力端
子との間に接続された第２のプリチャージＭＯＳトラン
ジスタと、前記第１のプリチャージＭＯＳトランジスタ
のゲートと前記第２の出力端子との間に接続され、プリ
チャージ期間中に遮断されプリチャージ期間終了後に導
通する第１の制御ＭＯＳトランジスタと、前記第２のプ
リチャージＭＯＳトランジスタのゲートと前記第１の出
力端子との間に接続され、プリチャージ期間中に遮断さ
れプリチャージ期間終了後に導通する第２の制御ＭＯＳ
トランジスタと、を具備している。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の一実施例の回路図である。同
図において、１はｎチャネル型のグランドスイッチＭＯ
Ｓトランジスタ、２ａ、２ｂは、それぞれ複数の入力信
号が入力されそれについて論理演算を行って出力電位を
決定する、複数のｎチャネル型ＭＯＳトランジスタによ
って構成された第１、第２の論理演算部、３ａ、３ｂは
、それぞれｎチャネル型のプリチャージＭＯＳトランジ
スタ、４ａ、４ｂは、それぞれプリチャージＭＯＳトラ
ンジスタのゲートと接地端子との間に接続され、ゲート
に反転クロックＴが入力されるｎチャネル型のＭｏ３）
ランジスタ、５ａ、５ｂは、それぞれプリチャージＭＯ
Ｓトランジスタ３ａ、３ｂのドレインとプリチャージＭ
ＯＳ）ランジスタ３ｂ、３ａのゲートとの間に接続され
、ゲートにクロックφが入力されるｎチャネル型のＭＯ
Ｓトランジスタである。
図において、１はｎチャネル型のグランドスイッチＭＯ
Ｓトランジスタ、２ａ、２ｂは、それぞれ複数の入力信
号が入力されそれについて論理演算を行って出力電位を
決定する、複数のｎチャネル型ＭＯＳトランジスタによ
って構成された第１、第２の論理演算部、３ａ、３ｂは
、それぞれｎチャネル型のプリチャージＭＯＳトランジ
スタ、４ａ、４ｂは、それぞれプリチャージＭＯＳトラ
ンジスタのゲートと接地端子との間に接続され、ゲート
に反転クロックＴが入力されるｎチャネル型のＭｏ３）
ランジスタ、５ａ、５ｂは、それぞれプリチャージＭＯ
Ｓトランジスタ３ａ、３ｂのドレインとプリチャージＭ
ＯＳ）ランジスタ３ｂ、３ａのゲートとの間に接続され
、ゲートにクロックφが入力されるｎチャネル型のＭＯ
Ｓトランジスタである。
次に、第１図（ａ＞の回路の動作タイミング図である第
１図（ｂ）を参照して、本実施例回路の動作について説
明する。まず、クロックφがローレベルのとき、グラン
ドスイッチＭＯＳトランジスタ１はオフ状態、プリチャ
ージＭＯＳ）ラジスタ３ａ、３ｂは、そのゲートに接続
されているＭＯＳトランジスタ４ａ、４ｂがオン状態、
ＭＯＳトランジスタ５ａ、５ｂがオフ状態にあるので、
オン状態にある。このため、第１、第２の論理演算部の
出力端子は、ＶＤＤ電位までプリチャージされている。
１図（ｂ）を参照して、本実施例回路の動作について説
明する。まず、クロックφがローレベルのとき、グラン
ドスイッチＭＯＳトランジスタ１はオフ状態、プリチャ
ージＭＯＳ）ラジスタ３ａ、３ｂは、そのゲートに接続
されているＭＯＳトランジスタ４ａ、４ｂがオン状態、
ＭＯＳトランジスタ５ａ、５ｂがオフ状態にあるので、
オン状態にある。このため、第１、第２の論理演算部の
出力端子は、ＶＤＤ電位までプリチャージされている。
次に、クロックφがハイレベルに変化すると、グランド
スイッチＭＯＳトランジスタ１はオン状態、プリチャー
ジＭＯＳ）ランジスタ３ａ、３ｂは、ＭＯＳトランジス
タ４ａ、４ｂがオフ状態、Ｍｏ３）ランジスタ５ａ、５
ｂがオン状態となるため、オフ状態となる。この時、論
理演算部２ａ、２ｂはそれぞれの入力により、一方はそ
の出力端子を■ＤＤ電位のまま保持し、他方はＧＮＤ電
位にディスチャージする。ここで、出力信号Ｑが■ＤＤ
電位のままであり、出力信号ｑがＧＮＤ電位に低下した
ものとすると、クロックφがハイレベルになり、論理動
作が終了し、■がローレベルになると、ＭＯＳトランジ
スタ５ｂがオン状態にあるため、プリチャージＭｏＳト
ランジスタ３ｂのゲートもローレベルとなり、トランジ
スタ３ｂはオン状態となって、出力信号Ｑはダイナミッ
ク的ではなく、スタティックな状態でハイレベルに維持
される。
スイッチＭＯＳトランジスタ１はオン状態、プリチャー
ジＭＯＳ）ランジスタ３ａ、３ｂは、ＭＯＳトランジス
タ４ａ、４ｂがオフ状態、Ｍｏ３）ランジスタ５ａ、５
ｂがオン状態となるため、オフ状態となる。この時、論
理演算部２ａ、２ｂはそれぞれの入力により、一方はそ
の出力端子を■ＤＤ電位のまま保持し、他方はＧＮＤ電
位にディスチャージする。ここで、出力信号Ｑが■ＤＤ
電位のままであり、出力信号ｑがＧＮＤ電位に低下した
ものとすると、クロックφがハイレベルになり、論理動
作が終了し、■がローレベルになると、ＭＯＳトランジ
スタ５ｂがオン状態にあるため、プリチャージＭｏＳト
ランジスタ３ｂのゲートもローレベルとなり、トランジ
スタ３ｂはオン状態となって、出力信号Ｑはダイナミッ
ク的ではなく、スタティックな状態でハイレベルに維持
される。
第２図は本発明の他の実施例の回路図である。
本実施例では、先の実施例でｎチャネル型のＭ○Ｓトラ
ンジスタ４ａ、４ｂを用いていたところにｎチャネル型
のＭＯＳ）ランジスタロａ、６ｂを用いている。このた
め、クロック信号は一相のみで済むようになり、回路を
簡素化できる。
ンジスタ４ａ、４ｂを用いていたところにｎチャネル型
のＭＯＳ）ランジスタロａ、６ｂを用いている。このた
め、クロック信号は一相のみで済むようになり、回路を
簡素化できる。
［発明の効果］
以上説明したように、本発明によれば、論理動作開始か
ら出力レベルが決定するまではプリチャージＭＯ３トラ
ンジスタがオフした状態で動作するため、ディスチャー
ジされるノードに充電が続けられることがなくなり、出
力レベルが決定されるまでの時間を短縮することができ
る。また、本発明によれば、出力レベルの決定が無比率
形となり、正常動作を行わせるために、トランジスタの
特性を狭い範囲内に抑える必要がなくなり、回路設計が
容易になる。さらに、プルアップ用ＭＯＳトランジスタ
のゲート信号を得るためのインバータが不要となるので
、使用トランジスタ数を削減することができる。
ら出力レベルが決定するまではプリチャージＭＯ３トラ
ンジスタがオフした状態で動作するため、ディスチャー
ジされるノードに充電が続けられることがなくなり、出
力レベルが決定されるまでの時間を短縮することができ
る。また、本発明によれば、出力レベルの決定が無比率
形となり、正常動作を行わせるために、トランジスタの
特性を狭い範囲内に抑える必要がなくなり、回路設計が
容易になる。さらに、プルアップ用ＭＯＳトランジスタ
のゲート信号を得るためのインバータが不要となるので
、使用トランジスタ数を削減することができる。
第１図（ａ）は、本発明の一実施例の回路図、第１図（
ｂ）は、その動作タイミング図、第２図は、本発明の他
の実施例の回路図、第３図は、従来例の回路図である。 １・・・グランドスイッチＭＯＳトランジスタ、２ａ、
２ｂ・・・論理演算部、 ３ａ、３ｂ・・・プリチャ
ージＭＯＳトランジスタ、 ４ａ、４ｂ、５ａ、５ｂ
、６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ・・ＭＯＳ）ラ
ンジスタ、 ９ａ、９ｂ・・・プルアップ用ＭＯＳ
トランジスタ。
ｂ）は、その動作タイミング図、第２図は、本発明の他
の実施例の回路図、第３図は、従来例の回路図である。 １・・・グランドスイッチＭＯＳトランジスタ、２ａ、
２ｂ・・・論理演算部、 ３ａ、３ｂ・・・プリチャ
ージＭＯＳトランジスタ、 ４ａ、４ｂ、５ａ、５ｂ
、６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ・・ＭＯＳ）ラ
ンジスタ、 ９ａ、９ｂ・・・プルアップ用ＭＯＳ
トランジスタ。
Claims (2)
- （１）第１の出力端子に接続され、１乃至複数個の入力
信号が入力される第１の論理演算部と、１乃至複数個の
入力信号が入力され、前記第１の論理演算部とは逆相の
出力信号を出力する、第２の出力端子に接続された第２
の論理演算部と、電源端子と前記第１の出力端子との間
に接続された第１のプリチャージＭＯＳトランジスタと
、電源端子と前記第２の出力端子との間に接続された第
２のプリチャージＭＯＳトランジスタと、前記第１のプ
リチャージＭＯＳトランジスタのゲートと前記第２の出
力端子との間に接続され、プリチャージ期間中に遮断さ
れプリチャージ期間終了後に導通する第１の制御ＭＯＳ
トランジスタと、前記第２のプリチャージＭＯＳトラン
ジスタのゲートと前記第１の出力端子との間に接続され
、プリチャージ期間中に遮断されプリチャージ期間終了
後に導通する第２の制御ＭＯＳトランジスタと、を具備
するＭＯＳ型論理回路。 - （２）プリチャージ期間中に遮断されプリチャージ期間
終了後に導通する、一端が接地されたグランドスイッチ
ＭＯＳトランジスタと、第１の出力端子と前記グランド
スイッチＭＯＳトランジスタの他端との間に接続された
、１乃至複数個の信号が入力され所定の論理演算を行う
第１の論理演算部と、第２の出力端子と前記グランドス
イッチＭＯＳトランジスタの他端との間に接続された、
１乃至複数個の信号が入力され所定の論理演算を行い前
記第１の論理演算部とは逆相の出力信号を出力する第２
の論理演算部と、電源端子と前記第１の出力端子との間
に接続された第１のプリチャージＭＯＳトランジスタと
、電源端子と前記第２の出力端子との間に接続された第
２のプリチャージＭＯＳトランジスタと、前記第１のプ
リチャージＭＯＳトランジスタのゲートと前記第２の出
力端子との間に接続され、プリチャージ期間中に遮断さ
れプリチャージ期間終了後に導通する第１の制御ＭＯＳ
トランジスタと、前記第２のプリチャージＭＯＳトラン
ジスタのゲートと前記第１の出力端子との間に接続され
、プリチャージ期間中に遮断されプリチャージ期間終了
後に導通する第２の制御ＭＯＳトランジスタと、一端が
前記第１のプリチャージＭＯＳトランジスタのゲートに
接続され、プリチャージ期間中に導通して前記第１のプ
リチャージＭＯＳトランジスタのゲートに該トランジス
タを導通させるバイアスを与える第３の制御ＭＯＳトラ
ンジタと、一端が前記第２のプリチャージＭＯＳトラン
ジスタのゲートに接続され、プリチャージ期間中に導通
して前記第２のプリチャージＭＯＳトランジスタのゲー
トに該トランジスタを導通させるバイアスを与える第４
の制御ＭＯＳトランジタと、を具備するＭＯＳ型論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166116A JPH0456412A (ja) | 1990-06-25 | 1990-06-25 | Ｍｏｓ型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166116A JPH0456412A (ja) | 1990-06-25 | 1990-06-25 | Ｍｏｓ型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456412A true JPH0456412A (ja) | 1992-02-24 |
Family
ID=15825326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166116A Pending JPH0456412A (ja) | 1990-06-25 | 1990-06-25 | Ｍｏｓ型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456412A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920218A (en) * | 1996-09-19 | 1999-07-06 | Sun Microsystems, Inc | Single-phase edge-triggered dual-rail dynamic flip-flop |
| US5933038A (en) * | 1997-02-25 | 1999-08-03 | Sun Microsystems, Inc. | Flip-flop with logic function incorporated therein with minimal time penalty |
| US5982197A (en) * | 1996-07-04 | 1999-11-09 | Kabushiki Kaisha Toshiba | Dynamic circuit |
| US6043696A (en) * | 1997-05-06 | 2000-03-28 | Klass; Edgardo F. | Method for implementing a single phase edge-triggered dual-rail dynamic flip-flop |
-
1990
- 1990-06-25 JP JP2166116A patent/JPH0456412A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982197A (en) * | 1996-07-04 | 1999-11-09 | Kabushiki Kaisha Toshiba | Dynamic circuit |
| US5920218A (en) * | 1996-09-19 | 1999-07-06 | Sun Microsystems, Inc | Single-phase edge-triggered dual-rail dynamic flip-flop |
| US5933038A (en) * | 1997-02-25 | 1999-08-03 | Sun Microsystems, Inc. | Flip-flop with logic function incorporated therein with minimal time penalty |
| US6043696A (en) * | 1997-05-06 | 2000-03-28 | Klass; Edgardo F. | Method for implementing a single phase edge-triggered dual-rail dynamic flip-flop |
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