JP3531418B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP3531418B2 JP3531418B2 JP11774497A JP11774497A JP3531418B2 JP 3531418 B2 JP3531418 B2 JP 3531418B2 JP 11774497 A JP11774497 A JP 11774497A JP 11774497 A JP11774497 A JP 11774497A JP 3531418 B2 JP3531418 B2 JP 3531418B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に係
り、特にその論理回路のプリチャージ方式に関するもの
である。
り、特にその論理回路のプリチャージ方式に関するもの
である。
【０００２】
【従来の技術】図３は従来例を示す図であり、従来の半
導体回路の構成を示している。INV1〜ＩＮＶｑ（ｑ＝２
ｋ＋１，ｋ＝０，１，２，…）はインバータ、ＮＡはＮ
ＡＮＤゲート、ＭＰはＰＭＯＳトランジスタ、ＬＢＬは
論理ブロック、ＶＤＤ，ＶＳＳは電源、ＣＫは外部クロ
ック信号、Ｎはノード、ＣＫＰはプリチャージ信号、
Ａ，Ｂは論理入力信号、Ｏは論理出力信号である。ま
た、図５はＬＢＬの構成例を示した図である。ＭＮ１，
ＭＮ２はＮＭＯＳトランジスタ、Ａ，Ｂは論理入力信号
である。
導体回路の構成を示している。INV1〜ＩＮＶｑ（ｑ＝２
ｋ＋１，ｋ＝０，１，２，…）はインバータ、ＮＡはＮ
ＡＮＤゲート、ＭＰはＰＭＯＳトランジスタ、ＬＢＬは
論理ブロック、ＶＤＤ，ＶＳＳは電源、ＣＫは外部クロ
ック信号、Ｎはノード、ＣＫＰはプリチャージ信号、
Ａ，Ｂは論理入力信号、Ｏは論理出力信号である。ま
た、図５はＬＢＬの構成例を示した図である。ＭＮ１，
ＭＮ２はＮＭＯＳトランジスタ、Ａ，Ｂは論理入力信号
である。
【０００３】以上の構成において、図３の従来回路の動
作について図４を用いて説明する。図４はＬＢＬを図５
に示す回路で構成した場合の図３の回路の動作波形を概
略的に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで
一定である。ただし、ＮＡの遅延時間は無視している。
その理由は、出力ＣＫＰの容量がＰＭＯＳトランジスタ
ＭＰおよび論理ブロックＬＢＬの出力Ｏの容量に比べ十
分小さく、遅延時間は相対的に無視できる程小さいため
である。
作について図４を用いて説明する。図４はＬＢＬを図５
に示す回路で構成した場合の図３の回路の動作波形を概
略的に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで
一定である。ただし、ＮＡの遅延時間は無視している。
その理由は、出力ＣＫＰの容量がＰＭＯＳトランジスタ
ＭＰおよび論理ブロックＬＢＬの出力Ｏの容量に比べ十
分小さく、遅延時間は相対的に無視できる程小さいため
である。
【０００４】まず、初期状態（時刻ｔ０）において、
Ａ，Ｂはいずれも低電位でＬＢＬ内のＭＮ１，ＭＮ２は
いずれもオフ、またＣＫＰは高電位でＭＰはオフ、Ｏは
高電位で高インピーダンスとなっている。この状態で、
Ａ，Ｂがいずれも低電位から高電位に切替わると（時刻
ｔ２）、Ｏは高電位から低電位に切替わる（時刻ｔ２〜
ｔ４）。その後、Ａ，Ｂはいずれも再び低電位に切替わ
る（時刻ｔ６）。
Ａ，Ｂはいずれも低電位でＬＢＬ内のＭＮ１，ＭＮ２は
いずれもオフ、またＣＫＰは高電位でＭＰはオフ、Ｏは
高電位で高インピーダンスとなっている。この状態で、
Ａ，Ｂがいずれも低電位から高電位に切替わると（時刻
ｔ２）、Ｏは高電位から低電位に切替わる（時刻ｔ２〜
ｔ４）。その後、Ａ，Ｂはいずれも再び低電位に切替わ
る（時刻ｔ６）。
【０００５】次に、プリチャージ信号発生回路におい
て、ＣＫが低電位から高電位に切替わると（時刻ｔ
７）、この時ＣＫの遅延反転信号Ｎは高電位であるた
め、ＣＫＰは高電位から低電位に切替わる。これにより
ＭＰがオンしプリチャージが開始され、Ｏは高電位に切
替わる（時刻ｔ７〜ｔ９）。その後、Ｎが高電位から低
電位に切替わるため（時刻ｔ１１）、ＣＫＰは低電位か
ら高電位に切替わる。これによりＭＰがオフしプリチャ
ージが完了する。
て、ＣＫが低電位から高電位に切替わると（時刻ｔ
７）、この時ＣＫの遅延反転信号Ｎは高電位であるた
め、ＣＫＰは高電位から低電位に切替わる。これにより
ＭＰがオンしプリチャージが開始され、Ｏは高電位に切
替わる（時刻ｔ７〜ｔ９）。その後、Ｎが高電位から低
電位に切替わるため（時刻ｔ１１）、ＣＫＰは低電位か
ら高電位に切替わる。これによりＭＰがオフしプリチャ
ージが完了する。
【０００６】
【発明が解決しようとする課題】半導体回路の動作サイ
クル時間(時刻ｔ７〜ｔ１９)はプリチャージ信号ＣＫＰ
のパルス幅すなわちプリチャージ期間（時刻ｔ７〜ｔ１
１）と論理出力信号保持期間（時刻ｔ１１〜ｔ１９）と
により決まるが、回路動作の安定性から論理出力信号保
持期間の短縮には限界がある。つまり、動作サイクル時
間の短縮にはプリチャージ期間の短縮が必要不可欠であ
る。
クル時間(時刻ｔ７〜ｔ１９)はプリチャージ信号ＣＫＰ
のパルス幅すなわちプリチャージ期間（時刻ｔ７〜ｔ１
１）と論理出力信号保持期間（時刻ｔ１１〜ｔ１９）と
により決まるが、回路動作の安定性から論理出力信号保
持期間の短縮には限界がある。つまり、動作サイクル時
間の短縮にはプリチャージ期間の短縮が必要不可欠であ
る。
【０００７】しかしながら、従来の半導体回路では、プ
リチャージ信号発生回路において外部クロック信号ＣＫ
のみを用いて発生したＣＫＰにより論理出力Ｏのプリチ
ャージを行っている。そのため、論理回路およびプリチ
ャージ信号発生回路を構成する素子の電源変動，温度変
動，プロセスばらつき等を考慮し、Ｏを十分にプリチャ
ージできるように、プリチャージ期間に余裕を持たせて
設計する必要があり、プリチャージ期間（時刻ｔ７〜ｔ
１１）が余裕分（時刻ｔ９〜ｔ１１）だけ長くなるとい
う問題があった。
リチャージ信号発生回路において外部クロック信号ＣＫ
のみを用いて発生したＣＫＰにより論理出力Ｏのプリチ
ャージを行っている。そのため、論理回路およびプリチ
ャージ信号発生回路を構成する素子の電源変動，温度変
動，プロセスばらつき等を考慮し、Ｏを十分にプリチャ
ージできるように、プリチャージ期間に余裕を持たせて
設計する必要があり、プリチャージ期間（時刻ｔ７〜ｔ
１１）が余裕分（時刻ｔ９〜ｔ１１）だけ長くなるとい
う問題があった。
【０００８】以下、この問題についてプロセスばらつき
を考慮した場合を例にとって説明する。図１１，図１２
はプロセスばらつき時の図３の回路の動作波形を概略的
に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定
である。ただし、ＮＡＮＤゲートＮＡの遅延時間は図４
と同様無視している。
を考慮した場合を例にとって説明する。図１１，図１２
はプロセスばらつき時の図３の回路の動作波形を概略的
に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定
である。ただし、ＮＡＮＤゲートＮＡの遅延時間は図４
と同様無視している。
【０００９】図１１は、プリチャージ期間の余裕が最も
少なくなる条件、すなわちプロセスばらつきにより図３
の従来の半導体回路を構成する全てのＮＭＯＳトランジ
スタの特性が図４に示す場合よりも良くなった場合の動
作波形である。この場合、論理回路においては、論理ブ
ロックＬＢＬはＮＭＯＳトランジスタで構成されるため
Ｏの立ち下がりは速くなるが（時刻ｔ２〜ｔ４(図４)と
ｔ２〜ｔ３(図１１)）、ＰＭＯＳトランジスタＭＰの特
性は変わらないため立ち上がりは変わらない（時刻ｔ７
〜ｔ９（図４）とｔ６〜ｔ８（図１１））。
少なくなる条件、すなわちプロセスばらつきにより図３
の従来の半導体回路を構成する全てのＮＭＯＳトランジ
スタの特性が図４に示す場合よりも良くなった場合の動
作波形である。この場合、論理回路においては、論理ブ
ロックＬＢＬはＮＭＯＳトランジスタで構成されるため
Ｏの立ち下がりは速くなるが（時刻ｔ２〜ｔ４(図４)と
ｔ２〜ｔ３(図１１)）、ＰＭＯＳトランジスタＭＰの特
性は変わらないため立ち上がりは変わらない（時刻ｔ７
〜ｔ９（図４）とｔ６〜ｔ８（図１１））。
【００１０】一方、プリチャージ信号発生回路において
は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
で構成されるインバータＩＮＶ１〜ＩＮＶｑの遅延時間
が小さくなるため（時刻ｔ１〜ｔ５（図４）とｔ１〜ｔ
３（図１１））、ＣＫＰのパルス幅は短くなり（時刻ｔ
７〜ｔ１１（図４）とｔ６〜ｔ８（図１１））、Ｏの立
ち上がり時間と等しくなる。
は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
で構成されるインバータＩＮＶ１〜ＩＮＶｑの遅延時間
が小さくなるため（時刻ｔ１〜ｔ５（図４）とｔ１〜ｔ
３（図１１））、ＣＫＰのパルス幅は短くなり（時刻ｔ
７〜ｔ１１（図４）とｔ６〜ｔ８（図１１））、Ｏの立
ち上がり時間と等しくなる。
【００１１】つまり、従来の半導体回路の設計では、図
１１のようにＯの立ち上がり時間に対してプリチャージ
期間が相対的に減少した場合でもＯをプリチャージでき
るようにするため、図４に示すようにプロセスばらつき
がない場合ではプリチャージ期間はＯの立ち上がり時間
よりも余裕分すなわち２Δｔ（＝ｔ１１−ｔ９）だけ長
くする必要がある。
１１のようにＯの立ち上がり時間に対してプリチャージ
期間が相対的に減少した場合でもＯをプリチャージでき
るようにするため、図４に示すようにプロセスばらつき
がない場合ではプリチャージ期間はＯの立ち上がり時間
よりも余裕分すなわち２Δｔ（＝ｔ１１−ｔ９）だけ長
くする必要がある。
【００１２】図１２は、プリチャージ期間の余裕が最も
多くなる条件で、プロセスばらつきにより図３の従来の
半導体回路を構成する全てのＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタの特性がいずれも図４に示す場
合よりも悪くなった場合の動作波形である。この場合、
論理回路においては、Ｏの立ち下がりは遅くなり（時刻
ｔ２〜ｔ４（図４）とｔ２〜ｔ６（図１２））、Ｏの立
ち上がりも遅くなる（時刻ｔ７〜ｔ９（図４）とｔ９〜
ｔ１３（図１２））。一方、プリチャージ信号発生回路
においては、インバータＩＮＶ１〜ＩＮＶｑの遅延時間
が大きくなるため（時刻ｔ１〜ｔ５（図４）とｔ１〜ｔ
９（図１２））、プリチャージ期間は増加し（時刻ｔ７
〜ｔ１１（図４）とｔ９〜ｔ１７（図１２））、Ｏの立
ち上がり時間よりも４Δｔ（＝ｔ１７−ｔ１３）長くな
る。
多くなる条件で、プロセスばらつきにより図３の従来の
半導体回路を構成する全てのＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタの特性がいずれも図４に示す場
合よりも悪くなった場合の動作波形である。この場合、
論理回路においては、Ｏの立ち下がりは遅くなり（時刻
ｔ２〜ｔ４（図４）とｔ２〜ｔ６（図１２））、Ｏの立
ち上がりも遅くなる（時刻ｔ７〜ｔ９（図４）とｔ９〜
ｔ１３（図１２））。一方、プリチャージ信号発生回路
においては、インバータＩＮＶ１〜ＩＮＶｑの遅延時間
が大きくなるため（時刻ｔ１〜ｔ５（図４）とｔ１〜ｔ
９（図１２））、プリチャージ期間は増加し（時刻ｔ７
〜ｔ１１（図４）とｔ９〜ｔ１７（図１２））、Ｏの立
ち上がり時間よりも４Δｔ（＝ｔ１７−ｔ１３）長くな
る。
【００１３】つまり、従来の半導体回路の設計では、図
４に示すようにプロセスばらつきがない場合でプリチャ
ージ期間をＯの立ち上がり時間よりも余裕分すなわち２
Δｔ（＝ｔ１１−ｔ９）だけ長くしているため、図１２
に示すようにＯの立ち上がり時間およびプリチャージ期
間が全体的に増加した場合ではプリチャージ期間に持た
せた余裕もこれらに比例して増加する。
４に示すようにプロセスばらつきがない場合でプリチャ
ージ期間をＯの立ち上がり時間よりも余裕分すなわち２
Δｔ（＝ｔ１１−ｔ９）だけ長くしているため、図１２
に示すようにＯの立ち上がり時間およびプリチャージ期
間が全体的に増加した場合ではプリチャージ期間に持た
せた余裕もこれらに比例して増加する。
【００１４】以上述べてきたように、従来の半導体回路
ではプリチャージ期間に余裕を持たせて設計する必要が
あるため、プリチャージ期間の短縮、すなわち動作サイ
クル時間の短縮にも限界があった。
ではプリチャージ期間に余裕を持たせて設計する必要が
あるため、プリチャージ期間の短縮、すなわち動作サイ
クル時間の短縮にも限界があった。
【００１５】本発明の目的は、プリチャージ回路を有す
る半導体回路において、プリチャージ期間に持たせる余
裕をなくすことでプリチャージ期間を短縮し、論理出力
信号の保持期間を短くすることなく回路動作を安定に保
ちつつ、動作サイクル時間を短縮することにある。
る半導体回路において、プリチャージ期間に持たせる余
裕をなくすことでプリチャージ期間を短縮し、論理出力
信号の保持期間を短くすることなく回路動作を安定に保
ちつつ、動作サイクル時間を短縮することにある。
【００１６】
【課題を解決するための手段】上記目的は、複数の論理
入力およびそれらに対する論理出力を備えた論理ブロッ
クと、前記論理出力が決定する直前にプリチャージ信号
により前記論理出力ノードまたは前記論理ブロック内ノ
ードをプリチャージするプリチャージ回路とで構成され
る論理回路と、前記プリチャージ信号を発生するプリチ
ャージ信号発生回路とを備えた半導体回路において、前
記プリチャージ信号発生回路は、外部クロック信号と、
前記論理出力ノードの信号または前記論理ブロック内ノ
ードの信号とからパルス幅を制御したプリチャージ信号
を生成し前記プリチャージ回路に与える構成とすること
で達成される。
入力およびそれらに対する論理出力を備えた論理ブロッ
クと、前記論理出力が決定する直前にプリチャージ信号
により前記論理出力ノードまたは前記論理ブロック内ノ
ードをプリチャージするプリチャージ回路とで構成され
る論理回路と、前記プリチャージ信号を発生するプリチ
ャージ信号発生回路とを備えた半導体回路において、前
記プリチャージ信号発生回路は、外部クロック信号と、
前記論理出力ノードの信号または前記論理ブロック内ノ
ードの信号とからパルス幅を制御したプリチャージ信号
を生成し前記プリチャージ回路に与える構成とすること
で達成される。
【００１７】
【発明の実施の形態】図１は、本発明の第１の実施例を
示す図である。ＩＮＶはインバータ、ＮＡはＮＡＮＤゲ
ート、ＭＰはＰＭＯＳトランジスタ、ＬＢＬは論理ブロ
ック、ＶＤＤ，ＶＳＳは電源、ＣＫは外部クロック信
号、Ｎはノード、ＣＫＰはプリチャージ信号、Ａ，Ｂは
論理入力信号、Ｏは論理出力信号である。
示す図である。ＩＮＶはインバータ、ＮＡはＮＡＮＤゲ
ート、ＭＰはＰＭＯＳトランジスタ、ＬＢＬは論理ブロ
ック、ＶＤＤ，ＶＳＳは電源、ＣＫは外部クロック信
号、Ｎはノード、ＣＫＰはプリチャージ信号、Ａ，Ｂは
論理入力信号、Ｏは論理出力信号である。
【００１８】以上の構成において、図１の回路の動作に
ついて図２を用いて説明する。図２はＬＢＬを図５に示
す回路で構成した場合の図１の回路の動作波形を概略的
に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定
である。ただし、図４で述べたのと同じ理由からＩＮ
Ｖ，ＮＡの遅延時間は無視している。
ついて図２を用いて説明する。図２はＬＢＬを図５に示
す回路で構成した場合の図１の回路の動作波形を概略的
に示しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定
である。ただし、図４で述べたのと同じ理由からＩＮ
Ｖ，ＮＡの遅延時間は無視している。
【００１９】まず、初期状態（時刻ｔ０）において、
Ａ，Ｂはいずれも低電位でＬＢＬ内のＭＮ１，ＭＮ２は
いずれもオフ、またＣＫＰは高電位でＭＰはオフ、Ｏは
高電位で高インピーダンスとなっている。この状態で、
Ａ，Ｂがいずれも低電位から高電位に切替わると（時刻
ｔ２）、Ｏは高電位から低電位に切替わる（時刻ｔ２〜
ｔ４）。その後、Ａ，Ｂはいずれも再び低電位に切替わ
る（時刻ｔ６）。
Ａ，Ｂはいずれも低電位でＬＢＬ内のＭＮ１，ＭＮ２は
いずれもオフ、またＣＫＰは高電位でＭＰはオフ、Ｏは
高電位で高インピーダンスとなっている。この状態で、
Ａ，Ｂがいずれも低電位から高電位に切替わると（時刻
ｔ２）、Ｏは高電位から低電位に切替わる（時刻ｔ２〜
ｔ４）。その後、Ａ，Ｂはいずれも再び低電位に切替わ
る（時刻ｔ６）。
【００２０】次に、プリチャージ信号発生回路におい
て、ＣＫが低電位から高電位に切替わると（時刻ｔ
６）、この時Ｏの反転信号Ｎは高電位であるため、ＣＫ
Ｐは高電位から低電位に切替わる。これによりＭＰがオ
ンしプリチャージが開始され、Ｏは高電位に切替わる
（時刻ｔ６〜ｔ８）。そして、Ｎが高電位から低電位に
切替わるため（時刻ｔ８）、ＣＫＰは低電位から高電位
に切替わる。これによりＭＰがオフし、プリチャージが
完了する。したがって、プリチャージ期間は時刻ｔ６〜
ｔ８であり、Ｏの立ち上がり時間と等しい。
て、ＣＫが低電位から高電位に切替わると（時刻ｔ
６）、この時Ｏの反転信号Ｎは高電位であるため、ＣＫ
Ｐは高電位から低電位に切替わる。これによりＭＰがオ
ンしプリチャージが開始され、Ｏは高電位に切替わる
（時刻ｔ６〜ｔ８）。そして、Ｎが高電位から低電位に
切替わるため（時刻ｔ８）、ＣＫＰは低電位から高電位
に切替わる。これによりＭＰがオフし、プリチャージが
完了する。したがって、プリチャージ期間は時刻ｔ６〜
ｔ８であり、Ｏの立ち上がり時間と等しい。
【００２１】次に、プロセスばらつきを考慮した場合の
図１の回路の動作について説明する。図９，図１０はプ
ロセスばらつき時の図１の回路の動作波形を概略的に示
しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定であ
る。ただし、ＩＮＶ，ＮＡの遅延時間は図２と同様無視
している。
図１の回路の動作について説明する。図９，図１０はプ
ロセスばらつき時の図１の回路の動作波形を概略的に示
しており、各時刻ｔ０〜ｔ２６の間隔はΔｔで一定であ
る。ただし、ＩＮＶ，ＮＡの遅延時間は図２と同様無視
している。
【００２２】図９は、図３の従来の半導体回路において
プリチャージ期間の余裕が最も少なくなる条件、すなわ
ちプロセスばらつきにより図１の回路を構成する全ての
NMOSトランジスタの特性が図２に示す場合よりも良くな
った場合の動作波形である。この場合、論理回路におい
ては、論理ブロックＬＢＬはＮＭＯＳトランジスタで構
成されるためＯの立ち下がりは速くなるが（時刻ｔ２〜
ｔ４（図２）とｔ２〜ｔ３（図９））、ＰＭＯＳトラン
ジスタＭＰの特性は変わらないため立ち上がりは変わら
ない（時刻ｔ６〜ｔ８（図２）とｔ６〜ｔ８（図
９））。そのため、プリチャージ信号発生回路において
は、信号Ｎが高電位に切替わる時刻が早くなるが（時刻
ｔ４からｔ３に）、ＣＫＰのパルス幅すなわちプリチャ
ージ期間は変化なく（時刻ｔ６〜ｔ８）、Ｏの立ち上が
り時間と等しい。
プリチャージ期間の余裕が最も少なくなる条件、すなわ
ちプロセスばらつきにより図１の回路を構成する全ての
NMOSトランジスタの特性が図２に示す場合よりも良くな
った場合の動作波形である。この場合、論理回路におい
ては、論理ブロックＬＢＬはＮＭＯＳトランジスタで構
成されるためＯの立ち下がりは速くなるが（時刻ｔ２〜
ｔ４（図２）とｔ２〜ｔ３（図９））、ＰＭＯＳトラン
ジスタＭＰの特性は変わらないため立ち上がりは変わら
ない（時刻ｔ６〜ｔ８（図２）とｔ６〜ｔ８（図
９））。そのため、プリチャージ信号発生回路において
は、信号Ｎが高電位に切替わる時刻が早くなるが（時刻
ｔ４からｔ３に）、ＣＫＰのパルス幅すなわちプリチャ
ージ期間は変化なく（時刻ｔ６〜ｔ８）、Ｏの立ち上が
り時間と等しい。
【００２３】図１０は、図３の従来の半導体回路におい
てプリチャージ期間の余裕が最も多くなる条件、すなわ
ちプロセスばらつきにより図１の回路を構成する全ての
NMOSトランジスタおよびＰＭＯＳトランジスタの特性が
いずれも図２に示す場合よりも悪くなった場合の動作波
形である。この場合、論理回路においては、Ｏの立ち下
がりは遅くなり（時刻ｔ２〜ｔ４（図２）とｔ２〜ｔ６
（図１０））、Ｏの立ち上がりも遅くなる（時刻ｔ６〜
ｔ８（図２）とｔ７〜ｔ１１（図１０））。そのため、
プリチャージ信号発生回路においては、信号Ｎが高電位
に切替わる時刻が遅くなり（時刻ｔ４からｔ６に）、低
電位に切替わる時刻が遅くなり（時刻ｔ８からｔ１１
に）、ＣＫＰのパルス幅すなわちプリチャージ期間はＯ
の立ち上がり時間に応じて長くなる（時刻ｔ６〜ｔ８か
ら時刻ｔ７〜ｔ１１に）。
てプリチャージ期間の余裕が最も多くなる条件、すなわ
ちプロセスばらつきにより図１の回路を構成する全ての
NMOSトランジスタおよびＰＭＯＳトランジスタの特性が
いずれも図２に示す場合よりも悪くなった場合の動作波
形である。この場合、論理回路においては、Ｏの立ち下
がりは遅くなり（時刻ｔ２〜ｔ４（図２）とｔ２〜ｔ６
（図１０））、Ｏの立ち上がりも遅くなる（時刻ｔ６〜
ｔ８（図２）とｔ７〜ｔ１１（図１０））。そのため、
プリチャージ信号発生回路においては、信号Ｎが高電位
に切替わる時刻が遅くなり（時刻ｔ４からｔ６に）、低
電位に切替わる時刻が遅くなり（時刻ｔ８からｔ１１
に）、ＣＫＰのパルス幅すなわちプリチャージ期間はＯ
の立ち上がり時間に応じて長くなる（時刻ｔ６〜ｔ８か
ら時刻ｔ７〜ｔ１１に）。
【００２４】以上述べてきたように、本回路ではＯがプ
リチャージにより高電位に切替わることでプリチャージ
期間が完了するようになっており、回路を構成する素子
の電源変動，温度変動，プロセスばらつき等によってＯ
の立ち上がり時間が変化しても、プリチャージ期間（時
刻ｔ６〜ｔ８）が立ち上がり時間に応じて変化するた
め、プリチャージ期間に余裕を持たせて設計する必要が
ない。そのため、図３の従来回路と比較して、回路を構
成する素子の電源変動，温度変動，プロセスばらつき等
がない場合ではプリチャージ期間を４Δｔ（＝ｔ１１−
ｔ７）（図４）から２Δｔ（＝ｔ８−ｔ６）（図２）に
短縮でき、動作サイクル時間を１２Δｔ（＝ｔ１９−ｔ
７）(図４)から１０Δｔ（＝ｔ１６−ｔ６）(図２)に短
縮できる。また、プロセスばらつきによりＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタの特性がいずれも
悪くなった場合ではプリチャージ期間を８Δｔ（＝ｔ１
７−ｔ９）（図１２）から４Δｔ（＝ｔ１１−ｔ７）
（図１０）に短縮でき、動作サイクル時間を１６Δｔ
（＝ｔ２５−ｔ９）（図１２）から１２Δｔ（＝ｔ１９
−ｔ７）（図１０）に短縮できる。
リチャージにより高電位に切替わることでプリチャージ
期間が完了するようになっており、回路を構成する素子
の電源変動，温度変動，プロセスばらつき等によってＯ
の立ち上がり時間が変化しても、プリチャージ期間（時
刻ｔ６〜ｔ８）が立ち上がり時間に応じて変化するた
め、プリチャージ期間に余裕を持たせて設計する必要が
ない。そのため、図３の従来回路と比較して、回路を構
成する素子の電源変動，温度変動，プロセスばらつき等
がない場合ではプリチャージ期間を４Δｔ（＝ｔ１１−
ｔ７）（図４）から２Δｔ（＝ｔ８−ｔ６）（図２）に
短縮でき、動作サイクル時間を１２Δｔ（＝ｔ１９−ｔ
７）(図４)から１０Δｔ（＝ｔ１６−ｔ６）(図２)に短
縮できる。また、プロセスばらつきによりＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタの特性がいずれも
悪くなった場合ではプリチャージ期間を８Δｔ（＝ｔ１
７−ｔ９）（図１２）から４Δｔ（＝ｔ１１−ｔ７）
（図１０）に短縮でき、動作サイクル時間を１６Δｔ
（＝ｔ２５−ｔ９）（図１２）から１２Δｔ（＝ｔ１９
−ｔ７）（図１０）に短縮できる。
【００２５】なお、ＩＮＶを奇数段インバータに置き換
えても同様の議論が成立するのは明らかである。
えても同様の議論が成立するのは明らかである。
【００２６】図６は、本発明の第２の実施例を示す図で
ある。ＯＲはＯＲゲート、ＭＰはＰＭＯＳトランジス
タ、ＬＢＬは論理ブロック、ＶＤＤ，ＶＳＳは電源、／
ＣＫは外部クロック否定信号、Ｎはノード、ＣＫＰはプ
リチャージ信号、Ａ，Ｂは論理入力信号、Ｏは論理出力
信号である。
ある。ＯＲはＯＲゲート、ＭＰはＰＭＯＳトランジス
タ、ＬＢＬは論理ブロック、ＶＤＤ，ＶＳＳは電源、／
ＣＫは外部クロック否定信号、Ｎはノード、ＣＫＰはプ
リチャージ信号、Ａ，Ｂは論理入力信号、Ｏは論理出力
信号である。
【００２７】本回路は、Ｏが低電位かつ／ＣＫが低電位
の時にのみＣＫＰが高電位になることから、論理的には
図１に示す第１の実施例の回路と等価である。なお、Ｏ
を直接ＯＲに入力しないで、偶数段インバータを介して
ＯＲに入力しても同様の議論が成立するのは明らかであ
る。
の時にのみＣＫＰが高電位になることから、論理的には
図１に示す第１の実施例の回路と等価である。なお、Ｏ
を直接ＯＲに入力しないで、偶数段インバータを介して
ＯＲに入力しても同様の議論が成立するのは明らかであ
る。
【００２８】図７は、本発明の第３の実施例を示す図で
ある。ＩＮＶ１〜ＩＮＶｒ（ｒ＝２ｋ，ｋ＝０，１，
２，…）、ＩＮＶＡ，ＩＮＶＢ，ＩＮＶＣ，／ＩＮＶ
Ａ，／ＩＮＶＢはインバータ、ＮＡ１，ＮＡ２はＮＡＮ
Ｄゲート、ＭＰ１，ＭＰ２，／ＭＰ１，／ＭＰ２，ＭＰ
ＯはＰＭＯＳトランジスタ、ＭＮ１〜ＭＮｎ（ｎ＝１，
２,…）,／ＭＮ１〜／ＭＮｎ，ＭＮＯ，ＭＮＤはＮＭＯ
Ｓトランジスタ、ＶＤＤ，ＶＳＳは電源、ＣＫは外部ク
ロック信号、ＣＫＰはプリチャージ信号、／CKPはプリ
チャージ否定信号、Ｎ１，Ｎ２，Ｄ，／Ｄはノード、Ｓ
１〜Ｓｎは論理入力信号、／Ｓ１〜／Ｓｎは論理入力否
定信号、Ｏは論理出力信号である。
ある。ＩＮＶ１〜ＩＮＶｒ（ｒ＝２ｋ，ｋ＝０，１，
２，…）、ＩＮＶＡ，ＩＮＶＢ，ＩＮＶＣ，／ＩＮＶ
Ａ，／ＩＮＶＢはインバータ、ＮＡ１，ＮＡ２はＮＡＮ
Ｄゲート、ＭＰ１，ＭＰ２，／ＭＰ１，／ＭＰ２，ＭＰ
ＯはＰＭＯＳトランジスタ、ＭＮ１〜ＭＮｎ（ｎ＝１，
２,…）,／ＭＮ１〜／ＭＮｎ，ＭＮＯ，ＭＮＤはＮＭＯ
Ｓトランジスタ、ＶＤＤ，ＶＳＳは電源、ＣＫは外部ク
ロック信号、ＣＫＰはプリチャージ信号、／CKPはプリ
チャージ否定信号、Ｎ１，Ｎ２，Ｄ，／Ｄはノード、Ｓ
１〜Ｓｎは論理入力信号、／Ｓ１〜／Ｓｎは論理入力否
定信号、Ｏは論理出力信号である。
【００２９】以上の構成において、図７の回路の動作に
ついて説明する。初期状態において、Ｓ１〜Ｓｎ，／Ｓ
１〜／Ｓｎはいずれも低電位でＭＮ１〜ＭＮｎ，／ＭＮ
１〜／ＭＮｎはいずれもオフ、またＣＫは低電位、ＣＫ
Ｐは高電位でＭＰ２，／MP2はいずれもオフ、Ｄ，／Ｄ
はいずれも高電位でＭＰＯ，ＭＮＯはいずれもオフ、Ｏ
は低電位で高インピーダンスとなっている。この状態
で、Ｓ１〜Ｓｎのうち１つ以上が低電位から高電位に切
替わった場合は、Ｄが高電位から低電位に切替わり、Ｍ
ＰＯがオンしＯは低電位から高電位に切替わる。また、
／Ｓ１〜／Ｓｎのうち１つ以上が低電位から高電位に切
替わった場合は、／Ｄが高電位から低電位に切替わり、
ＭＮＯがオンしＯは低電位のままとなる。その後、Ｓ１
〜Ｓｎ，／Ｓ１〜／Ｓｎはいずれも再び低電位に切替わ
る。
ついて説明する。初期状態において、Ｓ１〜Ｓｎ，／Ｓ
１〜／Ｓｎはいずれも低電位でＭＮ１〜ＭＮｎ，／ＭＮ
１〜／ＭＮｎはいずれもオフ、またＣＫは低電位、ＣＫ
Ｐは高電位でＭＰ２，／MP2はいずれもオフ、Ｄ，／Ｄ
はいずれも高電位でＭＰＯ，ＭＮＯはいずれもオフ、Ｏ
は低電位で高インピーダンスとなっている。この状態
で、Ｓ１〜Ｓｎのうち１つ以上が低電位から高電位に切
替わった場合は、Ｄが高電位から低電位に切替わり、Ｍ
ＰＯがオンしＯは低電位から高電位に切替わる。また、
／Ｓ１〜／Ｓｎのうち１つ以上が低電位から高電位に切
替わった場合は、／Ｄが高電位から低電位に切替わり、
ＭＮＯがオンしＯは低電位のままとなる。その後、Ｓ１
〜Ｓｎ，／Ｓ１〜／Ｓｎはいずれも再び低電位に切替わ
る。
【００３０】次に、プリチャージ信号発生回路におい
て、ＣＫが低電位から高電位に切替わると、この時Ｄ，
／Ｄのいずれか一方は低電位であり、Ｎ１およびその遅
延反転信号Ｎ２はいずれも高電位であるため、ＣＫＰは
高電位から低電位に切替わり、／ＣＫＰは低電位から高
電位に切替わる。これにより、ＭＰ２,／ＭＰ２,ＭＮＤ
がいずれもオンしプリチャージが開始され、Ｄ，／Ｄは
いずれも高電位に切替わり、Ｏは低電位に切替わる。そ
の後、Ｎ１，Ｎ２がいずれも高電位から低電位に切替わ
るため、ＣＫＰは低電位から高電位に切替わる。これに
よりＭＰ２，／ＭＰ２，ＭＮＤがいずれもオフしプリチ
ャージが完了する。
て、ＣＫが低電位から高電位に切替わると、この時Ｄ，
／Ｄのいずれか一方は低電位であり、Ｎ１およびその遅
延反転信号Ｎ２はいずれも高電位であるため、ＣＫＰは
高電位から低電位に切替わり、／ＣＫＰは低電位から高
電位に切替わる。これにより、ＭＰ２,／ＭＰ２,ＭＮＤ
がいずれもオンしプリチャージが開始され、Ｄ，／Ｄは
いずれも高電位に切替わり、Ｏは低電位に切替わる。そ
の後、Ｎ１，Ｎ２がいずれも高電位から低電位に切替わ
るため、ＣＫＰは低電位から高電位に切替わる。これに
よりＭＰ２，／ＭＰ２，ＭＮＤがいずれもオフしプリチ
ャージが完了する。
【００３１】以上述べてきたように、第１の実施例同
様、本回路ではプリチャージ期間に余裕を持たせて設計
する必要がないため、プリチャージ期間の短縮、すなわ
ち動作サイクル時間の短縮が可能となる。
様、本回路ではプリチャージ期間に余裕を持たせて設計
する必要がないため、プリチャージ期間の短縮、すなわ
ち動作サイクル時間の短縮が可能となる。
【００３２】図８は、本発明の第４の実施例を示す図で
ある。論理回路の構成は図７と同じであるが、プリチャ
ージ信号発生回路の構成が異なる。ＮＡ１〜ＮＡ４はNA
NDゲート、ＣＫは外部クロック信号、ＣＫＰはプリチャ
ージ信号、Ｎ１〜Ｎ３，Ｄ，／Ｄはノード、Ｓ１〜Ｓｎ
は論理入力信号、／Ｓ１〜／Ｓｎは論理入力否定信号、
Ｏは論理出力信号である。
ある。論理回路の構成は図７と同じであるが、プリチャ
ージ信号発生回路の構成が異なる。ＮＡ１〜ＮＡ４はNA
NDゲート、ＣＫは外部クロック信号、ＣＫＰはプリチャ
ージ信号、Ｎ１〜Ｎ３，Ｄ，／Ｄはノード、Ｓ１〜Ｓｎ
は論理入力信号、／Ｓ１〜／Ｓｎは論理入力否定信号、
Ｏは論理出力信号である。
【００３３】以上の構成において、図８の回路の動作に
ついて説明する。初期状態において、Ｓ１〜Ｓｎ，／Ｓ
１〜／Ｓｎはいずれも低電位、Ｎ１は高電位，Ｎ２は低
電位，Ｎ３は高電位、ＣＫは低電位、ＣＫＰは高電位、
Ｄ，／Ｄはいずれも高電位、Ｏは低電位で高インピーダ
ンスとなっている。この状態で、Ｓ１〜Ｓｎのうち１つ
以上が低電位から高電位に切替わった場合は、Ｄが高電
位から低電位に切替わり、Ｏは低電位から高電位に切替
わる。また、／Ｓ１〜／Ｓｎのうち１つ以上が低電位か
ら高電位に切替わった場合は、／Ｄが高電位から低電位
に切替わり、Ｏは低電位のままとなる。その後、Ｓ１〜
Ｓｎ，／Ｓ１〜／Ｓｎはいずれも再び低電位に切替わ
る。
ついて説明する。初期状態において、Ｓ１〜Ｓｎ，／Ｓ
１〜／Ｓｎはいずれも低電位、Ｎ１は高電位，Ｎ２は低
電位，Ｎ３は高電位、ＣＫは低電位、ＣＫＰは高電位、
Ｄ，／Ｄはいずれも高電位、Ｏは低電位で高インピーダ
ンスとなっている。この状態で、Ｓ１〜Ｓｎのうち１つ
以上が低電位から高電位に切替わった場合は、Ｄが高電
位から低電位に切替わり、Ｏは低電位から高電位に切替
わる。また、／Ｓ１〜／Ｓｎのうち１つ以上が低電位か
ら高電位に切替わった場合は、／Ｄが高電位から低電位
に切替わり、Ｏは低電位のままとなる。その後、Ｓ１〜
Ｓｎ，／Ｓ１〜／Ｓｎはいずれも再び低電位に切替わ
る。
【００３４】次に、プリチャージ信号発生回路におい
て、ＣＫが低電位から高電位に切替わると、Ｎ１が高電
位であるため、ＣＫＰは高電位から低電位に切替わる。
これによりプリチャージが開始され、Ｄ，／Ｄはいずれ
も高電位に切替わり、Ｏは低電位に切替わる。その後、
Ｎ３が高電位から低電位に切替わり、Ｎ２が低電位から
高電位に切替わり、この時ＣＫが高電位であるため、Ｎ
１が高電位から低電位に切替わり、ＣＫＰは低電位から
高電位に切替わる。これによりプリチャージが完了す
る。なお、プリチャージ信号発生回路では、ＮＡ３，Ｎ
Ａ４により構成されるラッチがあるため、プリチャージ
完了後でＣＫが高電位である時に論理入力信号が入って
Ｄ，／Ｄの一方が低電位となっても、プリチャージ状態
となることはなく、正しい論理出力を得ることができ
る。
て、ＣＫが低電位から高電位に切替わると、Ｎ１が高電
位であるため、ＣＫＰは高電位から低電位に切替わる。
これによりプリチャージが開始され、Ｄ，／Ｄはいずれ
も高電位に切替わり、Ｏは低電位に切替わる。その後、
Ｎ３が高電位から低電位に切替わり、Ｎ２が低電位から
高電位に切替わり、この時ＣＫが高電位であるため、Ｎ
１が高電位から低電位に切替わり、ＣＫＰは低電位から
高電位に切替わる。これによりプリチャージが完了す
る。なお、プリチャージ信号発生回路では、ＮＡ３，Ｎ
Ａ４により構成されるラッチがあるため、プリチャージ
完了後でＣＫが高電位である時に論理入力信号が入って
Ｄ，／Ｄの一方が低電位となっても、プリチャージ状態
となることはなく、正しい論理出力を得ることができ
る。
【００３５】以上述べてきたように、第１の実施例同
様、本回路ではプリチャージ期間に余裕を持たせて設計
する必要がないため、プリチャージ期間の短縮、すなわ
ち動作サイクル時間の短縮が可能となる。
様、本回路ではプリチャージ期間に余裕を持たせて設計
する必要がないため、プリチャージ期間の短縮、すなわ
ち動作サイクル時間の短縮が可能となる。
【００３６】なお、以上の実施例において、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとを逆にし、各電位
の高低関係を逆にしても、全く同様の議論が成り立つこ
とは明らかである。
ランジスタとＰＭＯＳトランジスタとを逆にし、各電位
の高低関係を逆にしても、全く同様の議論が成り立つこ
とは明らかである。
【００３７】
【発明の効果】以上述べてきたように、本発明の回路で
は、論理回路内でプリチャージされるノードがプリチャ
ージにより高電位に切替わることでプリチャージ期間が
完了するようになっており、回路を構成する素子の電源
変動，温度変動，プロセスばらつき等によってプリチャ
ージされるノードの立ち上がり時間が変化しても、プリ
チャージ期間が立ち上がり時間に応じて変化するため、
プリチャージ期間に余裕を持たせて設計する必要がな
い。そのため、プリチャージ期間を短縮でき、動作サイ
クル時間を例えば５／６〜３／４に短縮できる。
は、論理回路内でプリチャージされるノードがプリチャ
ージにより高電位に切替わることでプリチャージ期間が
完了するようになっており、回路を構成する素子の電源
変動，温度変動，プロセスばらつき等によってプリチャ
ージされるノードの立ち上がり時間が変化しても、プリ
チャージ期間が立ち上がり時間に応じて変化するため、
プリチャージ期間に余裕を持たせて設計する必要がな
い。そのため、プリチャージ期間を短縮でき、動作サイ
クル時間を例えば５／６〜３／４に短縮できる。
【図１】本発明の第１の実施例を示す回路図。
【図２】ＬＢＬを図５に示す回路で構成した場合の図１
の回路の動作波形図。
の回路の動作波形図。
【図３】従来例を示す回路図。
【図４】ＬＢＬを図５に示す回路で構成した場合の図３
の回路の動作波形図。
の回路の動作波形図。
【図５】論理ブロック（ＬＢＬ）の構成例を示す回路
図。
図。
【図６】本発明の第２の実施例を示す回路図。
【図７】本発明の第３の実施例を示す回路図。
【図８】本発明の第４の実施例を示す回路図。
【図９】ＬＢＬを図５に示す回路で構成した場合の図１
の回路の動作波形図。
の回路の動作波形図。
【図１０】ＬＢＬを図５に示す回路で構成した場合の図
１の回路の動作波形図。
１の回路の動作波形図。
【図１１】ＬＢＬを図５に示す回路で構成した場合の図
３の回路の動作波形図。
３の回路の動作波形図。
【図１２】ＬＢＬを図５に示す回路で構成した場合の図
３の回路の動作波形図。
３の回路の動作波形図。
ＬＢＬ…論理ブロック、ＮＡ…ＮＡＮＤゲート、ＯＲ…
ＯＲゲート、ＩＮＶ…インバータ、ＭＰ…ＰＭＯＳトラ
ンジスタ、ＭＮ…ＮＭＯＳトランジスタ、ＣＫ…外部ク
ロック信号、／ＣＫ…外部クロック否定信号、ＣＫＰ…
プリチャージ信号、／ＣＫＰ…プリチャージ否定信号、
Ａ，Ｂ，Ｓ１〜Ｓｎ…論理入力信号、／Ｓ１〜／Ｓｎ…
論理入力否定信号、Ｏ…論理出力信号、Ｎ…ノード、Ｖ
ＤＤ…電源、ＶＳＳ…電源。
ＯＲゲート、ＩＮＶ…インバータ、ＭＰ…ＰＭＯＳトラ
ンジスタ、ＭＮ…ＮＭＯＳトランジスタ、ＣＫ…外部ク
ロック信号、／ＣＫ…外部クロック否定信号、ＣＫＰ…
プリチャージ信号、／ＣＫＰ…プリチャージ否定信号、
Ａ，Ｂ，Ｓ１〜Ｓｎ…論理入力信号、／Ｓ１〜／Ｓｎ…
論理入力否定信号、Ｏ…論理出力信号、Ｎ…ノード、Ｖ
ＤＤ…電源、ＶＳＳ…電源。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 楠 武志
千葉県茂原市早野3681番地 日立デバイ
スエンジニアリング株式会社内
(56)参考文献 特開 昭61−161824（ＪＰ，Ａ)
特開 昭58−211226（ＪＰ，Ａ)
特開 昭63−26027（ＪＰ，Ａ)
特開 平６−152386（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4197
H03K 19/00
H03K 19/01 - 19/082
H03K 19/094 - 19/096
Claims (5)
- 【請求項１】複数の論理ノードごとに設けられ、それぞ
れの論理入力の論理演算結果を前記複数の論理ノードの
うちの対応するものに反映するための複数の論理ブロッ
クと、前記論理演算結果の反映のための期間に先立つプ
リチャージ期間中に前記複数の論理ノードをそれぞれ充
電する複数のプリチャージ回路と、前記複数のプリチャ
ージ回路のそれぞれに前記プリチャージ期間を規定する
パルス状のプリチャージ信号を供給する共通のプリチャ
ージ信号発生回路とを備え、前記プリチャージ信号発生
回路は、外部から与える外部クロック信号に基づき前記
プリチャージ期間の開始を制御し、充電の結果により前
記複数の論理ノードのいずれもが所定電位に達したこと
を検出して前記プリチャージ期間の終了を制御する構成
としたことを特徴とする半導体回路。 - 【請求項２】論理入力相補信号対のうちの論理入力肯定
信号を第１ノードに反映するための第１論理ブロック
と、前記論理入力相補信号対のうちの論理入力否定信号
を第２ノードに反映するための第２論理ブロックと、前
記第１ノード及び第２ノードへの入力信号の反映のため
の期間に先立つプリチャージ期間中に前記第１ノード及
び第２ノードをそれぞれ充電するプリチャージ回路とを
含む論理回路、及び前記プリチャージ期間を規定するパ
ルス状のプリチャージ信号を生成して前記プリチャージ
回路に与えるプリチャージ信号発生回路を備え、前記プ
リチャージ信号発生回路は、外部から与える外部クロッ
ク信号に基づき前記プリチャージ期間の開始を制御し、
充電の結果により前記第１ノードと前記第２ノードが共
に所定電位に達したことを検出して前記プリチャージ期
間の終了を制御する構成としたことを特徴とする半導体
回路。 - 【請求項３】前記第１の論理ブロックは、前記論理入力
肯定信号をゲート入力とし、一端が前記第１ノードに接
続され、他端が第１の電源に接続されるＮＭＯＳ（また
はＰＭＯＳ）トランジスタを含み、前記第２の論理ブロックは、前記論理入力否定信号をゲ
ート入力とし、一端が 前記第２ノードに接続され、他端
が前記第１の電源に接続されるＮＭＯＳ（またはＰＭＯ
Ｓ）トランジスタを含み、 前記論理回路は更に、前記 第１ノードをゲート入力と
し、前記第１、第２ノードの状態を代表して出力するた
めの論理出力ノードに一端が接続され、他端が第２の電
源に接続されるＰＭＯＳ（またはＮＭＯＳ）トランジス
タと、第２ノードの否定信号をゲート入力とし、一端が
前記論理出力ノードに接続され、他端が前記第１の電源
に接続されるＮＭＯＳ（またはＰＭＯＳ）トランジスタ
と、前記第１ノードをゲート入力とし、一端が前記第２
ノードに接続され、他端が前記第２の電源に接続される
ＰＭＯＳ（またはＮＭＯＳ）トランジスタと、前記第２
ノードをゲート入力とし、一端が前記第１ノードに接続
され、他端が前記第２の電源に接続されるＰＭＯＳ（ま
たはＮＭＯＳ）トランジスタとを含み、 前記プリチャージ回路は、前記プリチャージ信号をゲー
ト入力とし、一端が前記第１ノードに接続され、他端が
前記第２の電源に接続されるＰＭＯＳ（またはＮＭＯ
Ｓ）トランジスタと、前記プリチャージ信号をゲート入
力とし、一端が前記第２ノードに接続され、他端が前記
第２の電源に接続されるＰＭＯＳ（またはＮＭＯＳ）ト
ランジスタと、前記プリチャージ信号の否定信号をゲー
ト入力とし、一端が前記論理出力ノードに接続され、他
端が第１の電源に接続されるＮＭＯＳ（またはＰＭＯ
Ｓ）トランジスタとにより構成されることを特徴とする
請求項２記載の半導体回路。 - 【請求項４】前記プリチャージ信号発生回路は、前記プ
リチャージ信号を出力とする第１の論理ゲートと、前記
第１ノードおよび前記第２ノードを入力とする第２の論
理ゲートとを含み、前記第１の論理ゲートは前記外部ク
ロック信号と前記第２の論理ゲートの出力信号または１
段以上のインバータを介した前記第２の論理ゲートの出
力信号を入力とすることを特徴とする請求項３記載の半
導体回路。 - 【請求項５】前記プリチャージ信号発生回路は、前記プ
リチャージ信号を出力とする第１の論理ゲートと、前記
第１ノードおよび前記第２ノードを入力とする第２の論
理ゲートと、第３の論理ゲートの出力および第２の論理
ゲートの出力を入力とする第４の論理ゲートと、第４の
論理ゲートの出力および前記外部クロック信号を入力と
する第３の論理ゲートとにより構成され、前記第１の論
理ゲートは前記第３の論理ゲートの出力と前記外部クロ
ック信号とを入力とすることを特徴とする請求項３記載
の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11774497A JP3531418B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11774497A JP3531418B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312687A JPH10312687A (ja) | 1998-11-24 |
| JP3531418B2 true JP3531418B2 (ja) | 2004-05-31 |
Family
ID=14719241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11774497A Expired - Lifetime JP3531418B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531418B2 (ja) |
-
1997
- 1997-05-08 JP JP11774497A patent/JP3531418B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10312687A (ja) | 1998-11-24 |
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