JPH1131962A - データバス出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 セットアップ時間を短縮すると共に、入力容
量を軽減することができるデータバス出力回路を提供す
ることを目的とする。 【解決手段】 このデータバス出力回路は、入力をクロ
ックφ、＊φに応じて保持して出力するマスター回路１
と、マスター回路１の出力信号をクロックφ、＊φと反
転したクロック＊φ、φに応じて保持して出力するスレ
ーブ回路９とを有するマスタースレーブ型Ｄ形フリップ
フロップ回路を用いてスレーブ回路９の出力をバス出力
とするデータバス出力回路において、マスター回路１と
スレーブ回路９との間に、マスター回路１の出力を反転
させてスレーブ回路９に供給するインバータ回路６を設
けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば双方向、複
数のデータ伝送に適用して好適なデータバス出力回路に
関する。

【０００２】

【従来の技術】従来、ＬＳＩ（Large Scale Integratio
n ）の設計において、トランジスタなどの素子の接続関
係と例えばＭＯＳトランジスタのチャネル幅や抵抗素子
の抵抗値等の定数を回路構成法に基づいて決定する必要
があった。例えば、機能ブロックに要求される速度、消
費電力、入出力信号レベル、安定性、駆動負荷、占有面
積などの条件を考慮してこの回路構成が決定される。

【０００３】ＬＳＩ全体についてこのような回路構成に
より最適な回路接続と定数を選定することは設計工数上
からも不可能であり、標準的な回路接続形式と定数決定
の方式を複数種類決めておいて、それを適宜用いるよう
にしていた。

【０００４】このような論理ＬＳＩの中で用いられるＭ
ＯＳ（Metal Oxide Semiconductor）で構成される代表
的な回路接続形式として、クロックドインバータと、ト
ランスミッションゲートとがある。図４に、従来のクロ
ックドインバータ型バス出力回路の回路図を示す。クロ
ックドインバータは、反転の論理演算処理を行うゲート
であり、動作がクロック制御されるものである。例え
ば、クロック信号との同期をとる場合や遅延時間の確
保、ゲートの構成素子数を減らして集積度を上げる場合
等に用いられる。

【０００５】図４において、従来のクロックドインバー
タ型バス出力回路は、入力ノードｉｎと、入力ノードｉ
ｎに印加される信号によりオンまたはオフに制御される
ｐＭＯＳトランジスタ４０と、制御信号＊ｅｎ（ｅｎの
反転信号）によりオンまたはオフに制御されるｐＭＯＳ
トランジスタ４１と、制御信号ｅｎによりオンまたはオ
フに制御されるｎＭＯＳトランジスタ４２と、入力ノー
ドｉｎに印加される信号によりオンまたはオフに制御さ
れるｎＭＯＳトランジスタ４３と、出力ノードｏｕｔ
と、を有する。

【０００６】次に、このような従来のクロックドインバ
ータ型バス出力回路の接続関係を示す。ｐＭＯＳトラン
ジスタ４０のソース（Ｓ）が電源電圧に接続され、ゲー
ト（Ｇ）が入力ノードｉｎと接続され、ドレイン（Ｄ）
がｐＭＯＳトランジスタ４１のソース（Ｓ）と接続され
る。ｐＭＯＳトランジスタ４１のソース（Ｓ）がｐＭＯ
Ｓトランジスタ４０のドレイン（Ｄ）に接続され、ゲー
ト（Ｇ）が制御信号＊ｅｎの入力端子と接続され、ドレ
イン（Ｄ）が出力ノードｏｕｔと接続される。ｎＭＯＳ
トランジスタ４２のドレイン（Ｄ）が出力ノードｏｕｔ
と接続され、ゲート（Ｇ）が制御信号ｅｎの入力端子と
接続され、ソース（Ｓ）がｎＭＯＳトランジスタ４３の
ドレイン（Ｄ）と接続される。ｎＭＯＳトランジスタ４
３のドレイン（Ｄ）がｎＭＯＳトランジスタ４２のソー
ス（Ｓ）に接続され、ゲート（Ｇ）が入力ノードｉｎと
接続され、ソース（Ｓ）がアースに接続される。

【０００７】このような従来のクロックドインバータ型
バス出力回路の動作を以下に説明する。制御信号ｅｎが
ハイレベル（Ｈ）、＊ｅｎがローレベル（Ｌ）のとき、
ｐＭＯＳトランジスタ４１のゲート（Ｇ）にローレベル
（Ｌ）の制御信号＊ｅｎが供給され、ｎＭＯＳトランジ
スタ４２のゲート（Ｇ）にハイレベル（Ｈ）の制御信号
ｅｎが供給される。このとき、制御信号＊ｅｎが供給さ
れるｐＭＯＳトランジスタ４１及び制御信号ｅｎが供給
されるｎＭＯＳトランジスタ４２が共にオンの状態にな
る。入力ノードｉｎに印加される信号がハイレベル
（Ｈ）のとき、ゲート（Ｇ）が入力ノードｉｎに接続さ
れているｐＭＯＳトランジスタ４０がオン状態に、ｎＭ
ＯＳトランジスタ４３がオフ状態になるので入力ノード
ｉｎに印加される信号の反転信号であるローレベルの信
号が出力ノードｏｕｔに出力される（逆も同様）。

【０００８】また、制御信号ｅｎがローレベル（Ｌ）、
＊ｅｎがハイレベル（Ｈ）のとき、ｐＭＯＳトランジス
タ４１のゲート（Ｇ）にハイレベル（Ｈ）の制御信号＊
ｅｎが供給され、ｎＭＯＳトランジスタ４２のゲート
（Ｇ）にローレベル（Ｌ）の制御信号ｅｎが供給され
る。このとき、制御信号＊ｅｎが供給されるｐＭＯＳト
ランジスタ４１及び制御信号ｅｎが供給されるｎＭＯＳ
トランジスタ４２が共にオフの状態になる。これによ
り、出力ノードｏｕｔはハイインピーダンス状態とな
り、他の出力回路からバスに出力されるデータとの衝突
が回避される。なお、これらのバス出力回路ではデータ
バスを駆動する十分大きな駆動能力をもつサイズのトラ
ンジスタで構成する必要がある。

【０００９】図５に、従来のトランスミッション型バス
出力回路の回路図を示す。トランスミッションゲート
は、信号の伝搬処理を行うゲートであり、例えば、ゲー
トの構成素子数を減らして速度を上げる場合等に用いら
れる。

【００１０】図５において、従来のトランスミッション
型バス出力回路は、入力ノードｉｎと、入力ノードｉｎ
に印加される信号によりオンまたはオフに制御されるｐ
ＭＯＳトランジスタ５０と、入力ノードｉｎに印加され
る信号によりオンまたはオフに制御されるｎＭＯＳトラ
ンジスタ５１と、制御信号＊ｅｎ（ｅｎの反転信号）に
よりオンまたはオフに制御されるｐＭＯＳトランジスタ
５２と、制御信号ｅｎによりオンまたはオフに制御され
るｎＭＯＳトランジスタ５３と、出力ノードｏｕｔと、
を有する。

【００１１】次に、このような従来のトランスミッショ
ン型バス出力回路の接続関係を示す。ｐＭＯＳトランジ
スタ５０のソース（Ｓ）が電源電圧に接続され、ゲート
（Ｇ）が入力ノードｉｎと接続され、ドレイン（Ｄ）が
ｎＭＯＳトランジスタ５１のドレイン（Ｄ）と接続され
る。ｎＭＯＳトランジスタ５１のドレイン（Ｄ）がｐＭ
ＯＳトランジスタ５０のドレイン（Ｄ）に接続され、ゲ
ート（Ｇ）が入力ノードｉｎと接続され、ソース（Ｓ）
がアースに接続される。ｐＭＯＳトランジスタ５２のゲ
ート（Ｇ）が制御信号＊ｅｎの入力端子と接続され、ド
レイン（Ｄ）がｎＭＯＳトランジスタ５３のドレイン
（Ｄ）と接続され、ソース（Ｓ）が出力ノードｏｕｔと
接続される。ｎＭＯＳトランジスタ５３のドレイン
（Ｄ）がｐＭＯＳトランジスタ５２のドレイン（Ｄ）と
接続され、ゲート（Ｇ）が制御信号ｅｎの入力端子と接
続され、ソース（Ｓ）がｐＭＯＳトランジスタ５２のソ
ース（Ｓ）と接続される。

【００１２】このような従来のトランスミッション型バ
ス出力回路の動作を以下に説明する。制御信号ｅｎがハ
イレベル（Ｈ）、＊ｅｎがローレベル（Ｌ）のとき、ｐ
ＭＯＳトランジスタ５２のゲート（Ｇ）にローレベル
（Ｌ）の制御信号＊ｅｎが供給され、ｎＭＯＳトランジ
スタ５３のゲート（Ｇ）にハイレベル（Ｈ）の制御信号
ｅｎが供給される。このとき、制御信号＊ｅｎが供給さ
れるｐＭＯＳトランジスタ５２及び制御信号ｅｎが供給
されるｎＭＯＳトランジスタ５３が共にオンの状態にな
る。これにより、入力ノードｉｎに印加される信号の反
転信号が出力ノードｏｕｔに出力される。

【００１３】また、制御信号ｅｎがローレベル（Ｌ）、
＊ｅｎがハイレベル（Ｈ）のとき、ｐＭＯＳトランジス
タ５２のゲート（Ｇ）にハイレベル（Ｈ）の制御信号＊
ｅｎが供給され、ｎＭＯＳトランジスタ５３のゲート
（Ｇ）にローレベル（Ｌ）の制御信号ｅｎが供給され
る。このとき、制御信号＊ｅｎが供給されるｐＭＯＳト
ランジスタ５２及び制御信号ｅｎが供給されるｎＭＯＳ
トランジスタ５３が共にオフの状態になる。これによ
り、ゲート（Ｇ）が入力ノードｉｎに接続されているｐ
ＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ５１
が共にオフの状態になるので、出力ノードｏｕｔはハイ
インピーダンス状態となり、他の出力回路からバスに出
力されるデータとの衝突が回避される。なお、これらの
バス出力回路も同様にデータバスを駆動する十分大きな
駆動能力をもつサイズのトランジスタで構成する必要が
ある。

【００１４】ここで、上述した従来のクロックドインバ
ータ型バス出力回路やトランスミッション型バス出力回
路では、データ出力時に入力データが変化すると、出力
データもそれに応じて変化してしまう。従って、データ
を出力している期間、そのデータを保持する必要があ
る。このような動作を実現するために、これらの従来の
クロックドインバータ型バス出力回路やトランスミッシ
ョン型バス出力回路からデータバスにデータを出力する
処理に対して、１段パイプライン処理をする回路を設け
るようにする。クロックドインバータ型バス出力回路の
前段にＤ形フリップフロップを組み合わせた回路を図６
に示す。

【００１５】図６において、図４に示した回路と異なる
点は、データバス出力回路の前段にクロックｃｌｋによ
り入力ノードＤの入力を保持してデータバス出力回路の
入力ノードとなるＱの値を出力するＤ形フリップフロッ
プ６０を設けて出力ノード＊Ｑに＊Ｑ（Ｑの反転出力）
を出力するようにした点である。なお、ここでは、図４
に示したデータバス出力回路の制御信号ｅｎ、＊ｅｎに
替えてクロックφ、＊φ（φの反転信号）を用いてい
る。

【００１６】この図６に示すクロックドインバータ型バ
ス出力回路の前段にＤ形フリップフロップを組み合わせ
た回路の動作を以下に説明する。クロックｃｌｋがロー
レベル（Ｌ）の期間にＤフリップフロップ６０に入力ノ
ードＤのＤ入力が読み込まれ、クロックｃｌｋがハイレ
ベル（Ｈ）になるとクロックドインバータ型バス出力回
路６１の入力ノードＱとなるＤ形フリップフロップ６０
のＱ出力が更新される。この入力ノードとなるＱ出力の
値は次にクロックｃｌｋがローレベル（Ｌ）からハイレ
ベル（Ｈ）に変化する時点まで保持される。クロックド
インバータ型バス出力回路のクロックφがハイレベル
（Ｈ）、＊φがローレベル（Ｌ）のときのみデータバス
にデータが出力されるが、通常Ｄ形フリップフロップ６
０のクロックｃｌｋとクロックドインバータ型バス出力
回路のクロックφとは同期した信号として用いられる。

【００１７】この図６に示すクロックドインバータ型バ
ス出力回路６１の前段にＤ形フリップフロップ６０を組
み合わせた回路では、Ｄ形フリップフロップ６０の出力
信号がアクティブ（入力ノードとなるＱ出力の値がハイ
レベル（Ｈ）のとき）になってからクロックドインバー
タ型バス出力回路６１の入力ゲートが充電／放電され
る。

【００１８】このとき、上述したように、クロックドイ
ンバータ型バス出力回路６１のｐＭＯＳトランジスタ６
２、ｐＭＯＳトランジスタ６３、ｎＭＯＳトランジスタ
６４、ｎＭＯＳトランジスタ６５のサイズは駆動能力に
必要な大きさのサイズになっていて、その入力ゲートの
ゲート容量が大きく、Ｄフリップフロップ６０の出力信
号がアクティブになってからバスにデータが出力される
までにある程度の絶対的な遅延が生じる。また、Ｄフリ
ップフロップ６０とクロックドインバータ型バス出力回
路６１が回路構成上別になっているため回路規模が大き
くなる。

【００１９】そこで、図７に示すように、図４に示した
従来のクロックドインバータ型バス出力回路または図５
に示した従来のトランスミッション型バス出力回路を直
列に２段接続し、入力側をマスター回路７０とし、出力
側をスレーブ回路７５とすることにより、マスタースレ
ーブ型のＤ形フリップフロップを構成するようにした。
このマスタースレーブ型のＤ形フリップフロップはデー
タバス出力回路として用いることができる。図７に示し
たマスタースレーブ型のＤ形フリップフロップが図６に
示したクロックドインバータ型バス出力回路の前段にフ
リップフロップを組み合わせた回路と異なる点は、図６
に示したＤフリップフロップ６０に替えてＤ入力を保持
してノードとなるＱＭに出力するクロックドインバータ
型バス出力回路となるマスター回路７０を設けた点であ
る。ここで、マスター回路７０とスレーブ回路７５と
で、ゲート（Ｇ）にクロックφ、＊φが供給されるｐＭ
ＯＳトランジスタ７２、７７及びｎＭＯＳトランジスタ
７３、７８のクロックφ、＊φの位相が反転するように
構成されている。

【００２０】このようなクロックドインバータを用いた
マスタースレーブ型のＤ形フリップフロップの動作を以
下に説明する。マスタースレーブ型のＤ形フリップフロ
ップを制御するクロックφがローレベル（Ｌ）、＊φが
ハイレベル（Ｈ）のとき、マスター回路７０が開き、入
力ノードＤに入力されるデータＤを取り込み、その反転
信号がノードＱＭに出力される。このとき、スレーブ回
路７５は閉じているためデータバスはフローティングノ
ードとして前の値を保持している。クロックφがハイレ
ベル（Ｈ）、＊φがローレベル（Ｌ）に変化したタイミ
ングでマスター回路７０が閉じ、ノードＱＭにマスター
回路７０から出力されたデータがフローティングノード
として保持される。これと同時にスレーブ回路７５が開
きノードＱＭのデータを取り込み、その反転信号を出力
ノードＱに出力し、出力データを更新する。

【００２１】

【発明が解決しようとする課題】しかしながら、図７に
示したマスタースレーブ型のＤ形フリップフロップで
は、データバスを駆動するための駆動能力を得るために
マスター回路７０のｐＭＯＳトランジスタ７１、ｐＭＯ
Ｓトランジスタ７２、ｎＭＯＳトランジスタ７３、ｎＭ
ＯＳトランジスタ７４のサイズに対して、スレーブ回路
７５のｐＭＯＳトランジスタ７６、ｐＭＯＳトランジス
タ７７、ｎＭＯＳトランジスタ７８、ｎＭＯＳトランジ
スタ７９のサイズを大きくする必要があり、スレーブ回
路７５の各トランジスタのサイズを大きくすると入力容
量が大きくなり、ノードＱＭの充電／放電の時間が長く
なり、データのセットアップ時間が増大するという不都
合があった。

【００２２】本発明はこのような点を考慮し、セットア
ップ時間を短縮すると共に、入力容量を軽減することが
できるデータバス出力回路を提供することを目的とする
ものである。

【００２３】

【課題を解決するための手段】この発明のデータバス出
力回路は、入力をクロックに応じて保持して出力するマ
スター回路と、上記マスター回路の出力信号を上記クロ
ックと反転したクロックに応じて保持して出力するスレ
ーブ回路とを有するマスタースレーブ型Ｄ形フリップフ
ロップ回路を用いて上記スレーブ回路の出力をバス出力
とするデータバス出力回路において、上記マスター回路
と上記スレーブ回路との間に、上記マスター回路の出力
を反転させて上記スレーブ回路に供給するインバータ回
路を設けたものである。

【００２４】このようなデータバス出力回路によれば以
下の作用をする。マスター回路及びスレーブ回路を制御
するクロックがある状態のとき、マスター回路が開き、
入力されるデータを取り込み、その反転信号が出力され
る。このようにして、入力データのデータの変化に応じ
てマスター回路の出力電位が変化する。これにより、マ
スター回路から出力された入力データの反転信号がイン
バータ回路に供給される。インバータ回路がこの入力デ
ータの反転信号をさらに反転して入力データと同じデー
タを出力する。

【００２５】このとき、スレーブ回路はオフ状態とな
り、スレーブ回路の出力はハイインピーダンス状態とな
り、前の値を保持し、他の出力回路からの出力とのデー
タの衝突を回避することができる。このため、この回路
の出力をそのままデータバスに接続することができる。

【００２６】次に、クロックが他の状態に変化したタイ
ミングでマスター回路が閉じ、マスター回路の出力電位
が保持される。これと同時にスレーブ回路が開きインバ
ータ回路の出力電位に応じたデータを取り込み、その反
転信号をデータバスに出力する。

【００２７】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。図１に、本実施の形
態の、データバス出力回路を示す。この実施の形態のデ
ータバス出力回路は、図１においてマスター回路１と、
インバータ回路６と、スレーブ回路９とを有する。図１
に示す本実施の形態のデータバス出力回路は、図７に示
したマスタースレーブ型のＤ形フリップフロップのマス
ター回路７０とスレーブ回路７５の間にインバータ回路
６を直列接続で挿入して構成したものである。

【００２８】図１において、マスター回路１は、入力ノ
ードＤと、入力ノードＤに印加される信号によりオンま
たはオフに制御されるｐＭＯＳトランジスタ２と、クロ
ックφによりオンまたはオフに制御されるｐＭＯＳトラ
ンジスタ３と、クロック＊φ（φの反転信号）によりオ
ンまたはオフに制御されるｎＭＯＳトランジスタ４と、
入力ノードＤに印加される信号によりオンまたはオフに
制御されるｎＭＯＳトランジスタ５と、ノードＱＭ１
と、を有する。

【００２９】また、インバータ回路６は、ノードＱＭ１
に印加される信号によりオンまたはオフに制御されるｐ
ＭＯＳトランジスタ７と、ノードＱＭ１に印加される信
号によりオンまたはオフに制御されるｎＭＯＳトランジ
スタ８とを有する。

【００３０】また、スレーブ回路９は、ノードＱＭ２
と、ノードＱＭ２に印加される信号によりオンまたはオ
フに制御されるｐＭＯＳトランジスタ１０と、クロック
＊φによりオンまたはオフに制御されるｐＭＯＳトラン
ジスタ１１と、クロックφによりオンまたはオフに制御
されるｎＭＯＳトランジスタ１２と、ノードＱＭ２に印
加される信号によりオンまたはオフに制御されるｎＭＯ
Ｓトランジスタ１３と、出力ノード＊Ｑと、を有する。

【００３１】なお、ここで、マスター回路１のクロック
ドインバータを構成するｐＭＯＳトランジスタ２、ｐＭ
ＯＳトランジスタ３、ｎＭＯＳトランジスタ４、ｎＭＯ
Ｓトランジスタ５のサイズは、スレーブ回路９のクロッ
クドインバータを構成するｐＭＯＳトランジスタ１０、
ｐＭＯＳトランジスタ１１、ｎＭＯＳトランジスタ１
２、ｎＭＯＳトランジスタ１３のサイズに比べて小さく
する。このようにすることにより、このマスター回路１
のセットアップ時間を短縮することができる。

【００３２】また、インバータ回路６を構成するｐＭＯ
Ｓトランジスタ７、ｎＭＯＳトランジスタ８のサイズ
は、スレーブ回路９のクロックドインバータを構成する
ｐＭＯＳトランジスタ１０、ｐＭＯＳトランジスタ１
１、ｎＭＯＳトランジスタ１２、ｎＭＯＳトランジスタ
１３のサイズに比べて小さくする。

【００３３】また、スレーブ回路９のクロックドインバ
ータを構成するｐＭＯＳトランジスタ１０、ｐＭＯＳト
ランジスタ１１、ｎＭＯＳトランジスタ１２、ｎＭＯＳ
トランジスタ１３のサイズは、データをバスに出力する
のに必要な駆動能力を持つ大きさにする。ここで、各ト
ランジスタのサイズは、例えば、ＭＯＳトランジスタの
チャネル幅に応じて設定する。

【００３４】次に、このような本実施の形態のデータバ
ス出力回路の接続関係を示す。まず、マスター回路１の
接続関係を示す。ｐＭＯＳトランジスタ２のソース
（Ｓ）が電源電圧に接続され、ゲート（Ｇ）が入力ノー
ドＤと接続され、ドレイン（Ｄ）がｐＭＯＳトランジス
タ３のソース（Ｓ）と接続される。ｐＭＯＳトランジス
タ３のソース（Ｓ）がｐＭＯＳトランジスタ２のドレイ
ン（Ｄ）に接続され、ゲート（Ｇ）がクロックφの入力
端子と接続され、ドレイン（Ｄ）がノードＱＭ１と接続
される。ｎＭＯＳトランジスタ４のドレイン（Ｄ）がノ
ードＱＭ１と接続され、ゲート（Ｇ）がクロック＊φの
入力端子と接続され、ソース（Ｓ）がｎＭＯＳトランジ
スタ５のドレイン（Ｄ）と接続される。ｎＭＯＳトラン
ジスタ５のドレイン（Ｄ）がｎＭＯＳトランジスタ４の
ソース（Ｓ）に接続され、ゲート（Ｇ）が入力ノードＤ
と接続され、ソース（Ｓ）がアースに接続される。

【００３５】次に、インバータ回路６の接続関係を示
す。ｐＭＯＳトランジスタ７のソース（Ｓ）が電源電圧
に接続され、ゲート（Ｇ）がノードＱＭ１と接続され、
ドレイン（Ｄ）がｎＭＯＳトランジスタ８のドレイン
（Ｄ）と接続される。ｎＭＯＳトランジスタ８のドレイ
ン（Ｄ）がノードＱＭ２と接続され、ゲート（Ｇ）がノ
ードＱＭ１と接続され、ソース（Ｓ）がアースに接続さ
れる。

【００３６】次に、スレーブ回路９の接続関係を示す。
ｐＭＯＳトランジスタ１０のソース（Ｓ）が電源電圧に
接続され、ゲート（Ｇ）がノードＱＭ２と接続され、ド
レイン（Ｄ）がｐＭＯＳトランジスタ１１のソース
（Ｓ）と接続される。ｐＭＯＳトランジスタ１１のソー
ス（Ｓ）がｐＭＯＳトランジスタ１０のドレイン（Ｄ）
に接続され、ゲート（Ｇ）がクロック＊φの入力端子と
接続され、ドレイン（Ｄ）がｎＭＯＳトランジスタ１２
のドレイン（Ｄ）と接続される。ｎＭＯＳトランジスタ
１２のドレイン（Ｄ）が出力ノード＊Ｑと接続され、ゲ
ート（Ｇ）がクロックφの入力端子と接続され、ソース
（Ｓ）がｎＭＯＳトランジスタ１３のドレイン（Ｄ）と
接続される。ｎＭＯＳトランジスタ１３のドレイン
（Ｄ）がｎＭＯＳトランジスタ１２のソース（Ｓ）に接
続され、ゲート（Ｇ）がノードＱＭ２と接続され、ソー
ス（Ｓ）がアースに接続される。

【００３７】このように構成された本実施の形態のデー
タバス出力回路の動作を以下に説明する。マスター回路
１及びスレーブ回路９のクロックドインバータを制御す
るクロックφがローレベル（Ｌ）、＊φがハイレベル
（Ｈ）のとき、クロックφ、＊φがゲート（Ｇ）に供給
されるｐＭＯＳトランジスタ３及びｎＭＯＳトランジス
タ４はオン状態となり、マスター回路１のクロックドイ
ンバータが開き、入力ノードＤに入力されるデータＤを
取り込み、その反転信号がノードＱＭ１に出力される。
このようにして、入力ノードＤに入力されたデータＤの
データの変化に応じてノードＱＭ１の電位が変化する。
これにより、ノードＱＭ１に出力された入力ノードＤに
入力されたデータＤの反転信号がインバータ回路６に供
給される。インバータ回路６がこの入力ノードＤに入力
されたデータＤの反転信号をさらに反転して入力データ
と同じデータＤをノードＱＭ２に出力する。

【００３８】このとき、スレーブ回路９のクロックφ、
＊φがゲート（Ｇ）に供給されるｐＭＯＳトランジスタ
１１及びｎＭＯＳトランジスタ１２はオフ状態となり、
スレーブ回路９のクロックドインバータは閉じているた
め、出力ノード＊Ｑはハイインピーダンス状態となり、
前の値を保持し、他の出力回路からの出力とのデータの
衝突を回避することができる。このため、この回路の出
力をそのままデータバスに接続することができる。

【００３９】このとき、マスター回路１のクロックドイ
ンバータを構成するｐＭＯＳトランジスタ２、ｐＭＯＳ
トランジスタ３、ｎＭＯＳトランジスタ４、ｎＭＯＳト
ランジスタ５のサイズは、スレーブ回路９のクロックド
インバータを構成するｐＭＯＳトランジスタ１０、ｐＭ
ＯＳトランジスタ１１、ｎＭＯＳトランジスタ１２、ｎ
ＭＯＳトランジスタ１３のサイズに比べて小さくしてい
る。このようにすることにより、このマスター回路１の
セットアップ時間を短縮することができる。

【００４０】また、インバータ回路６を構成するｐＭＯ
Ｓトランジスタ７、ｎＭＯＳトランジスタ８のサイズ
は、スレーブ回路９のクロックドインバータを構成する
ｐＭＯＳトランジスタ１０、ｐＭＯＳトランジスタ１
１、ｎＭＯＳトランジスタ１２、ｎＭＯＳトランジスタ
１３のサイズに比べて小さくしている。従って、入力さ
れるデータの電位の変化に迅速に反応してノードＱＭ１
の電位を変化させることができ、入力データの変化から
ノードＱＭ１の変化までの遅延を小さく抑えることがで
きる。

【００４１】このようにすることにより、このインバー
タ回路６のセットアップ時間を短縮することができる。
インバータ回路６を構成するｐＭＯＳトランジスタ７、
ｎＭＯＳトランジスタ８のサイズが小さい場合、それを
駆動するマスター回路１のクロックドインバータの駆動
能力を高める必要がないので、マスター回路１を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路１を構成する各トランジスタのサイ
ズが小さい方がこのバス出力回路の入力容量を小さくす
ることができる。従って、入力されるデータの電位の変
化に迅速に反応してノードＱＭ１の電位を変化させるこ
とができ、入力データの変化からノードＱＭ１の変化ま
での遅延を小さく抑えることができる。

【００４２】また、このとき、スレーブ回路９のクロッ
クドインバータを構成するｐＭＯＳトランジスタ１０、
ｐＭＯＳトランジスタ１１、ｎＭＯＳトランジスタ１
２、ｎＭＯＳトランジスタ１３のサイズは、データをバ
スに出力するのに必要な駆動能力を持つ大きさにしてい
る。これにより、インバータ回路６の駆動能力に対し
て、スレーブ回路９の各トランジスタサイズが大きく、
各トランジスタの負荷容量が大きいため、ノードＱＭ１
からノードＱＭ２へのデータ伝搬にある程度の遅延が生
じる。この期間、スレーブ回路９のクロックドインバー
タはクロックφ、＊φがゲート（Ｇ）に供給されるｐＭ
ＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２は
オフ状態となり、出力ノード＊Ｑはハイインピーダンス
状態で前のデータが保持されている。

【００４３】次に、クロックφがハイレベル（Ｈ）、＊
φがローレベル（Ｌ）に変化したタイミングでマスター
回路１のクロックドインバータが閉じ、ノードＱＭ１の
電位が保持される。これと同時にスレーブ回路９のクロ
ックドインバータが開きノードＱＭ２の電位に応じたデ
ータを取り込み、その反転信号を出力ノード＊Ｑに出力
し、データバスに出力される。

【００４４】図２に、図１に示した本実施の形態のデー
タバス出力回路のタイミングチャートを示す。タイミン
グ１（２０）のように、入力データＤの変化からクロッ
クφの変化までの時間が長く各データの電位確定までに
十分なセットアップ時間が確保されるならば、図２にお
いて、クロックφがローレベル（Ｌ）、＊φがハイレベ
ル（Ｈ）の期間に入力ノードＤの変化に応じてノードＱ
Ｍ１の電位が変化し、さらにインバータ回路６によりノ
ードＱＭ２の電位が確定される。クロックφがハイレベ
ル（Ｈ）、＊φがローレベル（Ｌ）に変化して、マスタ
ー回路１のクロックドインバータが閉じ、スレーブ回路
９のクロックドインバータが開くと同時にデータをバス
に出力することができる。

【００４５】また、図２において、タイミング２（２
１）のように、入力データＤの変化からクロックφの変
化までの時間が短くなった場合でも、マスター回路１の
クロックドインバータを通じてノードＱＭ１の電位さえ
確定できればよい。タイミング２（２１）では、クロッ
クφがハイレベル（Ｈ）、＊φがローレベル（Ｌ）に変
化した時点で、ノードＱＭ２の電位が確定していない。
しかし、マスター回路１のクロックドインバータが閉じ
たことにより、ノードＱＭ１の電位が保持される。従っ
て、インバータ回路６によるノードＱＭ２の充電／放電
はクロックφ、＊φの変化に関係なく、クロックφ、＊
φの変化後も続行される。このため、ノードＱＭ２は本
来のデータが伝搬された時点から出力ノード＊Ｑを介し
てデータバスに本来のデータが出力される。

【００４６】上述した本実施の形態のデータバス出力回
路では、バスを駆動するスレーブ回路９を構成するクロ
ックドインバータのゲートの充電／放電に必要な時間は
セットアップ時間に含まれず、ノードＱＭ１の電位を確
定するのに必要なだけのセットアップ時間があれば、正
常な回路動作を実現することができる。さらに、マスタ
ー回路１とスレーブ回路９の間に挿入したインバータ回
路６を構成するｐＭＯＳトランジスタ７、ｎＭＯＳトラ
ンジスタ８のサイズを小さくすることによりバス出力回
路のセットアップ時間を短くすることができる。

【００４７】また、マスター回路１とスレーブ回路９の
間に挿入したインバータ回路６を構成する各トランジス
タのサイズを小さくすれば、それに応じてマスター回路
１の負荷駆動能力を下げることが可能であり、マスター
回路１を構成するｐＭＯＳトランジスタ２、ｐＭＯＳト
ランジスタ３、ｎＭＯＳトランジスタ４、ｎＭＯＳトラ
ンジスタ５のサイズを小さくでき、バス出力回路として
の入力容量を下げることができる。従って、本実施の形
態のデータバス出力回路は、従来の回路に比べてセット
アップ時間を短縮することができると同時に入力容量を
下げることができ、高速動作が可能となる。

【００４８】上述した本実施の形態のデータバス出力回
路では、マスター回路１とスレーブ回路９の間にインバ
ータ回路６を１段直列接続したもののみを示したが、イ
ンバータ回路６は複数段直列接続しても上述と同じ作用
効果を奏することができる。ここでは、複数段のインバ
ータ回路がサイズの大きいトランジスタで構成されたス
レーブ回路９の入力ゲートを充電／放電するように動作
する。そこで、複数段のインバータ回路で、高速にスレ
ーブ回路９の入力容量の充電／放電をすることができ
る。このときの入力側のインバータ回路は出力側のイン
バータ回路と比較してテーパーを付けるように順に小さ
いサイズのトランジスタで構成されたインバータ回路で
構成し、マスター回路１が駆動する初段のインバータ回
路はｎ（ｎは複数の自然数）段のインバータ回路の中で
最小のサイズで構成される。このようにすることによ
り、マスター回路１は、更に小さいサイズで構成するこ
とができる。

【００４９】また、図１に示した本実施の形態のデータ
バス出力回路では、マスター回路１及びスレーブ回路９
にクロックドインバータを用いた回路のみを示したが、
トランスミッションゲートを用いても同様の作用効果を
奏することができる。図３に本実施の形態のトランスミ
ッションゲートを用いた他のバス出力回路を示す。

【００５０】この実施の形態の他のデータバス出力回路
は、図３においてマスター回路３０と、インバータ回路
６と、スレーブ回路３５とを有する。図３に示す本実施
の形態のデータバス出力回路は、図１に示したマスター
回路１とスレーブ回路９のクロックドインバータをトラ
ンスミッションゲートに替えて構成したものである。

【００５１】図３において、マスター回路３０は、入力
ノードＤと、入力ノードＤに印加される信号によりオン
またはオフに制御されるｐＭＯＳトランジスタ３１と、
入力ノードＤに印加される信号によりオンまたはオフに
制御されるｎＭＯＳトランジスタ３２と、クロックφに
よりオンまたはオフに制御されるｐＭＯＳトランジスタ
３３と、クロック＊φ（φの反転信号）によりオンまた
はオフに制御されるｎＭＯＳトランジスタ３４と、ノー
ドＱＭ１と、を有する。

【００５２】また、インバータ回路６は、ノードＱＭ１
に印加される信号によりオンまたはオフに制御されるｐ
ＭＯＳトランジスタ７と、ノードＱＭ１に印加される信
号によりオンまたはオフに制御されるｎＭＯＳトランジ
スタ８とを有する。

【００５３】また、スレーブ回路３５は、ノードＱＭ２
と、ノードＱＭ２に印加される信号によりオンまたはオ
フに制御されるｐＭＯＳトランジスタ３６と、ノードＱ
Ｍ２に印加される信号によりオンまたはオフに制御され
るｎＭＯＳトランジスタ３７と、クロック＊φによりオ
ンまたはオフに制御されるｐＭＯＳトランジスタ３８
と、クロックφによりオンまたはオフに制御されるｎＭ
ＯＳトランジスタ３９と、出力ノード＊Ｑと、を有す
る。

【００５４】なお、ここで、マスター回路３０を構成す
るｐＭＯＳトランジスタ３１、ｎＭＯＳトランジスタ３
２、ｐＭＯＳトランジスタ３３、ｎＭＯＳトランジスタ
３４のサイズは、スレーブ回路３５を構成するｐＭＯＳ
トランジスタ３６、ｎＭＯＳトランジスタ３７、ｐＭＯ
Ｓトランジスタ３８、ｎＭＯＳトランジスタ３９のサイ
ズに比べて小さくする。このようにすることにより、こ
のマスター回路３０のセットアップ時間を短縮すること
ができる。

【００５５】また、インバータ回路６を構成するｐＭＯ
Ｓトランジスタ７、ｎＭＯＳトランジスタ８のサイズ
は、スレーブ回路３５を構成するｐＭＯＳトランジスタ
３６、ｎＭＯＳトランジスタ３７、ｐＭＯＳトランジス
タ３８、ｎＭＯＳトランジスタ３９のサイズに比べて小
さくする。

【００５６】また、スレーブ回路３５を構成するｐＭＯ
Ｓトランジスタ３６、ｎＭＯＳトランジスタ３７、ｐＭ
ＯＳトランジスタ３８、ｎＭＯＳトランジスタ３９のサ
イズは、データをバスに出力するのに必要な駆動能力を
持つ大きさにする。

【００５７】次に、このような本実施の形態の他のデー
タバス出力回路の接続関係を示す。まず、マスター回路
３０の接続関係を示す。ｐＭＯＳトランジスタ３１のソ
ース（Ｓ）が電源電圧に接続され、ゲート（Ｇ）が入力
ノードＤと接続され、ドレイン（Ｄ）がｎＭＯＳトラン
ジスタ３２のドレイン（Ｄ）と接続される。ｎＭＯＳト
ランジスタ３２のドレイン（Ｄ）がｐＭＯＳトランジス
タ３１のドレイン（Ｄ）に接続され、ゲート（Ｇ）が入
力ノードＤと接続され、ソース（Ｓ）がアースに接続さ
れる。ｐＭＯＳトランジスタ３３のドレイン（Ｄ）がｐ
ＭＯＳトランジスタ３１のドレイン（Ｄ）に接続され、
ゲート（Ｇ）がクロックφの入力端子と接続され、ソー
ス（Ｓ）がノードＱＭ１と接続される。ｎＭＯＳトラン
ジスタ３４のドレイン（Ｄ）がｐＭＯＳトランジスタ３
３のドレイン（Ｄ）と接続され、ゲート（Ｇ）がクロッ
ク＊φの入力端子と接続され、ソース（Ｓ）がノードＱ
Ｍ１と接続される。

【００５８】次に、インバータ回路６の接続関係を示
す。ｐＭＯＳトランジスタ７のソース（Ｓ）が電源電圧
に接続され、ゲート（Ｇ）がノードＱＭ１と接続され、
ドレイン（Ｄ）がｎＭＯＳトランジスタ８のドレイン
（Ｄ）と接続される。ｎＭＯＳトランジスタ８のドレイ
ン（Ｄ）がノードＱＭ２と接続され、ゲート（Ｇ）がノ
ードＱＭ１と接続され、ソース（Ｓ）がアースに接続さ
れる。

【００５９】次に、スレーブ回路３５の接続関係を示
す。ｐＭＯＳトランジスタ３６のソース（Ｓ）が電源電
圧に接続され、ゲート（Ｇ）がノードＱＭ２と接続さ
れ、ドレイン（Ｄ）がｎＭＯＳトランジスタ３７のドレ
イン（Ｄ）と接続される。ｎＭＯＳトランジスタ３７の
ドレイン（Ｄ）がｐＭＯＳトランジスタ３６のドレイン
（Ｄ）に接続され、ゲート（Ｇ）がノードＱＭ２と接続
され、ソース（Ｓ）がアースに接続される。ｐＭＯＳト
ランジスタ３８のドレイン（Ｄ）がｐＭＯＳトランジス
タ３６のドレイン（Ｄ）に接続され、ゲート（Ｇ）がク
ロック＊φの入力端子と接続され、ソース（Ｓ）が出力
ノード＊Ｑと接続される。ｎＭＯＳトランジスタ３９の
ドレイン（Ｄ）がｐＭＯＳトランジスタ３８のドレイン
（Ｄ）と接続され、ゲート（Ｇ）がクロックφの入力端
子と接続され、ソース（Ｓ）が出力ノード＊Ｑと接続さ
れる。

【００６０】このように構成された本実施の形態の他の
データバス出力回路の動作を以下に説明する。マスター
回路３０及びスレーブ回路３５を制御するクロックφが
ローレベル（Ｌ）、＊φがハイレベル（Ｈ）のとき、ク
ロックφ、＊φがゲート（Ｇ）に供給されるｐＭＯＳト
ランジスタ３３及びｎＭＯＳトランジスタ３４はオン状
態となり、マスター回路３０のトランスミッションゲー
トが開き、入力ノードＤに入力されるデータＤを取り込
み、その反転信号がノードＱＭ１に出力される。このよ
うにして、入力データＤのデータの変化に応じてノード
ＱＭ１の電位が変化する。これにより、ノードＱＭ１に
出力された入力データＤの反転信号がインバータ回路６
に供給される。インバータ回路６がこの入力データＤの
反転信号をさらに反転して入力データと同じデータＤを
ノードＱＭ２に出力する。

【００６１】このとき、スレーブ回路３５のクロック
φ、＊φがゲート（Ｇ）に供給されるｐＭＯＳトランジ
スタ３８及びｎＭＯＳトランジスタ３９はオフ状態とな
り、スレーブ回路３５のトランスミッションゲートは閉
じているため、出力ノード＊Ｑはハイインピーダンス状
態となり、前の値を保持し、他の出力回路からの出力と
のデータの衝突を回避することができる。このため、こ
の回路の出力をそのままデータバスに接続することがで
きる。

【００６２】このとき、マスター回路３０を構成するｐ
ＭＯＳトランジスタ３１、ｎＭＯＳトランジスタ３２、
ｐＭＯＳトランジスタ３３、ｎＭＯＳトランジスタ３４
のサイズは、スレーブ回路３５を構成するｐＭＯＳトラ
ンジスタ３６、ｎＭＯＳトランジスタ３７、ｐＭＯＳト
ランジスタ３８、ｎＭＯＳトランジスタ３９のサイズに
比べて小さくしている。このようにすることにより、こ
のマスター回路３０のセットアップ時間を短縮すること
ができる。

【００６３】また、インバータ回路６を構成するｐＭＯ
Ｓトランジスタ７、ｎＭＯＳトランジスタ８のサイズ
は、スレーブ回路３５を構成するｐＭＯＳトランジスタ
３６、ｎＭＯＳトランジスタ３７、ｐＭＯＳトランジス
タ３８、ｎＭＯＳトランジスタ３９のサイズに比べて小
さくしている。従って、入力されるデータの電位の変化
に迅速に反応してノードＱＭ１の電位を変化させること
ができ、入力データの変化からノードＱＭ１の変化まで
の遅延を小さく抑えることができる。

【００６４】このようにすることにより、このインバー
タ回路６のセットアップ時間を短縮することができる。
インバータ回路６を構成する各トランジスタのサイズが
小さい場合、それを駆動するマスター回路３０の駆動能
力を高める必要がないので、マスター回路３０を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路３０を構成する各トランジスタのサ
イズが小さい方がこのバス出力回路の入力容量を小さく
することができる。従って、入力されるデータの電位の
変化に迅速に反応してノードＱＭ１の電位を変化させる
ことができ、入力データの変化からノードＱＭ１の変化
までの遅延を小さく抑えることができる。

【００６５】また、このとき、スレーブ回路３５を構成
するｐＭＯＳトランジスタ３６、ｎＭＯＳトランジスタ
３７、ｐＭＯＳトランジスタ３８、ｎＭＯＳトランジス
タ３９のサイズは、データをバスに出力するのに必要な
駆動能力を持つ大きさにしている。これにより、インバ
ータ回路６の駆動能力に対して、スレーブ回路３５の各
トランジスタサイズが大きく、各トランジスタの負荷容
量が大きいため、ノードＱＭ１からノードＱＭ２へのデ
ータ伝搬にある程度の遅延が生じる。この期間、スレー
ブ回路３５のトランスミッションゲートはクロックφ、
＊φがゲート（Ｇ）に供給されるｐＭＯＳトランジスタ
３８及びｎＭＯＳトランジスタ３９はオフ状態となり、
出力ノード＊Ｑはハイインピーダンス状態で前のデータ
が保持されている。

【００６６】次に、クロックφがハイレベル（Ｈ）、＊
φがローレベル（Ｌ）に変化したタイミングでマスター
回路３０のトランスミッションゲートが閉じ、ノードＱ
Ｍ１の電位が保持される。これと同時にスレーブ回路３
５のトランスミッションゲートが開きノードＱＭ２の反
転信号を出力ノード＊Ｑに出力し、データバスに出力さ
れる。

【００６７】

【発明の効果】この発明のデータバス出力回路は、入力
をクロックに応じて保持して出力するマスター回路と、
上記マスター回路の出力信号を上記クロックと反転した
クロックに応じて保持して出力するスレーブ回路とを有
するマスタースレーブ型Ｄ形フリップフロップ回路を用
いて上記スレーブ回路の出力をバス出力とするデータバ
ス出力回路において、上記マスター回路と上記スレーブ
回路との間に、上記マスター回路の出力を反転させて上
記スレーブ回路に供給するインバータ回路を設けたの
で、回路のセットアップ時間を短縮することができると
共に、回路の入力容量を軽減することができ、これによ
り、高速動作、低消費電力化及び省面積化を図ることが
できるという効果を奏する。

【００６８】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記スレーブ回路
は、クロックドインバータを用いたものであるので、Ｌ
ＳＩ設計の標準的回路を用いて、回路素子の低減を図る
ことができるという効果を奏する。

【００６９】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記スレーブ回路
は、トランスミッションゲートを用いたものであるの
で、ＬＳＩ設計の標準的回路を用いて、回路素子の低減
を図ることができるという効果を奏する。

【００７０】また、この発明のデータバス出力回路は、
上述において、上記インバータ回路を複数段設けたの
で、高速にスレーブ回路の入力容量の充電／放電を行う
ことができるという効果を奏する。

【００７１】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記インバータ回
路を構成するトランジスタのサイズを上記スレーブ回路
を構成するトランジスタのサイズに比べて小さくするの
で、このマスター回路のセットアップ時間を短縮するこ
とができる。また、入力されるデータの電位の変化に迅
速に反応してマスター回路の出力の電位を変化させるこ
とができ、入力データの変化からマスター回路の出力の
変化までの遅延を小さく抑えることができる。また、こ
のインバータ回路のセットアップ時間を短縮することが
できる。インバータ回路を構成するトランジスタを駆動
するマスター回路のクロックドインバータの駆動能力を
高める必要がないので、マスター回路を構成するトラン
ジスタのサイズも大きくする必要がない。そして、マス
ター回路を構成するトランジスタのサイズが小さいので
バス出力回路の入力容量を小さくすることができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】この発明の一実施の形態のデータバス出力回路
の構成を示す回路図である。

【図２】この発明の一実施の形態のタイミングチャート
である。

【図３】この発明の一実施の形態の他のデータバス出力
回路（トランスミッションゲートを用いた回路）の構成
を示す回路図である。

【図４】従来のクロックドインバータ型バス出力回路の
構成を示す回路図である。

【図５】従来のトランスミッション型バス出力回路の構
成を示す回路図である。

【図６】従来のフリップフロップとクロックドインバー
タ型データバス出力回路の組み合わせ回路の構成を示す
回路図である。

【図７】従来のクロックドインバータ型データバス出力
回路を用いたマスタースレーブ型Ｄ形フリップフロップ
の構成を示す回路図である。

【符号の説明】

１…マスター回路、２…ｐＭＯＳトランジスタ、３…ｐ
ＭＯＳトランジスタ、４…ｎＭＯＳトランジスタ、５…
ｎＭＯＳトランジスタ、６…インバータ回路、７…ｐＭ
ＯＳトランジスタ、８…ｎＭＯＳトランジスタ、９…ス
レーブ回路、１０…ｐＭＯＳトランジスタ、１１…ｐＭ
ＯＳトランジスタ、１２…ｎＭＯＳトランジスタ、１３
…ｎＭＯＳトランジスタ、φ…クロック、＊φ…反転ク
ロック、Ｄ…入力ノード、ＱＭ１…ノード、ＱＭ２…ノ
ード、＊Ｑ…出力ノード、

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力をクロックに応じて保持して出力す
   るマスター回路と、上記マスター回路の出力信号を上記
   クロックと反転したクロックに応じて保持して出力する
   スレーブ回路とを有するマスタースレーブ型Ｄ形フリッ
   プフロップ回路を用いて上記スレーブ回路の出力をバス
   出力とするデータバス出力回路において、 上記マスター回路と上記スレーブ回路との間に、上記マ
   スター回路の出力を反転させて上記スレーブ回路に供給
   するインバータ回路を設けたことを特徴とするデータバ
   ス出力回路。
2. 【請求項２】 請求項１記載のデータバス出力回路にお
   いて、 上記マスター回路及び上記スレーブ回路は、クロックド
   インバータを用いたものであることを特徴とするデータ
   バス出力回路。
3. 【請求項３】 請求項１記載のデータバス出力回路にお
   いて、 上記マスター回路及び上記スレーブ回路は、トランスミ
   ッションゲートを用いたものであることを特徴とするデ
   ータバス出力回路。
4. 【請求項４】 請求項１記載のデータバス出力回路にお
   いて、 上記インバータ回路を複数段設けたことを特徴とするデ
   ータバス出力回路。
5. 【請求項５】 請求項１記載のデータバス出力回路にお
   いて、 上記マスター回路及び上記インバータ回路を構成するト
   ランジスタのサイズを上記スレーブ回路を構成するトラ
   ンジスタのサイズに比べて小さくすることを特徴とする
   データバス出力回路。