JPH1131962A - データバス出力回路 - Google Patents
データバス出力回路Info
- Publication number
- JPH1131962A JPH1131962A JP9183908A JP18390897A JPH1131962A JP H1131962 A JPH1131962 A JP H1131962A JP 9183908 A JP9183908 A JP 9183908A JP 18390897 A JP18390897 A JP 18390897A JP H1131962 A JPH1131962 A JP H1131962A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- node
- transistor
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 セットアップ時間を短縮すると共に、入力容
量を軽減することができるデータバス出力回路を提供す
ることを目的とする。 【解決手段】 このデータバス出力回路は、入力をクロ
ックφ、*φに応じて保持して出力するマスター回路1
と、マスター回路1の出力信号をクロックφ、*φと反
転したクロック*φ、φに応じて保持して出力するスレ
ーブ回路9とを有するマスタースレーブ型D形フリップ
フロップ回路を用いてスレーブ回路9の出力をバス出力
とするデータバス出力回路において、マスター回路1と
スレーブ回路9との間に、マスター回路1の出力を反転
させてスレーブ回路9に供給するインバータ回路6を設
けた。
量を軽減することができるデータバス出力回路を提供す
ることを目的とする。 【解決手段】 このデータバス出力回路は、入力をクロ
ックφ、*φに応じて保持して出力するマスター回路1
と、マスター回路1の出力信号をクロックφ、*φと反
転したクロック*φ、φに応じて保持して出力するスレ
ーブ回路9とを有するマスタースレーブ型D形フリップ
フロップ回路を用いてスレーブ回路9の出力をバス出力
とするデータバス出力回路において、マスター回路1と
スレーブ回路9との間に、マスター回路1の出力を反転
させてスレーブ回路9に供給するインバータ回路6を設
けた。
Description
【0001】
【発明の属する技術分野】本発明は、例えば双方向、複
数のデータ伝送に適用して好適なデータバス出力回路に
関する。
数のデータ伝送に適用して好適なデータバス出力回路に
関する。
【0002】
【従来の技術】従来、LSI(Large Scale Integratio
n )の設計において、トランジスタなどの素子の接続関
係と例えばMOSトランジスタのチャネル幅や抵抗素子
の抵抗値等の定数を回路構成法に基づいて決定する必要
があった。例えば、機能ブロックに要求される速度、消
費電力、入出力信号レベル、安定性、駆動負荷、占有面
積などの条件を考慮してこの回路構成が決定される。
n )の設計において、トランジスタなどの素子の接続関
係と例えばMOSトランジスタのチャネル幅や抵抗素子
の抵抗値等の定数を回路構成法に基づいて決定する必要
があった。例えば、機能ブロックに要求される速度、消
費電力、入出力信号レベル、安定性、駆動負荷、占有面
積などの条件を考慮してこの回路構成が決定される。
【0003】LSI全体についてこのような回路構成に
より最適な回路接続と定数を選定することは設計工数上
からも不可能であり、標準的な回路接続形式と定数決定
の方式を複数種類決めておいて、それを適宜用いるよう
にしていた。
より最適な回路接続と定数を選定することは設計工数上
からも不可能であり、標準的な回路接続形式と定数決定
の方式を複数種類決めておいて、それを適宜用いるよう
にしていた。
【0004】このような論理LSIの中で用いられるM
OS(Metal Oxide Semiconductor)で構成される代表
的な回路接続形式として、クロックドインバータと、ト
ランスミッションゲートとがある。図4に、従来のクロ
ックドインバータ型バス出力回路の回路図を示す。クロ
ックドインバータは、反転の論理演算処理を行うゲート
であり、動作がクロック制御されるものである。例え
ば、クロック信号との同期をとる場合や遅延時間の確
保、ゲートの構成素子数を減らして集積度を上げる場合
等に用いられる。
OS(Metal Oxide Semiconductor)で構成される代表
的な回路接続形式として、クロックドインバータと、ト
ランスミッションゲートとがある。図4に、従来のクロ
ックドインバータ型バス出力回路の回路図を示す。クロ
ックドインバータは、反転の論理演算処理を行うゲート
であり、動作がクロック制御されるものである。例え
ば、クロック信号との同期をとる場合や遅延時間の確
保、ゲートの構成素子数を減らして集積度を上げる場合
等に用いられる。
【0005】図4において、従来のクロックドインバー
タ型バス出力回路は、入力ノードinと、入力ノードi
nに印加される信号によりオンまたはオフに制御される
pMOSトランジスタ40と、制御信号*en(enの
反転信号)によりオンまたはオフに制御されるpMOS
トランジスタ41と、制御信号enによりオンまたはオ
フに制御されるnMOSトランジスタ42と、入力ノー
ドinに印加される信号によりオンまたはオフに制御さ
れるnMOSトランジスタ43と、出力ノードout
と、を有する。
タ型バス出力回路は、入力ノードinと、入力ノードi
nに印加される信号によりオンまたはオフに制御される
pMOSトランジスタ40と、制御信号*en(enの
反転信号)によりオンまたはオフに制御されるpMOS
トランジスタ41と、制御信号enによりオンまたはオ
フに制御されるnMOSトランジスタ42と、入力ノー
ドinに印加される信号によりオンまたはオフに制御さ
れるnMOSトランジスタ43と、出力ノードout
と、を有する。
【0006】次に、このような従来のクロックドインバ
ータ型バス出力回路の接続関係を示す。pMOSトラン
ジスタ40のソース(S)が電源電圧に接続され、ゲー
ト(G)が入力ノードinと接続され、ドレイン(D)
がpMOSトランジスタ41のソース(S)と接続され
る。pMOSトランジスタ41のソース(S)がpMO
Sトランジスタ40のドレイン(D)に接続され、ゲー
ト(G)が制御信号*enの入力端子と接続され、ドレ
イン(D)が出力ノードoutと接続される。nMOS
トランジスタ42のドレイン(D)が出力ノードout
と接続され、ゲート(G)が制御信号enの入力端子と
接続され、ソース(S)がnMOSトランジスタ43の
ドレイン(D)と接続される。nMOSトランジスタ4
3のドレイン(D)がnMOSトランジスタ42のソー
ス(S)に接続され、ゲート(G)が入力ノードinと
接続され、ソース(S)がアースに接続される。
ータ型バス出力回路の接続関係を示す。pMOSトラン
ジスタ40のソース(S)が電源電圧に接続され、ゲー
ト(G)が入力ノードinと接続され、ドレイン(D)
がpMOSトランジスタ41のソース(S)と接続され
る。pMOSトランジスタ41のソース(S)がpMO
Sトランジスタ40のドレイン(D)に接続され、ゲー
ト(G)が制御信号*enの入力端子と接続され、ドレ
イン(D)が出力ノードoutと接続される。nMOS
トランジスタ42のドレイン(D)が出力ノードout
と接続され、ゲート(G)が制御信号enの入力端子と
接続され、ソース(S)がnMOSトランジスタ43の
ドレイン(D)と接続される。nMOSトランジスタ4
3のドレイン(D)がnMOSトランジスタ42のソー
ス(S)に接続され、ゲート(G)が入力ノードinと
接続され、ソース(S)がアースに接続される。
【0007】このような従来のクロックドインバータ型
バス出力回路の動作を以下に説明する。制御信号enが
ハイレベル(H)、*enがローレベル(L)のとき、
pMOSトランジスタ41のゲート(G)にローレベル
(L)の制御信号*enが供給され、nMOSトランジ
スタ42のゲート(G)にハイレベル(H)の制御信号
enが供給される。このとき、制御信号*enが供給さ
れるpMOSトランジスタ41及び制御信号enが供給
されるnMOSトランジスタ42が共にオンの状態にな
る。入力ノードinに印加される信号がハイレベル
(H)のとき、ゲート(G)が入力ノードinに接続さ
れているpMOSトランジスタ40がオン状態に、nM
OSトランジスタ43がオフ状態になるので入力ノード
inに印加される信号の反転信号であるローレベルの信
号が出力ノードoutに出力される(逆も同様)。
バス出力回路の動作を以下に説明する。制御信号enが
ハイレベル(H)、*enがローレベル(L)のとき、
pMOSトランジスタ41のゲート(G)にローレベル
(L)の制御信号*enが供給され、nMOSトランジ
スタ42のゲート(G)にハイレベル(H)の制御信号
enが供給される。このとき、制御信号*enが供給さ
れるpMOSトランジスタ41及び制御信号enが供給
されるnMOSトランジスタ42が共にオンの状態にな
る。入力ノードinに印加される信号がハイレベル
(H)のとき、ゲート(G)が入力ノードinに接続さ
れているpMOSトランジスタ40がオン状態に、nM
OSトランジスタ43がオフ状態になるので入力ノード
inに印加される信号の反転信号であるローレベルの信
号が出力ノードoutに出力される(逆も同様)。
【0008】また、制御信号enがローレベル(L)、
*enがハイレベル(H)のとき、pMOSトランジス
タ41のゲート(G)にハイレベル(H)の制御信号*
enが供給され、nMOSトランジスタ42のゲート
(G)にローレベル(L)の制御信号enが供給され
る。このとき、制御信号*enが供給されるpMOSト
ランジスタ41及び制御信号enが供給されるnMOS
トランジスタ42が共にオフの状態になる。これによ
り、出力ノードoutはハイインピーダンス状態とな
り、他の出力回路からバスに出力されるデータとの衝突
が回避される。なお、これらのバス出力回路ではデータ
バスを駆動する十分大きな駆動能力をもつサイズのトラ
ンジスタで構成する必要がある。
*enがハイレベル(H)のとき、pMOSトランジス
タ41のゲート(G)にハイレベル(H)の制御信号*
enが供給され、nMOSトランジスタ42のゲート
(G)にローレベル(L)の制御信号enが供給され
る。このとき、制御信号*enが供給されるpMOSト
ランジスタ41及び制御信号enが供給されるnMOS
トランジスタ42が共にオフの状態になる。これによ
り、出力ノードoutはハイインピーダンス状態とな
り、他の出力回路からバスに出力されるデータとの衝突
が回避される。なお、これらのバス出力回路ではデータ
バスを駆動する十分大きな駆動能力をもつサイズのトラ
ンジスタで構成する必要がある。
【0009】図5に、従来のトランスミッション型バス
出力回路の回路図を示す。トランスミッションゲート
は、信号の伝搬処理を行うゲートであり、例えば、ゲー
トの構成素子数を減らして速度を上げる場合等に用いら
れる。
出力回路の回路図を示す。トランスミッションゲート
は、信号の伝搬処理を行うゲートであり、例えば、ゲー
トの構成素子数を減らして速度を上げる場合等に用いら
れる。
【0010】図5において、従来のトランスミッション
型バス出力回路は、入力ノードinと、入力ノードin
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ50と、入力ノードinに印加され
る信号によりオンまたはオフに制御されるnMOSトラ
ンジスタ51と、制御信号*en(enの反転信号)に
よりオンまたはオフに制御されるpMOSトランジスタ
52と、制御信号enによりオンまたはオフに制御され
るnMOSトランジスタ53と、出力ノードoutと、
を有する。
型バス出力回路は、入力ノードinと、入力ノードin
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ50と、入力ノードinに印加され
る信号によりオンまたはオフに制御されるnMOSトラ
ンジスタ51と、制御信号*en(enの反転信号)に
よりオンまたはオフに制御されるpMOSトランジスタ
52と、制御信号enによりオンまたはオフに制御され
るnMOSトランジスタ53と、出力ノードoutと、
を有する。
【0011】次に、このような従来のトランスミッショ
ン型バス出力回路の接続関係を示す。pMOSトランジ
スタ50のソース(S)が電源電圧に接続され、ゲート
(G)が入力ノードinと接続され、ドレイン(D)が
nMOSトランジスタ51のドレイン(D)と接続され
る。nMOSトランジスタ51のドレイン(D)がpM
OSトランジスタ50のドレイン(D)に接続され、ゲ
ート(G)が入力ノードinと接続され、ソース(S)
がアースに接続される。pMOSトランジスタ52のゲ
ート(G)が制御信号*enの入力端子と接続され、ド
レイン(D)がnMOSトランジスタ53のドレイン
(D)と接続され、ソース(S)が出力ノードoutと
接続される。nMOSトランジスタ53のドレイン
(D)がpMOSトランジスタ52のドレイン(D)と
接続され、ゲート(G)が制御信号enの入力端子と接
続され、ソース(S)がpMOSトランジスタ52のソ
ース(S)と接続される。
ン型バス出力回路の接続関係を示す。pMOSトランジ
スタ50のソース(S)が電源電圧に接続され、ゲート
(G)が入力ノードinと接続され、ドレイン(D)が
nMOSトランジスタ51のドレイン(D)と接続され
る。nMOSトランジスタ51のドレイン(D)がpM
OSトランジスタ50のドレイン(D)に接続され、ゲ
ート(G)が入力ノードinと接続され、ソース(S)
がアースに接続される。pMOSトランジスタ52のゲ
ート(G)が制御信号*enの入力端子と接続され、ド
レイン(D)がnMOSトランジスタ53のドレイン
(D)と接続され、ソース(S)が出力ノードoutと
接続される。nMOSトランジスタ53のドレイン
(D)がpMOSトランジスタ52のドレイン(D)と
接続され、ゲート(G)が制御信号enの入力端子と接
続され、ソース(S)がpMOSトランジスタ52のソ
ース(S)と接続される。
【0012】このような従来のトランスミッション型バ
ス出力回路の動作を以下に説明する。制御信号enがハ
イレベル(H)、*enがローレベル(L)のとき、p
MOSトランジスタ52のゲート(G)にローレベル
(L)の制御信号*enが供給され、nMOSトランジ
スタ53のゲート(G)にハイレベル(H)の制御信号
enが供給される。このとき、制御信号*enが供給さ
れるpMOSトランジスタ52及び制御信号enが供給
されるnMOSトランジスタ53が共にオンの状態にな
る。これにより、入力ノードinに印加される信号の反
転信号が出力ノードoutに出力される。
ス出力回路の動作を以下に説明する。制御信号enがハ
イレベル(H)、*enがローレベル(L)のとき、p
MOSトランジスタ52のゲート(G)にローレベル
(L)の制御信号*enが供給され、nMOSトランジ
スタ53のゲート(G)にハイレベル(H)の制御信号
enが供給される。このとき、制御信号*enが供給さ
れるpMOSトランジスタ52及び制御信号enが供給
されるnMOSトランジスタ53が共にオンの状態にな
る。これにより、入力ノードinに印加される信号の反
転信号が出力ノードoutに出力される。
【0013】また、制御信号enがローレベル(L)、
*enがハイレベル(H)のとき、pMOSトランジス
タ52のゲート(G)にハイレベル(H)の制御信号*
enが供給され、nMOSトランジスタ53のゲート
(G)にローレベル(L)の制御信号enが供給され
る。このとき、制御信号*enが供給されるpMOSト
ランジスタ52及び制御信号enが供給されるnMOS
トランジスタ53が共にオフの状態になる。これによ
り、ゲート(G)が入力ノードinに接続されているp
MOSトランジスタ50及びnMOSトランジスタ51
が共にオフの状態になるので、出力ノードoutはハイ
インピーダンス状態となり、他の出力回路からバスに出
力されるデータとの衝突が回避される。なお、これらの
バス出力回路も同様にデータバスを駆動する十分大きな
駆動能力をもつサイズのトランジスタで構成する必要が
ある。
*enがハイレベル(H)のとき、pMOSトランジス
タ52のゲート(G)にハイレベル(H)の制御信号*
enが供給され、nMOSトランジスタ53のゲート
(G)にローレベル(L)の制御信号enが供給され
る。このとき、制御信号*enが供給されるpMOSト
ランジスタ52及び制御信号enが供給されるnMOS
トランジスタ53が共にオフの状態になる。これによ
り、ゲート(G)が入力ノードinに接続されているp
MOSトランジスタ50及びnMOSトランジスタ51
が共にオフの状態になるので、出力ノードoutはハイ
インピーダンス状態となり、他の出力回路からバスに出
力されるデータとの衝突が回避される。なお、これらの
バス出力回路も同様にデータバスを駆動する十分大きな
駆動能力をもつサイズのトランジスタで構成する必要が
ある。
【0014】ここで、上述した従来のクロックドインバ
ータ型バス出力回路やトランスミッション型バス出力回
路では、データ出力時に入力データが変化すると、出力
データもそれに応じて変化してしまう。従って、データ
を出力している期間、そのデータを保持する必要があ
る。このような動作を実現するために、これらの従来の
クロックドインバータ型バス出力回路やトランスミッシ
ョン型バス出力回路からデータバスにデータを出力する
処理に対して、1段パイプライン処理をする回路を設け
るようにする。クロックドインバータ型バス出力回路の
前段にD形フリップフロップを組み合わせた回路を図6
に示す。
ータ型バス出力回路やトランスミッション型バス出力回
路では、データ出力時に入力データが変化すると、出力
データもそれに応じて変化してしまう。従って、データ
を出力している期間、そのデータを保持する必要があ
る。このような動作を実現するために、これらの従来の
クロックドインバータ型バス出力回路やトランスミッシ
ョン型バス出力回路からデータバスにデータを出力する
処理に対して、1段パイプライン処理をする回路を設け
るようにする。クロックドインバータ型バス出力回路の
前段にD形フリップフロップを組み合わせた回路を図6
に示す。
【0015】図6において、図4に示した回路と異なる
点は、データバス出力回路の前段にクロックclkによ
り入力ノードDの入力を保持してデータバス出力回路の
入力ノードとなるQの値を出力するD形フリップフロッ
プ60を設けて出力ノード*Qに*Q(Qの反転出力)
を出力するようにした点である。なお、ここでは、図4
に示したデータバス出力回路の制御信号en、*enに
替えてクロックφ、*φ(φの反転信号)を用いてい
る。
点は、データバス出力回路の前段にクロックclkによ
り入力ノードDの入力を保持してデータバス出力回路の
入力ノードとなるQの値を出力するD形フリップフロッ
プ60を設けて出力ノード*Qに*Q(Qの反転出力)
を出力するようにした点である。なお、ここでは、図4
に示したデータバス出力回路の制御信号en、*enに
替えてクロックφ、*φ(φの反転信号)を用いてい
る。
【0016】この図6に示すクロックドインバータ型バ
ス出力回路の前段にD形フリップフロップを組み合わせ
た回路の動作を以下に説明する。クロックclkがロー
レベル(L)の期間にDフリップフロップ60に入力ノ
ードDのD入力が読み込まれ、クロックclkがハイレ
ベル(H)になるとクロックドインバータ型バス出力回
路61の入力ノードQとなるD形フリップフロップ60
のQ出力が更新される。この入力ノードとなるQ出力の
値は次にクロックclkがローレベル(L)からハイレ
ベル(H)に変化する時点まで保持される。クロックド
インバータ型バス出力回路のクロックφがハイレベル
(H)、*φがローレベル(L)のときのみデータバス
にデータが出力されるが、通常D形フリップフロップ6
0のクロックclkとクロックドインバータ型バス出力
回路のクロックφとは同期した信号として用いられる。
ス出力回路の前段にD形フリップフロップを組み合わせ
た回路の動作を以下に説明する。クロックclkがロー
レベル(L)の期間にDフリップフロップ60に入力ノ
ードDのD入力が読み込まれ、クロックclkがハイレ
ベル(H)になるとクロックドインバータ型バス出力回
路61の入力ノードQとなるD形フリップフロップ60
のQ出力が更新される。この入力ノードとなるQ出力の
値は次にクロックclkがローレベル(L)からハイレ
ベル(H)に変化する時点まで保持される。クロックド
インバータ型バス出力回路のクロックφがハイレベル
(H)、*φがローレベル(L)のときのみデータバス
にデータが出力されるが、通常D形フリップフロップ6
0のクロックclkとクロックドインバータ型バス出力
回路のクロックφとは同期した信号として用いられる。
【0017】この図6に示すクロックドインバータ型バ
ス出力回路61の前段にD形フリップフロップ60を組
み合わせた回路では、D形フリップフロップ60の出力
信号がアクティブ(入力ノードとなるQ出力の値がハイ
レベル(H)のとき)になってからクロックドインバー
タ型バス出力回路61の入力ゲートが充電/放電され
る。
ス出力回路61の前段にD形フリップフロップ60を組
み合わせた回路では、D形フリップフロップ60の出力
信号がアクティブ(入力ノードとなるQ出力の値がハイ
レベル(H)のとき)になってからクロックドインバー
タ型バス出力回路61の入力ゲートが充電/放電され
る。
【0018】このとき、上述したように、クロックドイ
ンバータ型バス出力回路61のpMOSトランジスタ6
2、pMOSトランジスタ63、nMOSトランジスタ
64、nMOSトランジスタ65のサイズは駆動能力に
必要な大きさのサイズになっていて、その入力ゲートの
ゲート容量が大きく、Dフリップフロップ60の出力信
号がアクティブになってからバスにデータが出力される
までにある程度の絶対的な遅延が生じる。また、Dフリ
ップフロップ60とクロックドインバータ型バス出力回
路61が回路構成上別になっているため回路規模が大き
くなる。
ンバータ型バス出力回路61のpMOSトランジスタ6
2、pMOSトランジスタ63、nMOSトランジスタ
64、nMOSトランジスタ65のサイズは駆動能力に
必要な大きさのサイズになっていて、その入力ゲートの
ゲート容量が大きく、Dフリップフロップ60の出力信
号がアクティブになってからバスにデータが出力される
までにある程度の絶対的な遅延が生じる。また、Dフリ
ップフロップ60とクロックドインバータ型バス出力回
路61が回路構成上別になっているため回路規模が大き
くなる。
【0019】そこで、図7に示すように、図4に示した
従来のクロックドインバータ型バス出力回路または図5
に示した従来のトランスミッション型バス出力回路を直
列に2段接続し、入力側をマスター回路70とし、出力
側をスレーブ回路75とすることにより、マスタースレ
ーブ型のD形フリップフロップを構成するようにした。
このマスタースレーブ型のD形フリップフロップはデー
タバス出力回路として用いることができる。図7に示し
たマスタースレーブ型のD形フリップフロップが図6に
示したクロックドインバータ型バス出力回路の前段にフ
リップフロップを組み合わせた回路と異なる点は、図6
に示したDフリップフロップ60に替えてD入力を保持
してノードとなるQMに出力するクロックドインバータ
型バス出力回路となるマスター回路70を設けた点であ
る。ここで、マスター回路70とスレーブ回路75と
で、ゲート(G)にクロックφ、*φが供給されるpM
OSトランジスタ72、77及びnMOSトランジスタ
73、78のクロックφ、*φの位相が反転するように
構成されている。
従来のクロックドインバータ型バス出力回路または図5
に示した従来のトランスミッション型バス出力回路を直
列に2段接続し、入力側をマスター回路70とし、出力
側をスレーブ回路75とすることにより、マスタースレ
ーブ型のD形フリップフロップを構成するようにした。
このマスタースレーブ型のD形フリップフロップはデー
タバス出力回路として用いることができる。図7に示し
たマスタースレーブ型のD形フリップフロップが図6に
示したクロックドインバータ型バス出力回路の前段にフ
リップフロップを組み合わせた回路と異なる点は、図6
に示したDフリップフロップ60に替えてD入力を保持
してノードとなるQMに出力するクロックドインバータ
型バス出力回路となるマスター回路70を設けた点であ
る。ここで、マスター回路70とスレーブ回路75と
で、ゲート(G)にクロックφ、*φが供給されるpM
OSトランジスタ72、77及びnMOSトランジスタ
73、78のクロックφ、*φの位相が反転するように
構成されている。
【0020】このようなクロックドインバータを用いた
マスタースレーブ型のD形フリップフロップの動作を以
下に説明する。マスタースレーブ型のD形フリップフロ
ップを制御するクロックφがローレベル(L)、*φが
ハイレベル(H)のとき、マスター回路70が開き、入
力ノードDに入力されるデータDを取り込み、その反転
信号がノードQMに出力される。このとき、スレーブ回
路75は閉じているためデータバスはフローティングノ
ードとして前の値を保持している。クロックφがハイレ
ベル(H)、*φがローレベル(L)に変化したタイミ
ングでマスター回路70が閉じ、ノードQMにマスター
回路70から出力されたデータがフローティングノード
として保持される。これと同時にスレーブ回路75が開
きノードQMのデータを取り込み、その反転信号を出力
ノードQに出力し、出力データを更新する。
マスタースレーブ型のD形フリップフロップの動作を以
下に説明する。マスタースレーブ型のD形フリップフロ
ップを制御するクロックφがローレベル(L)、*φが
ハイレベル(H)のとき、マスター回路70が開き、入
力ノードDに入力されるデータDを取り込み、その反転
信号がノードQMに出力される。このとき、スレーブ回
路75は閉じているためデータバスはフローティングノ
ードとして前の値を保持している。クロックφがハイレ
ベル(H)、*φがローレベル(L)に変化したタイミ
ングでマスター回路70が閉じ、ノードQMにマスター
回路70から出力されたデータがフローティングノード
として保持される。これと同時にスレーブ回路75が開
きノードQMのデータを取り込み、その反転信号を出力
ノードQに出力し、出力データを更新する。
【0021】
【発明が解決しようとする課題】しかしながら、図7に
示したマスタースレーブ型のD形フリップフロップで
は、データバスを駆動するための駆動能力を得るために
マスター回路70のpMOSトランジスタ71、pMO
Sトランジスタ72、nMOSトランジスタ73、nM
OSトランジスタ74のサイズに対して、スレーブ回路
75のpMOSトランジスタ76、pMOSトランジス
タ77、nMOSトランジスタ78、nMOSトランジ
スタ79のサイズを大きくする必要があり、スレーブ回
路75の各トランジスタのサイズを大きくすると入力容
量が大きくなり、ノードQMの充電/放電の時間が長く
なり、データのセットアップ時間が増大するという不都
合があった。
示したマスタースレーブ型のD形フリップフロップで
は、データバスを駆動するための駆動能力を得るために
マスター回路70のpMOSトランジスタ71、pMO
Sトランジスタ72、nMOSトランジスタ73、nM
OSトランジスタ74のサイズに対して、スレーブ回路
75のpMOSトランジスタ76、pMOSトランジス
タ77、nMOSトランジスタ78、nMOSトランジ
スタ79のサイズを大きくする必要があり、スレーブ回
路75の各トランジスタのサイズを大きくすると入力容
量が大きくなり、ノードQMの充電/放電の時間が長く
なり、データのセットアップ時間が増大するという不都
合があった。
【0022】本発明はこのような点を考慮し、セットア
ップ時間を短縮すると共に、入力容量を軽減することが
できるデータバス出力回路を提供することを目的とする
ものである。
ップ時間を短縮すると共に、入力容量を軽減することが
できるデータバス出力回路を提供することを目的とする
ものである。
【0023】
【課題を解決するための手段】この発明のデータバス出
力回路は、入力をクロックに応じて保持して出力するマ
スター回路と、上記マスター回路の出力信号を上記クロ
ックと反転したクロックに応じて保持して出力するスレ
ーブ回路とを有するマスタースレーブ型D形フリップフ
ロップ回路を用いて上記スレーブ回路の出力をバス出力
とするデータバス出力回路において、上記マスター回路
と上記スレーブ回路との間に、上記マスター回路の出力
を反転させて上記スレーブ回路に供給するインバータ回
路を設けたものである。
力回路は、入力をクロックに応じて保持して出力するマ
スター回路と、上記マスター回路の出力信号を上記クロ
ックと反転したクロックに応じて保持して出力するスレ
ーブ回路とを有するマスタースレーブ型D形フリップフ
ロップ回路を用いて上記スレーブ回路の出力をバス出力
とするデータバス出力回路において、上記マスター回路
と上記スレーブ回路との間に、上記マスター回路の出力
を反転させて上記スレーブ回路に供給するインバータ回
路を設けたものである。
【0024】このようなデータバス出力回路によれば以
下の作用をする。マスター回路及びスレーブ回路を制御
するクロックがある状態のとき、マスター回路が開き、
入力されるデータを取り込み、その反転信号が出力され
る。このようにして、入力データのデータの変化に応じ
てマスター回路の出力電位が変化する。これにより、マ
スター回路から出力された入力データの反転信号がイン
バータ回路に供給される。インバータ回路がこの入力デ
ータの反転信号をさらに反転して入力データと同じデー
タを出力する。
下の作用をする。マスター回路及びスレーブ回路を制御
するクロックがある状態のとき、マスター回路が開き、
入力されるデータを取り込み、その反転信号が出力され
る。このようにして、入力データのデータの変化に応じ
てマスター回路の出力電位が変化する。これにより、マ
スター回路から出力された入力データの反転信号がイン
バータ回路に供給される。インバータ回路がこの入力デ
ータの反転信号をさらに反転して入力データと同じデー
タを出力する。
【0025】このとき、スレーブ回路はオフ状態とな
り、スレーブ回路の出力はハイインピーダンス状態とな
り、前の値を保持し、他の出力回路からの出力とのデー
タの衝突を回避することができる。このため、この回路
の出力をそのままデータバスに接続することができる。
り、スレーブ回路の出力はハイインピーダンス状態とな
り、前の値を保持し、他の出力回路からの出力とのデー
タの衝突を回避することができる。このため、この回路
の出力をそのままデータバスに接続することができる。
【0026】次に、クロックが他の状態に変化したタイ
ミングでマスター回路が閉じ、マスター回路の出力電位
が保持される。これと同時にスレーブ回路が開きインバ
ータ回路の出力電位に応じたデータを取り込み、その反
転信号をデータバスに出力する。
ミングでマスター回路が閉じ、マスター回路の出力電位
が保持される。これと同時にスレーブ回路が開きインバ
ータ回路の出力電位に応じたデータを取り込み、その反
転信号をデータバスに出力する。
【0027】
【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。図1に、本実施の形
態の、データバス出力回路を示す。この実施の形態のデ
ータバス出力回路は、図1においてマスター回路1と、
インバータ回路6と、スレーブ回路9とを有する。図1
に示す本実施の形態のデータバス出力回路は、図7に示
したマスタースレーブ型のD形フリップフロップのマス
ター回路70とスレーブ回路75の間にインバータ回路
6を直列接続で挿入して構成したものである。
の一実施の形態について説明する。図1に、本実施の形
態の、データバス出力回路を示す。この実施の形態のデ
ータバス出力回路は、図1においてマスター回路1と、
インバータ回路6と、スレーブ回路9とを有する。図1
に示す本実施の形態のデータバス出力回路は、図7に示
したマスタースレーブ型のD形フリップフロップのマス
ター回路70とスレーブ回路75の間にインバータ回路
6を直列接続で挿入して構成したものである。
【0028】図1において、マスター回路1は、入力ノ
ードDと、入力ノードDに印加される信号によりオンま
たはオフに制御されるpMOSトランジスタ2と、クロ
ックφによりオンまたはオフに制御されるpMOSトラ
ンジスタ3と、クロック*φ(φの反転信号)によりオ
ンまたはオフに制御されるnMOSトランジスタ4と、
入力ノードDに印加される信号によりオンまたはオフに
制御されるnMOSトランジスタ5と、ノードQM1
と、を有する。
ードDと、入力ノードDに印加される信号によりオンま
たはオフに制御されるpMOSトランジスタ2と、クロ
ックφによりオンまたはオフに制御されるpMOSトラ
ンジスタ3と、クロック*φ(φの反転信号)によりオ
ンまたはオフに制御されるnMOSトランジスタ4と、
入力ノードDに印加される信号によりオンまたはオフに
制御されるnMOSトランジスタ5と、ノードQM1
と、を有する。
【0029】また、インバータ回路6は、ノードQM1
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ7と、ノードQM1に印加される信
号によりオンまたはオフに制御されるnMOSトランジ
スタ8とを有する。
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ7と、ノードQM1に印加される信
号によりオンまたはオフに制御されるnMOSトランジ
スタ8とを有する。
【0030】また、スレーブ回路9は、ノードQM2
と、ノードQM2に印加される信号によりオンまたはオ
フに制御されるpMOSトランジスタ10と、クロック
*φによりオンまたはオフに制御されるpMOSトラン
ジスタ11と、クロックφによりオンまたはオフに制御
されるnMOSトランジスタ12と、ノードQM2に印
加される信号によりオンまたはオフに制御されるnMO
Sトランジスタ13と、出力ノード*Qと、を有する。
と、ノードQM2に印加される信号によりオンまたはオ
フに制御されるpMOSトランジスタ10と、クロック
*φによりオンまたはオフに制御されるpMOSトラン
ジスタ11と、クロックφによりオンまたはオフに制御
されるnMOSトランジスタ12と、ノードQM2に印
加される信号によりオンまたはオフに制御されるnMO
Sトランジスタ13と、出力ノード*Qと、を有する。
【0031】なお、ここで、マスター回路1のクロック
ドインバータを構成するpMOSトランジスタ2、pM
OSトランジスタ3、nMOSトランジスタ4、nMO
Sトランジスタ5のサイズは、スレーブ回路9のクロッ
クドインバータを構成するpMOSトランジスタ10、
pMOSトランジスタ11、nMOSトランジスタ1
2、nMOSトランジスタ13のサイズに比べて小さく
する。このようにすることにより、このマスター回路1
のセットアップ時間を短縮することができる。
ドインバータを構成するpMOSトランジスタ2、pM
OSトランジスタ3、nMOSトランジスタ4、nMO
Sトランジスタ5のサイズは、スレーブ回路9のクロッ
クドインバータを構成するpMOSトランジスタ10、
pMOSトランジスタ11、nMOSトランジスタ1
2、nMOSトランジスタ13のサイズに比べて小さく
する。このようにすることにより、このマスター回路1
のセットアップ時間を短縮することができる。
【0032】また、インバータ回路6を構成するpMO
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路9のクロックドインバータを構成する
pMOSトランジスタ10、pMOSトランジスタ1
1、nMOSトランジスタ12、nMOSトランジスタ
13のサイズに比べて小さくする。
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路9のクロックドインバータを構成する
pMOSトランジスタ10、pMOSトランジスタ1
1、nMOSトランジスタ12、nMOSトランジスタ
13のサイズに比べて小さくする。
【0033】また、スレーブ回路9のクロックドインバ
ータを構成するpMOSトランジスタ10、pMOSト
ランジスタ11、nMOSトランジスタ12、nMOS
トランジスタ13のサイズは、データをバスに出力する
のに必要な駆動能力を持つ大きさにする。ここで、各ト
ランジスタのサイズは、例えば、MOSトランジスタの
チャネル幅に応じて設定する。
ータを構成するpMOSトランジスタ10、pMOSト
ランジスタ11、nMOSトランジスタ12、nMOS
トランジスタ13のサイズは、データをバスに出力する
のに必要な駆動能力を持つ大きさにする。ここで、各ト
ランジスタのサイズは、例えば、MOSトランジスタの
チャネル幅に応じて設定する。
【0034】次に、このような本実施の形態のデータバ
ス出力回路の接続関係を示す。まず、マスター回路1の
接続関係を示す。pMOSトランジスタ2のソース
(S)が電源電圧に接続され、ゲート(G)が入力ノー
ドDと接続され、ドレイン(D)がpMOSトランジス
タ3のソース(S)と接続される。pMOSトランジス
タ3のソース(S)がpMOSトランジスタ2のドレイ
ン(D)に接続され、ゲート(G)がクロックφの入力
端子と接続され、ドレイン(D)がノードQM1と接続
される。nMOSトランジスタ4のドレイン(D)がノ
ードQM1と接続され、ゲート(G)がクロック*φの
入力端子と接続され、ソース(S)がnMOSトランジ
スタ5のドレイン(D)と接続される。nMOSトラン
ジスタ5のドレイン(D)がnMOSトランジスタ4の
ソース(S)に接続され、ゲート(G)が入力ノードD
と接続され、ソース(S)がアースに接続される。
ス出力回路の接続関係を示す。まず、マスター回路1の
接続関係を示す。pMOSトランジスタ2のソース
(S)が電源電圧に接続され、ゲート(G)が入力ノー
ドDと接続され、ドレイン(D)がpMOSトランジス
タ3のソース(S)と接続される。pMOSトランジス
タ3のソース(S)がpMOSトランジスタ2のドレイ
ン(D)に接続され、ゲート(G)がクロックφの入力
端子と接続され、ドレイン(D)がノードQM1と接続
される。nMOSトランジスタ4のドレイン(D)がノ
ードQM1と接続され、ゲート(G)がクロック*φの
入力端子と接続され、ソース(S)がnMOSトランジ
スタ5のドレイン(D)と接続される。nMOSトラン
ジスタ5のドレイン(D)がnMOSトランジスタ4の
ソース(S)に接続され、ゲート(G)が入力ノードD
と接続され、ソース(S)がアースに接続される。
【0035】次に、インバータ回路6の接続関係を示
す。pMOSトランジスタ7のソース(S)が電源電圧
に接続され、ゲート(G)がノードQM1と接続され、
ドレイン(D)がnMOSトランジスタ8のドレイン
(D)と接続される。nMOSトランジスタ8のドレイ
ン(D)がノードQM2と接続され、ゲート(G)がノ
ードQM1と接続され、ソース(S)がアースに接続さ
れる。
す。pMOSトランジスタ7のソース(S)が電源電圧
に接続され、ゲート(G)がノードQM1と接続され、
ドレイン(D)がnMOSトランジスタ8のドレイン
(D)と接続される。nMOSトランジスタ8のドレイ
ン(D)がノードQM2と接続され、ゲート(G)がノ
ードQM1と接続され、ソース(S)がアースに接続さ
れる。
【0036】次に、スレーブ回路9の接続関係を示す。
pMOSトランジスタ10のソース(S)が電源電圧に
接続され、ゲート(G)がノードQM2と接続され、ド
レイン(D)がpMOSトランジスタ11のソース
(S)と接続される。pMOSトランジスタ11のソー
ス(S)がpMOSトランジスタ10のドレイン(D)
に接続され、ゲート(G)がクロック*φの入力端子と
接続され、ドレイン(D)がnMOSトランジスタ12
のドレイン(D)と接続される。nMOSトランジスタ
12のドレイン(D)が出力ノード*Qと接続され、ゲ
ート(G)がクロックφの入力端子と接続され、ソース
(S)がnMOSトランジスタ13のドレイン(D)と
接続される。nMOSトランジスタ13のドレイン
(D)がnMOSトランジスタ12のソース(S)に接
続され、ゲート(G)がノードQM2と接続され、ソー
ス(S)がアースに接続される。
pMOSトランジスタ10のソース(S)が電源電圧に
接続され、ゲート(G)がノードQM2と接続され、ド
レイン(D)がpMOSトランジスタ11のソース
(S)と接続される。pMOSトランジスタ11のソー
ス(S)がpMOSトランジスタ10のドレイン(D)
に接続され、ゲート(G)がクロック*φの入力端子と
接続され、ドレイン(D)がnMOSトランジスタ12
のドレイン(D)と接続される。nMOSトランジスタ
12のドレイン(D)が出力ノード*Qと接続され、ゲ
ート(G)がクロックφの入力端子と接続され、ソース
(S)がnMOSトランジスタ13のドレイン(D)と
接続される。nMOSトランジスタ13のドレイン
(D)がnMOSトランジスタ12のソース(S)に接
続され、ゲート(G)がノードQM2と接続され、ソー
ス(S)がアースに接続される。
【0037】このように構成された本実施の形態のデー
タバス出力回路の動作を以下に説明する。マスター回路
1及びスレーブ回路9のクロックドインバータを制御す
るクロックφがローレベル(L)、*φがハイレベル
(H)のとき、クロックφ、*φがゲート(G)に供給
されるpMOSトランジスタ3及びnMOSトランジス
タ4はオン状態となり、マスター回路1のクロックドイ
ンバータが開き、入力ノードDに入力されるデータDを
取り込み、その反転信号がノードQM1に出力される。
このようにして、入力ノードDに入力されたデータDの
データの変化に応じてノードQM1の電位が変化する。
これにより、ノードQM1に出力された入力ノードDに
入力されたデータDの反転信号がインバータ回路6に供
給される。インバータ回路6がこの入力ノードDに入力
されたデータDの反転信号をさらに反転して入力データ
と同じデータDをノードQM2に出力する。
タバス出力回路の動作を以下に説明する。マスター回路
1及びスレーブ回路9のクロックドインバータを制御す
るクロックφがローレベル(L)、*φがハイレベル
(H)のとき、クロックφ、*φがゲート(G)に供給
されるpMOSトランジスタ3及びnMOSトランジス
タ4はオン状態となり、マスター回路1のクロックドイ
ンバータが開き、入力ノードDに入力されるデータDを
取り込み、その反転信号がノードQM1に出力される。
このようにして、入力ノードDに入力されたデータDの
データの変化に応じてノードQM1の電位が変化する。
これにより、ノードQM1に出力された入力ノードDに
入力されたデータDの反転信号がインバータ回路6に供
給される。インバータ回路6がこの入力ノードDに入力
されたデータDの反転信号をさらに反転して入力データ
と同じデータDをノードQM2に出力する。
【0038】このとき、スレーブ回路9のクロックφ、
*φがゲート(G)に供給されるpMOSトランジスタ
11及びnMOSトランジスタ12はオフ状態となり、
スレーブ回路9のクロックドインバータは閉じているた
め、出力ノード*Qはハイインピーダンス状態となり、
前の値を保持し、他の出力回路からの出力とのデータの
衝突を回避することができる。このため、この回路の出
力をそのままデータバスに接続することができる。
*φがゲート(G)に供給されるpMOSトランジスタ
11及びnMOSトランジスタ12はオフ状態となり、
スレーブ回路9のクロックドインバータは閉じているた
め、出力ノード*Qはハイインピーダンス状態となり、
前の値を保持し、他の出力回路からの出力とのデータの
衝突を回避することができる。このため、この回路の出
力をそのままデータバスに接続することができる。
【0039】このとき、マスター回路1のクロックドイ
ンバータを構成するpMOSトランジスタ2、pMOS
トランジスタ3、nMOSトランジスタ4、nMOSト
ランジスタ5のサイズは、スレーブ回路9のクロックド
インバータを構成するpMOSトランジスタ10、pM
OSトランジスタ11、nMOSトランジスタ12、n
MOSトランジスタ13のサイズに比べて小さくしてい
る。このようにすることにより、このマスター回路1の
セットアップ時間を短縮することができる。
ンバータを構成するpMOSトランジスタ2、pMOS
トランジスタ3、nMOSトランジスタ4、nMOSト
ランジスタ5のサイズは、スレーブ回路9のクロックド
インバータを構成するpMOSトランジスタ10、pM
OSトランジスタ11、nMOSトランジスタ12、n
MOSトランジスタ13のサイズに比べて小さくしてい
る。このようにすることにより、このマスター回路1の
セットアップ時間を短縮することができる。
【0040】また、インバータ回路6を構成するpMO
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路9のクロックドインバータを構成する
pMOSトランジスタ10、pMOSトランジスタ1
1、nMOSトランジスタ12、nMOSトランジスタ
13のサイズに比べて小さくしている。従って、入力さ
れるデータの電位の変化に迅速に反応してノードQM1
の電位を変化させることができ、入力データの変化から
ノードQM1の変化までの遅延を小さく抑えることがで
きる。
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路9のクロックドインバータを構成する
pMOSトランジスタ10、pMOSトランジスタ1
1、nMOSトランジスタ12、nMOSトランジスタ
13のサイズに比べて小さくしている。従って、入力さ
れるデータの電位の変化に迅速に反応してノードQM1
の電位を変化させることができ、入力データの変化から
ノードQM1の変化までの遅延を小さく抑えることがで
きる。
【0041】このようにすることにより、このインバー
タ回路6のセットアップ時間を短縮することができる。
インバータ回路6を構成するpMOSトランジスタ7、
nMOSトランジスタ8のサイズが小さい場合、それを
駆動するマスター回路1のクロックドインバータの駆動
能力を高める必要がないので、マスター回路1を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路1を構成する各トランジスタのサイ
ズが小さい方がこのバス出力回路の入力容量を小さくす
ることができる。従って、入力されるデータの電位の変
化に迅速に反応してノードQM1の電位を変化させるこ
とができ、入力データの変化からノードQM1の変化ま
での遅延を小さく抑えることができる。
タ回路6のセットアップ時間を短縮することができる。
インバータ回路6を構成するpMOSトランジスタ7、
nMOSトランジスタ8のサイズが小さい場合、それを
駆動するマスター回路1のクロックドインバータの駆動
能力を高める必要がないので、マスター回路1を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路1を構成する各トランジスタのサイ
ズが小さい方がこのバス出力回路の入力容量を小さくす
ることができる。従って、入力されるデータの電位の変
化に迅速に反応してノードQM1の電位を変化させるこ
とができ、入力データの変化からノードQM1の変化ま
での遅延を小さく抑えることができる。
【0042】また、このとき、スレーブ回路9のクロッ
クドインバータを構成するpMOSトランジスタ10、
pMOSトランジスタ11、nMOSトランジスタ1
2、nMOSトランジスタ13のサイズは、データをバ
スに出力するのに必要な駆動能力を持つ大きさにしてい
る。これにより、インバータ回路6の駆動能力に対し
て、スレーブ回路9の各トランジスタサイズが大きく、
各トランジスタの負荷容量が大きいため、ノードQM1
からノードQM2へのデータ伝搬にある程度の遅延が生
じる。この期間、スレーブ回路9のクロックドインバー
タはクロックφ、*φがゲート(G)に供給されるpM
OSトランジスタ11及びnMOSトランジスタ12は
オフ状態となり、出力ノード*Qはハイインピーダンス
状態で前のデータが保持されている。
クドインバータを構成するpMOSトランジスタ10、
pMOSトランジスタ11、nMOSトランジスタ1
2、nMOSトランジスタ13のサイズは、データをバ
スに出力するのに必要な駆動能力を持つ大きさにしてい
る。これにより、インバータ回路6の駆動能力に対し
て、スレーブ回路9の各トランジスタサイズが大きく、
各トランジスタの負荷容量が大きいため、ノードQM1
からノードQM2へのデータ伝搬にある程度の遅延が生
じる。この期間、スレーブ回路9のクロックドインバー
タはクロックφ、*φがゲート(G)に供給されるpM
OSトランジスタ11及びnMOSトランジスタ12は
オフ状態となり、出力ノード*Qはハイインピーダンス
状態で前のデータが保持されている。
【0043】次に、クロックφがハイレベル(H)、*
φがローレベル(L)に変化したタイミングでマスター
回路1のクロックドインバータが閉じ、ノードQM1の
電位が保持される。これと同時にスレーブ回路9のクロ
ックドインバータが開きノードQM2の電位に応じたデ
ータを取り込み、その反転信号を出力ノード*Qに出力
し、データバスに出力される。
φがローレベル(L)に変化したタイミングでマスター
回路1のクロックドインバータが閉じ、ノードQM1の
電位が保持される。これと同時にスレーブ回路9のクロ
ックドインバータが開きノードQM2の電位に応じたデ
ータを取り込み、その反転信号を出力ノード*Qに出力
し、データバスに出力される。
【0044】図2に、図1に示した本実施の形態のデー
タバス出力回路のタイミングチャートを示す。タイミン
グ1(20)のように、入力データDの変化からクロッ
クφの変化までの時間が長く各データの電位確定までに
十分なセットアップ時間が確保されるならば、図2にお
いて、クロックφがローレベル(L)、*φがハイレベ
ル(H)の期間に入力ノードDの変化に応じてノードQ
M1の電位が変化し、さらにインバータ回路6によりノ
ードQM2の電位が確定される。クロックφがハイレベ
ル(H)、*φがローレベル(L)に変化して、マスタ
ー回路1のクロックドインバータが閉じ、スレーブ回路
9のクロックドインバータが開くと同時にデータをバス
に出力することができる。
タバス出力回路のタイミングチャートを示す。タイミン
グ1(20)のように、入力データDの変化からクロッ
クφの変化までの時間が長く各データの電位確定までに
十分なセットアップ時間が確保されるならば、図2にお
いて、クロックφがローレベル(L)、*φがハイレベ
ル(H)の期間に入力ノードDの変化に応じてノードQ
M1の電位が変化し、さらにインバータ回路6によりノ
ードQM2の電位が確定される。クロックφがハイレベ
ル(H)、*φがローレベル(L)に変化して、マスタ
ー回路1のクロックドインバータが閉じ、スレーブ回路
9のクロックドインバータが開くと同時にデータをバス
に出力することができる。
【0045】また、図2において、タイミング2(2
1)のように、入力データDの変化からクロックφの変
化までの時間が短くなった場合でも、マスター回路1の
クロックドインバータを通じてノードQM1の電位さえ
確定できればよい。タイミング2(21)では、クロッ
クφがハイレベル(H)、*φがローレベル(L)に変
化した時点で、ノードQM2の電位が確定していない。
しかし、マスター回路1のクロックドインバータが閉じ
たことにより、ノードQM1の電位が保持される。従っ
て、インバータ回路6によるノードQM2の充電/放電
はクロックφ、*φの変化に関係なく、クロックφ、*
φの変化後も続行される。このため、ノードQM2は本
来のデータが伝搬された時点から出力ノード*Qを介し
てデータバスに本来のデータが出力される。
1)のように、入力データDの変化からクロックφの変
化までの時間が短くなった場合でも、マスター回路1の
クロックドインバータを通じてノードQM1の電位さえ
確定できればよい。タイミング2(21)では、クロッ
クφがハイレベル(H)、*φがローレベル(L)に変
化した時点で、ノードQM2の電位が確定していない。
しかし、マスター回路1のクロックドインバータが閉じ
たことにより、ノードQM1の電位が保持される。従っ
て、インバータ回路6によるノードQM2の充電/放電
はクロックφ、*φの変化に関係なく、クロックφ、*
φの変化後も続行される。このため、ノードQM2は本
来のデータが伝搬された時点から出力ノード*Qを介し
てデータバスに本来のデータが出力される。
【0046】上述した本実施の形態のデータバス出力回
路では、バスを駆動するスレーブ回路9を構成するクロ
ックドインバータのゲートの充電/放電に必要な時間は
セットアップ時間に含まれず、ノードQM1の電位を確
定するのに必要なだけのセットアップ時間があれば、正
常な回路動作を実現することができる。さらに、マスタ
ー回路1とスレーブ回路9の間に挿入したインバータ回
路6を構成するpMOSトランジスタ7、nMOSトラ
ンジスタ8のサイズを小さくすることによりバス出力回
路のセットアップ時間を短くすることができる。
路では、バスを駆動するスレーブ回路9を構成するクロ
ックドインバータのゲートの充電/放電に必要な時間は
セットアップ時間に含まれず、ノードQM1の電位を確
定するのに必要なだけのセットアップ時間があれば、正
常な回路動作を実現することができる。さらに、マスタ
ー回路1とスレーブ回路9の間に挿入したインバータ回
路6を構成するpMOSトランジスタ7、nMOSトラ
ンジスタ8のサイズを小さくすることによりバス出力回
路のセットアップ時間を短くすることができる。
【0047】また、マスター回路1とスレーブ回路9の
間に挿入したインバータ回路6を構成する各トランジス
タのサイズを小さくすれば、それに応じてマスター回路
1の負荷駆動能力を下げることが可能であり、マスター
回路1を構成するpMOSトランジスタ2、pMOSト
ランジスタ3、nMOSトランジスタ4、nMOSトラ
ンジスタ5のサイズを小さくでき、バス出力回路として
の入力容量を下げることができる。従って、本実施の形
態のデータバス出力回路は、従来の回路に比べてセット
アップ時間を短縮することができると同時に入力容量を
下げることができ、高速動作が可能となる。
間に挿入したインバータ回路6を構成する各トランジス
タのサイズを小さくすれば、それに応じてマスター回路
1の負荷駆動能力を下げることが可能であり、マスター
回路1を構成するpMOSトランジスタ2、pMOSト
ランジスタ3、nMOSトランジスタ4、nMOSトラ
ンジスタ5のサイズを小さくでき、バス出力回路として
の入力容量を下げることができる。従って、本実施の形
態のデータバス出力回路は、従来の回路に比べてセット
アップ時間を短縮することができると同時に入力容量を
下げることができ、高速動作が可能となる。
【0048】上述した本実施の形態のデータバス出力回
路では、マスター回路1とスレーブ回路9の間にインバ
ータ回路6を1段直列接続したもののみを示したが、イ
ンバータ回路6は複数段直列接続しても上述と同じ作用
効果を奏することができる。ここでは、複数段のインバ
ータ回路がサイズの大きいトランジスタで構成されたス
レーブ回路9の入力ゲートを充電/放電するように動作
する。そこで、複数段のインバータ回路で、高速にスレ
ーブ回路9の入力容量の充電/放電をすることができ
る。このときの入力側のインバータ回路は出力側のイン
バータ回路と比較してテーパーを付けるように順に小さ
いサイズのトランジスタで構成されたインバータ回路で
構成し、マスター回路1が駆動する初段のインバータ回
路はn(nは複数の自然数)段のインバータ回路の中で
最小のサイズで構成される。このようにすることによ
り、マスター回路1は、更に小さいサイズで構成するこ
とができる。
路では、マスター回路1とスレーブ回路9の間にインバ
ータ回路6を1段直列接続したもののみを示したが、イ
ンバータ回路6は複数段直列接続しても上述と同じ作用
効果を奏することができる。ここでは、複数段のインバ
ータ回路がサイズの大きいトランジスタで構成されたス
レーブ回路9の入力ゲートを充電/放電するように動作
する。そこで、複数段のインバータ回路で、高速にスレ
ーブ回路9の入力容量の充電/放電をすることができ
る。このときの入力側のインバータ回路は出力側のイン
バータ回路と比較してテーパーを付けるように順に小さ
いサイズのトランジスタで構成されたインバータ回路で
構成し、マスター回路1が駆動する初段のインバータ回
路はn(nは複数の自然数)段のインバータ回路の中で
最小のサイズで構成される。このようにすることによ
り、マスター回路1は、更に小さいサイズで構成するこ
とができる。
【0049】また、図1に示した本実施の形態のデータ
バス出力回路では、マスター回路1及びスレーブ回路9
にクロックドインバータを用いた回路のみを示したが、
トランスミッションゲートを用いても同様の作用効果を
奏することができる。図3に本実施の形態のトランスミ
ッションゲートを用いた他のバス出力回路を示す。
バス出力回路では、マスター回路1及びスレーブ回路9
にクロックドインバータを用いた回路のみを示したが、
トランスミッションゲートを用いても同様の作用効果を
奏することができる。図3に本実施の形態のトランスミ
ッションゲートを用いた他のバス出力回路を示す。
【0050】この実施の形態の他のデータバス出力回路
は、図3においてマスター回路30と、インバータ回路
6と、スレーブ回路35とを有する。図3に示す本実施
の形態のデータバス出力回路は、図1に示したマスター
回路1とスレーブ回路9のクロックドインバータをトラ
ンスミッションゲートに替えて構成したものである。
は、図3においてマスター回路30と、インバータ回路
6と、スレーブ回路35とを有する。図3に示す本実施
の形態のデータバス出力回路は、図1に示したマスター
回路1とスレーブ回路9のクロックドインバータをトラ
ンスミッションゲートに替えて構成したものである。
【0051】図3において、マスター回路30は、入力
ノードDと、入力ノードDに印加される信号によりオン
またはオフに制御されるpMOSトランジスタ31と、
入力ノードDに印加される信号によりオンまたはオフに
制御されるnMOSトランジスタ32と、クロックφに
よりオンまたはオフに制御されるpMOSトランジスタ
33と、クロック*φ(φの反転信号)によりオンまた
はオフに制御されるnMOSトランジスタ34と、ノー
ドQM1と、を有する。
ノードDと、入力ノードDに印加される信号によりオン
またはオフに制御されるpMOSトランジスタ31と、
入力ノードDに印加される信号によりオンまたはオフに
制御されるnMOSトランジスタ32と、クロックφに
よりオンまたはオフに制御されるpMOSトランジスタ
33と、クロック*φ(φの反転信号)によりオンまた
はオフに制御されるnMOSトランジスタ34と、ノー
ドQM1と、を有する。
【0052】また、インバータ回路6は、ノードQM1
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ7と、ノードQM1に印加される信
号によりオンまたはオフに制御されるnMOSトランジ
スタ8とを有する。
に印加される信号によりオンまたはオフに制御されるp
MOSトランジスタ7と、ノードQM1に印加される信
号によりオンまたはオフに制御されるnMOSトランジ
スタ8とを有する。
【0053】また、スレーブ回路35は、ノードQM2
と、ノードQM2に印加される信号によりオンまたはオ
フに制御されるpMOSトランジスタ36と、ノードQ
M2に印加される信号によりオンまたはオフに制御され
るnMOSトランジスタ37と、クロック*φによりオ
ンまたはオフに制御されるpMOSトランジスタ38
と、クロックφによりオンまたはオフに制御されるnM
OSトランジスタ39と、出力ノード*Qと、を有す
る。
と、ノードQM2に印加される信号によりオンまたはオ
フに制御されるpMOSトランジスタ36と、ノードQ
M2に印加される信号によりオンまたはオフに制御され
るnMOSトランジスタ37と、クロック*φによりオ
ンまたはオフに制御されるpMOSトランジスタ38
と、クロックφによりオンまたはオフに制御されるnM
OSトランジスタ39と、出力ノード*Qと、を有す
る。
【0054】なお、ここで、マスター回路30を構成す
るpMOSトランジスタ31、nMOSトランジスタ3
2、pMOSトランジスタ33、nMOSトランジスタ
34のサイズは、スレーブ回路35を構成するpMOS
トランジスタ36、nMOSトランジスタ37、pMO
Sトランジスタ38、nMOSトランジスタ39のサイ
ズに比べて小さくする。このようにすることにより、こ
のマスター回路30のセットアップ時間を短縮すること
ができる。
るpMOSトランジスタ31、nMOSトランジスタ3
2、pMOSトランジスタ33、nMOSトランジスタ
34のサイズは、スレーブ回路35を構成するpMOS
トランジスタ36、nMOSトランジスタ37、pMO
Sトランジスタ38、nMOSトランジスタ39のサイ
ズに比べて小さくする。このようにすることにより、こ
のマスター回路30のセットアップ時間を短縮すること
ができる。
【0055】また、インバータ回路6を構成するpMO
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路35を構成するpMOSトランジスタ
36、nMOSトランジスタ37、pMOSトランジス
タ38、nMOSトランジスタ39のサイズに比べて小
さくする。
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路35を構成するpMOSトランジスタ
36、nMOSトランジスタ37、pMOSトランジス
タ38、nMOSトランジスタ39のサイズに比べて小
さくする。
【0056】また、スレーブ回路35を構成するpMO
Sトランジスタ36、nMOSトランジスタ37、pM
OSトランジスタ38、nMOSトランジスタ39のサ
イズは、データをバスに出力するのに必要な駆動能力を
持つ大きさにする。
Sトランジスタ36、nMOSトランジスタ37、pM
OSトランジスタ38、nMOSトランジスタ39のサ
イズは、データをバスに出力するのに必要な駆動能力を
持つ大きさにする。
【0057】次に、このような本実施の形態の他のデー
タバス出力回路の接続関係を示す。まず、マスター回路
30の接続関係を示す。pMOSトランジスタ31のソ
ース(S)が電源電圧に接続され、ゲート(G)が入力
ノードDと接続され、ドレイン(D)がnMOSトラン
ジスタ32のドレイン(D)と接続される。nMOSト
ランジスタ32のドレイン(D)がpMOSトランジス
タ31のドレイン(D)に接続され、ゲート(G)が入
力ノードDと接続され、ソース(S)がアースに接続さ
れる。pMOSトランジスタ33のドレイン(D)がp
MOSトランジスタ31のドレイン(D)に接続され、
ゲート(G)がクロックφの入力端子と接続され、ソー
ス(S)がノードQM1と接続される。nMOSトラン
ジスタ34のドレイン(D)がpMOSトランジスタ3
3のドレイン(D)と接続され、ゲート(G)がクロッ
ク*φの入力端子と接続され、ソース(S)がノードQ
M1と接続される。
タバス出力回路の接続関係を示す。まず、マスター回路
30の接続関係を示す。pMOSトランジスタ31のソ
ース(S)が電源電圧に接続され、ゲート(G)が入力
ノードDと接続され、ドレイン(D)がnMOSトラン
ジスタ32のドレイン(D)と接続される。nMOSト
ランジスタ32のドレイン(D)がpMOSトランジス
タ31のドレイン(D)に接続され、ゲート(G)が入
力ノードDと接続され、ソース(S)がアースに接続さ
れる。pMOSトランジスタ33のドレイン(D)がp
MOSトランジスタ31のドレイン(D)に接続され、
ゲート(G)がクロックφの入力端子と接続され、ソー
ス(S)がノードQM1と接続される。nMOSトラン
ジスタ34のドレイン(D)がpMOSトランジスタ3
3のドレイン(D)と接続され、ゲート(G)がクロッ
ク*φの入力端子と接続され、ソース(S)がノードQ
M1と接続される。
【0058】次に、インバータ回路6の接続関係を示
す。pMOSトランジスタ7のソース(S)が電源電圧
に接続され、ゲート(G)がノードQM1と接続され、
ドレイン(D)がnMOSトランジスタ8のドレイン
(D)と接続される。nMOSトランジスタ8のドレイ
ン(D)がノードQM2と接続され、ゲート(G)がノ
ードQM1と接続され、ソース(S)がアースに接続さ
れる。
す。pMOSトランジスタ7のソース(S)が電源電圧
に接続され、ゲート(G)がノードQM1と接続され、
ドレイン(D)がnMOSトランジスタ8のドレイン
(D)と接続される。nMOSトランジスタ8のドレイ
ン(D)がノードQM2と接続され、ゲート(G)がノ
ードQM1と接続され、ソース(S)がアースに接続さ
れる。
【0059】次に、スレーブ回路35の接続関係を示
す。pMOSトランジスタ36のソース(S)が電源電
圧に接続され、ゲート(G)がノードQM2と接続さ
れ、ドレイン(D)がnMOSトランジスタ37のドレ
イン(D)と接続される。nMOSトランジスタ37の
ドレイン(D)がpMOSトランジスタ36のドレイン
(D)に接続され、ゲート(G)がノードQM2と接続
され、ソース(S)がアースに接続される。pMOSト
ランジスタ38のドレイン(D)がpMOSトランジス
タ36のドレイン(D)に接続され、ゲート(G)がク
ロック*φの入力端子と接続され、ソース(S)が出力
ノード*Qと接続される。nMOSトランジスタ39の
ドレイン(D)がpMOSトランジスタ38のドレイン
(D)と接続され、ゲート(G)がクロックφの入力端
子と接続され、ソース(S)が出力ノード*Qと接続さ
れる。
す。pMOSトランジスタ36のソース(S)が電源電
圧に接続され、ゲート(G)がノードQM2と接続さ
れ、ドレイン(D)がnMOSトランジスタ37のドレ
イン(D)と接続される。nMOSトランジスタ37の
ドレイン(D)がpMOSトランジスタ36のドレイン
(D)に接続され、ゲート(G)がノードQM2と接続
され、ソース(S)がアースに接続される。pMOSト
ランジスタ38のドレイン(D)がpMOSトランジス
タ36のドレイン(D)に接続され、ゲート(G)がク
ロック*φの入力端子と接続され、ソース(S)が出力
ノード*Qと接続される。nMOSトランジスタ39の
ドレイン(D)がpMOSトランジスタ38のドレイン
(D)と接続され、ゲート(G)がクロックφの入力端
子と接続され、ソース(S)が出力ノード*Qと接続さ
れる。
【0060】このように構成された本実施の形態の他の
データバス出力回路の動作を以下に説明する。マスター
回路30及びスレーブ回路35を制御するクロックφが
ローレベル(L)、*φがハイレベル(H)のとき、ク
ロックφ、*φがゲート(G)に供給されるpMOSト
ランジスタ33及びnMOSトランジスタ34はオン状
態となり、マスター回路30のトランスミッションゲー
トが開き、入力ノードDに入力されるデータDを取り込
み、その反転信号がノードQM1に出力される。このよ
うにして、入力データDのデータの変化に応じてノード
QM1の電位が変化する。これにより、ノードQM1に
出力された入力データDの反転信号がインバータ回路6
に供給される。インバータ回路6がこの入力データDの
反転信号をさらに反転して入力データと同じデータDを
ノードQM2に出力する。
データバス出力回路の動作を以下に説明する。マスター
回路30及びスレーブ回路35を制御するクロックφが
ローレベル(L)、*φがハイレベル(H)のとき、ク
ロックφ、*φがゲート(G)に供給されるpMOSト
ランジスタ33及びnMOSトランジスタ34はオン状
態となり、マスター回路30のトランスミッションゲー
トが開き、入力ノードDに入力されるデータDを取り込
み、その反転信号がノードQM1に出力される。このよ
うにして、入力データDのデータの変化に応じてノード
QM1の電位が変化する。これにより、ノードQM1に
出力された入力データDの反転信号がインバータ回路6
に供給される。インバータ回路6がこの入力データDの
反転信号をさらに反転して入力データと同じデータDを
ノードQM2に出力する。
【0061】このとき、スレーブ回路35のクロック
φ、*φがゲート(G)に供給されるpMOSトランジ
スタ38及びnMOSトランジスタ39はオフ状態とな
り、スレーブ回路35のトランスミッションゲートは閉
じているため、出力ノード*Qはハイインピーダンス状
態となり、前の値を保持し、他の出力回路からの出力と
のデータの衝突を回避することができる。このため、こ
の回路の出力をそのままデータバスに接続することがで
きる。
φ、*φがゲート(G)に供給されるpMOSトランジ
スタ38及びnMOSトランジスタ39はオフ状態とな
り、スレーブ回路35のトランスミッションゲートは閉
じているため、出力ノード*Qはハイインピーダンス状
態となり、前の値を保持し、他の出力回路からの出力と
のデータの衝突を回避することができる。このため、こ
の回路の出力をそのままデータバスに接続することがで
きる。
【0062】このとき、マスター回路30を構成するp
MOSトランジスタ31、nMOSトランジスタ32、
pMOSトランジスタ33、nMOSトランジスタ34
のサイズは、スレーブ回路35を構成するpMOSトラ
ンジスタ36、nMOSトランジスタ37、pMOSト
ランジスタ38、nMOSトランジスタ39のサイズに
比べて小さくしている。このようにすることにより、こ
のマスター回路30のセットアップ時間を短縮すること
ができる。
MOSトランジスタ31、nMOSトランジスタ32、
pMOSトランジスタ33、nMOSトランジスタ34
のサイズは、スレーブ回路35を構成するpMOSトラ
ンジスタ36、nMOSトランジスタ37、pMOSト
ランジスタ38、nMOSトランジスタ39のサイズに
比べて小さくしている。このようにすることにより、こ
のマスター回路30のセットアップ時間を短縮すること
ができる。
【0063】また、インバータ回路6を構成するpMO
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路35を構成するpMOSトランジスタ
36、nMOSトランジスタ37、pMOSトランジス
タ38、nMOSトランジスタ39のサイズに比べて小
さくしている。従って、入力されるデータの電位の変化
に迅速に反応してノードQM1の電位を変化させること
ができ、入力データの変化からノードQM1の変化まで
の遅延を小さく抑えることができる。
Sトランジスタ7、nMOSトランジスタ8のサイズ
は、スレーブ回路35を構成するpMOSトランジスタ
36、nMOSトランジスタ37、pMOSトランジス
タ38、nMOSトランジスタ39のサイズに比べて小
さくしている。従って、入力されるデータの電位の変化
に迅速に反応してノードQM1の電位を変化させること
ができ、入力データの変化からノードQM1の変化まで
の遅延を小さく抑えることができる。
【0064】このようにすることにより、このインバー
タ回路6のセットアップ時間を短縮することができる。
インバータ回路6を構成する各トランジスタのサイズが
小さい場合、それを駆動するマスター回路30の駆動能
力を高める必要がないので、マスター回路30を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路30を構成する各トランジスタのサ
イズが小さい方がこのバス出力回路の入力容量を小さく
することができる。従って、入力されるデータの電位の
変化に迅速に反応してノードQM1の電位を変化させる
ことができ、入力データの変化からノードQM1の変化
までの遅延を小さく抑えることができる。
タ回路6のセットアップ時間を短縮することができる。
インバータ回路6を構成する各トランジスタのサイズが
小さい場合、それを駆動するマスター回路30の駆動能
力を高める必要がないので、マスター回路30を構成す
る各トランジスタのサイズも大きくする必要がない。そ
して、マスター回路30を構成する各トランジスタのサ
イズが小さい方がこのバス出力回路の入力容量を小さく
することができる。従って、入力されるデータの電位の
変化に迅速に反応してノードQM1の電位を変化させる
ことができ、入力データの変化からノードQM1の変化
までの遅延を小さく抑えることができる。
【0065】また、このとき、スレーブ回路35を構成
するpMOSトランジスタ36、nMOSトランジスタ
37、pMOSトランジスタ38、nMOSトランジス
タ39のサイズは、データをバスに出力するのに必要な
駆動能力を持つ大きさにしている。これにより、インバ
ータ回路6の駆動能力に対して、スレーブ回路35の各
トランジスタサイズが大きく、各トランジスタの負荷容
量が大きいため、ノードQM1からノードQM2へのデ
ータ伝搬にある程度の遅延が生じる。この期間、スレー
ブ回路35のトランスミッションゲートはクロックφ、
*φがゲート(G)に供給されるpMOSトランジスタ
38及びnMOSトランジスタ39はオフ状態となり、
出力ノード*Qはハイインピーダンス状態で前のデータ
が保持されている。
するpMOSトランジスタ36、nMOSトランジスタ
37、pMOSトランジスタ38、nMOSトランジス
タ39のサイズは、データをバスに出力するのに必要な
駆動能力を持つ大きさにしている。これにより、インバ
ータ回路6の駆動能力に対して、スレーブ回路35の各
トランジスタサイズが大きく、各トランジスタの負荷容
量が大きいため、ノードQM1からノードQM2へのデ
ータ伝搬にある程度の遅延が生じる。この期間、スレー
ブ回路35のトランスミッションゲートはクロックφ、
*φがゲート(G)に供給されるpMOSトランジスタ
38及びnMOSトランジスタ39はオフ状態となり、
出力ノード*Qはハイインピーダンス状態で前のデータ
が保持されている。
【0066】次に、クロックφがハイレベル(H)、*
φがローレベル(L)に変化したタイミングでマスター
回路30のトランスミッションゲートが閉じ、ノードQ
M1の電位が保持される。これと同時にスレーブ回路3
5のトランスミッションゲートが開きノードQM2の反
転信号を出力ノード*Qに出力し、データバスに出力さ
れる。
φがローレベル(L)に変化したタイミングでマスター
回路30のトランスミッションゲートが閉じ、ノードQ
M1の電位が保持される。これと同時にスレーブ回路3
5のトランスミッションゲートが開きノードQM2の反
転信号を出力ノード*Qに出力し、データバスに出力さ
れる。
【0067】
【発明の効果】この発明のデータバス出力回路は、入力
をクロックに応じて保持して出力するマスター回路と、
上記マスター回路の出力信号を上記クロックと反転した
クロックに応じて保持して出力するスレーブ回路とを有
するマスタースレーブ型D形フリップフロップ回路を用
いて上記スレーブ回路の出力をバス出力とするデータバ
ス出力回路において、上記マスター回路と上記スレーブ
回路との間に、上記マスター回路の出力を反転させて上
記スレーブ回路に供給するインバータ回路を設けたの
で、回路のセットアップ時間を短縮することができると
共に、回路の入力容量を軽減することができ、これによ
り、高速動作、低消費電力化及び省面積化を図ることが
できるという効果を奏する。
をクロックに応じて保持して出力するマスター回路と、
上記マスター回路の出力信号を上記クロックと反転した
クロックに応じて保持して出力するスレーブ回路とを有
するマスタースレーブ型D形フリップフロップ回路を用
いて上記スレーブ回路の出力をバス出力とするデータバ
ス出力回路において、上記マスター回路と上記スレーブ
回路との間に、上記マスター回路の出力を反転させて上
記スレーブ回路に供給するインバータ回路を設けたの
で、回路のセットアップ時間を短縮することができると
共に、回路の入力容量を軽減することができ、これによ
り、高速動作、低消費電力化及び省面積化を図ることが
できるという効果を奏する。
【0068】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記スレーブ回路
は、クロックドインバータを用いたものであるので、L
SI設計の標準的回路を用いて、回路素子の低減を図る
ことができるという効果を奏する。
上述において、上記マスター回路及び上記スレーブ回路
は、クロックドインバータを用いたものであるので、L
SI設計の標準的回路を用いて、回路素子の低減を図る
ことができるという効果を奏する。
【0069】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記スレーブ回路
は、トランスミッションゲートを用いたものであるの
で、LSI設計の標準的回路を用いて、回路素子の低減
を図ることができるという効果を奏する。
上述において、上記マスター回路及び上記スレーブ回路
は、トランスミッションゲートを用いたものであるの
で、LSI設計の標準的回路を用いて、回路素子の低減
を図ることができるという効果を奏する。
【0070】また、この発明のデータバス出力回路は、
上述において、上記インバータ回路を複数段設けたの
で、高速にスレーブ回路の入力容量の充電/放電を行う
ことができるという効果を奏する。
上述において、上記インバータ回路を複数段設けたの
で、高速にスレーブ回路の入力容量の充電/放電を行う
ことができるという効果を奏する。
【0071】また、この発明のデータバス出力回路は、
上述において、上記マスター回路及び上記インバータ回
路を構成するトランジスタのサイズを上記スレーブ回路
を構成するトランジスタのサイズに比べて小さくするの
で、このマスター回路のセットアップ時間を短縮するこ
とができる。また、入力されるデータの電位の変化に迅
速に反応してマスター回路の出力の電位を変化させるこ
とができ、入力データの変化からマスター回路の出力の
変化までの遅延を小さく抑えることができる。また、こ
のインバータ回路のセットアップ時間を短縮することが
できる。インバータ回路を構成するトランジスタを駆動
するマスター回路のクロックドインバータの駆動能力を
高める必要がないので、マスター回路を構成するトラン
ジスタのサイズも大きくする必要がない。そして、マス
ター回路を構成するトランジスタのサイズが小さいので
バス出力回路の入力容量を小さくすることができるとい
う効果を奏する。
上述において、上記マスター回路及び上記インバータ回
路を構成するトランジスタのサイズを上記スレーブ回路
を構成するトランジスタのサイズに比べて小さくするの
で、このマスター回路のセットアップ時間を短縮するこ
とができる。また、入力されるデータの電位の変化に迅
速に反応してマスター回路の出力の電位を変化させるこ
とができ、入力データの変化からマスター回路の出力の
変化までの遅延を小さく抑えることができる。また、こ
のインバータ回路のセットアップ時間を短縮することが
できる。インバータ回路を構成するトランジスタを駆動
するマスター回路のクロックドインバータの駆動能力を
高める必要がないので、マスター回路を構成するトラン
ジスタのサイズも大きくする必要がない。そして、マス
ター回路を構成するトランジスタのサイズが小さいので
バス出力回路の入力容量を小さくすることができるとい
う効果を奏する。
【図1】この発明の一実施の形態のデータバス出力回路
の構成を示す回路図である。
の構成を示す回路図である。
【図2】この発明の一実施の形態のタイミングチャート
である。
である。
【図3】この発明の一実施の形態の他のデータバス出力
回路(トランスミッションゲートを用いた回路)の構成
を示す回路図である。
回路(トランスミッションゲートを用いた回路)の構成
を示す回路図である。
【図4】従来のクロックドインバータ型バス出力回路の
構成を示す回路図である。
構成を示す回路図である。
【図5】従来のトランスミッション型バス出力回路の構
成を示す回路図である。
成を示す回路図である。
【図6】従来のフリップフロップとクロックドインバー
タ型データバス出力回路の組み合わせ回路の構成を示す
回路図である。
タ型データバス出力回路の組み合わせ回路の構成を示す
回路図である。
【図7】従来のクロックドインバータ型データバス出力
回路を用いたマスタースレーブ型D形フリップフロップ
の構成を示す回路図である。
回路を用いたマスタースレーブ型D形フリップフロップ
の構成を示す回路図である。
1…マスター回路、2…pMOSトランジスタ、3…p
MOSトランジスタ、4…nMOSトランジスタ、5…
nMOSトランジスタ、6…インバータ回路、7…pM
OSトランジスタ、8…nMOSトランジスタ、9…ス
レーブ回路、10…pMOSトランジスタ、11…pM
OSトランジスタ、12…nMOSトランジスタ、13
…nMOSトランジスタ、φ…クロック、*φ…反転ク
ロック、D…入力ノード、QM1…ノード、QM2…ノ
ード、*Q…出力ノード、
MOSトランジスタ、4…nMOSトランジスタ、5…
nMOSトランジスタ、6…インバータ回路、7…pM
OSトランジスタ、8…nMOSトランジスタ、9…ス
レーブ回路、10…pMOSトランジスタ、11…pM
OSトランジスタ、12…nMOSトランジスタ、13
…nMOSトランジスタ、φ…クロック、*φ…反転ク
ロック、D…入力ノード、QM1…ノード、QM2…ノ
ード、*Q…出力ノード、
Claims (5)
- 【請求項1】 入力をクロックに応じて保持して出力す
るマスター回路と、上記マスター回路の出力信号を上記
クロックと反転したクロックに応じて保持して出力する
スレーブ回路とを有するマスタースレーブ型D形フリッ
プフロップ回路を用いて上記スレーブ回路の出力をバス
出力とするデータバス出力回路において、 上記マスター回路と上記スレーブ回路との間に、上記マ
スター回路の出力を反転させて上記スレーブ回路に供給
するインバータ回路を設けたことを特徴とするデータバ
ス出力回路。 - 【請求項2】 請求項1記載のデータバス出力回路にお
いて、 上記マスター回路及び上記スレーブ回路は、クロックド
インバータを用いたものであることを特徴とするデータ
バス出力回路。 - 【請求項3】 請求項1記載のデータバス出力回路にお
いて、 上記マスター回路及び上記スレーブ回路は、トランスミ
ッションゲートを用いたものであることを特徴とするデ
ータバス出力回路。 - 【請求項4】 請求項1記載のデータバス出力回路にお
いて、 上記インバータ回路を複数段設けたことを特徴とするデ
ータバス出力回路。 - 【請求項5】 請求項1記載のデータバス出力回路にお
いて、 上記マスター回路及び上記インバータ回路を構成するト
ランジスタのサイズを上記スレーブ回路を構成するトラ
ンジスタのサイズに比べて小さくすることを特徴とする
データバス出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9183908A JPH1131962A (ja) | 1997-07-09 | 1997-07-09 | データバス出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9183908A JPH1131962A (ja) | 1997-07-09 | 1997-07-09 | データバス出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1131962A true JPH1131962A (ja) | 1999-02-02 |
Family
ID=16143928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9183908A Pending JPH1131962A (ja) | 1997-07-09 | 1997-07-09 | データバス出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1131962A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272804A (ja) * | 2008-05-02 | 2009-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 組合せ論理回路 |
CN102811052A (zh) * | 2011-05-31 | 2012-12-05 | 比亚迪股份有限公司 | 一种锁相环电路 |
JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
-
1997
- 1997-07-09 JP JP9183908A patent/JPH1131962A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272804A (ja) * | 2008-05-02 | 2009-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 組合せ論理回路 |
CN102811052A (zh) * | 2011-05-31 | 2012-12-05 | 比亚迪股份有限公司 | 一种锁相环电路 |
JP2020053813A (ja) * | 2018-09-26 | 2020-04-02 | 東芝情報システム株式会社 | フリップフロップ回路及び半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6310501B1 (en) | Latch circuit for latching data at an edge of a clock signal | |
JP3614125B2 (ja) | Cpフリップフロップ | |
KR980011424A (ko) | 디지털 신호 전달 장치 | |
JPH11186882A (ja) | Dフリップフロップ | |
JP2004056428A (ja) | バッファ回路とバッファツリー及び半導体装置 | |
US6573775B2 (en) | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers | |
JPH0865112A (ja) | ラッチ回路 | |
JP4575300B2 (ja) | ダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路 | |
JP3567601B2 (ja) | 入出力バッファ回路及び出力バッファ回路 | |
US5546035A (en) | Latch circuit having a logical operation function | |
JPH10190416A (ja) | フリップフロップ回路 | |
US7528630B2 (en) | High speed flip-flop | |
JP2910677B2 (ja) | 同期式半導体記憶回路 | |
JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
US7164302B1 (en) | One gate delay output noise insensitive latch | |
JP2003046376A (ja) | フリップフロップ回路 | |
JPH1131962A (ja) | データバス出力回路 | |
JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
JPH08195650A (ja) | マスタスレーブ方式フリップフロップ回路 | |
KR101629231B1 (ko) | 데이터 홀드 기능을 갖는 도미노 로직 블록 및 그것을 구비한 도미노 로직 | |
EP0871296A2 (en) | Multiplexor composed of dynamic latches | |
JP2002016482A (ja) | データ一時記憶装置 | |
JPH1093397A (ja) | D型フリップフロップ | |
KR0172428B1 (ko) | 3볼트 및 5볼트 겸용 딜레이셀 | |
JP2000295081A (ja) | レジスタ回路及びラッチ回路 |