KR980011424A - 디지털 신호 전달 장치 - Google Patents

Abstract

본 발명은 디지털 신호 전달 장치에 관한 것으로, 두 개의 분리된 데이터패스를 통해 디지털 신호의 상승 및 하강에지를 전달하고 각각의 데이터 패스는 신호의 하나의 에지의 전달을 최대화하도록 최적화된다. 상기 제1데이터 패스는 디지털 신호의 제1천이를(예를 들면, 하강에지) 제2천이(예를 들면, 상승에지)보다 작은 지연으로 전달하도록 구성되고, 상기 제2데이터 패스는 디지털 신호의 제2천이를 제1천이보다 작은 지연으로 전달하도록 구성된다. 상기 두 개의 데이터 패스의 출력들은 조합회로에 인가되고 본 장치에 의해 전달된 제1 및 제2천이를 사용하기 위한 디지털 신호의 최종 형태를 형성하기 위해 결합된다.

Description

디지털 신호 전달 장치

본 발명은 디지털 장치에 관한 것으로, 보다 상세하게는 하나의 회로 단자에서 다른 회로 단자로 최소의 지연을 갖고 주기적인 디지털 신호의 상태 천이를 전달하는 장치에 관한 것이다.

현대의 많은 디지털 전자장치들은 상보성 MOS(CMOS)로 불리는 로직 패밀리에 의해 지배되는 대규모 집적회로(LSI)에 의해 구현된다. CMOS 로직의 기본 구조는 상부의 PMOS 트랜지스터가 하부의 NMOS 트랜지스터에 연결되는 푸시-풀 형태의 CMOS 인버터이다. 이러한 구성의 장점은 인버터가 비스위칭(non-switching) 상태일 때 전류를 거의 전달하지 않는다는 것이다. 입력 신호가 로우(low)(예를 들면, 접지 또는 음의 전압)일 때, 하부의 NMOS 트랜지스터는 오프되고 상부의 PMOS 트랜지스터는 출력을 전원전압까지 끌어올린다. 입력신호가 하이(high)일 경우 각 트랜지스터는 반대의 상태로 된다. 다른 로직패밀리(예를들면, 트랜지스터-트랜지스터 로직)보다 더 낮은 전력소비외에도, CMOS는 열을 덜 발생하고, 더 작은 반도체 공간을 차지하며 보다 고밀도로 제조되는 집적회로를 구현할 수 있게 한다.

그러나, MOS회로의 중대한 제한은 MOS구조에 있어서의 고유의 다양한 캐패시턴스이며 이는 스위칭 속도에 영향을 미쳐 결국 동작 속도에까지 영향을 미친다. MOS트랜지스터의 크기를 제한하는 것은 고유의 캐패시턴스를 제한하게 되지만, 이는 다음의 캐패시턴스를 구동하기 위한 트랜지스터에 의해 제공되는 전류를 제한한다. MOS에 의해 발생되는 신호에 의해 큰 캐패시턴스가 구동되어야만 하고 보다 큰 CMOS 트랜지스터를 구현해야 하는 경우가 있다. 그런 경우에 있어서, 구동 신호를 전달하기 위한 일련의 직결접속된 CMOS 인버터를 사용함으로써 지연은 최소화 할 수 있고(당업계에서는 "버퍼링 업(buffering up)"이라 함), 마지막 단에 이를 때까지 각각의 인버터는 전단의 것보다 크기가 크게 된다.

MOS 트랜지스터의 속도는 그 크기, 즉 MOS 트랜지스터 채널의 길이 및 폭과 관련된다. 사용하는 제조 기술이 허락하는 최소의 채널 길이를 갖는 MOS 트랜지스터를 제조하는 것이 당업계에서는 일반적인 표준으로 되어 있으며, 이는 트랜지스터의 캐패시턴스를 최소화하는 동시에 트랜지스터가 제공하는 전류를 최대화한다. 따라서 이하의 트랜지스터 크기에 대한 설명은, 특별한 언급이 없는 한, 트랜지스터의 채널폭으로 간주된다.

CMOS 인버터 구조에서, CMOS 인버터의 PMOS 및 NMOS 트랜지스터가 출력단을 각각 특정한 전압까지 끌어올리는 속도, 즉 인버터의 지연은 직접적으로 구동 트랜지스터의 크기와 관련되며 피구동 트랜지스터의 크기와도 관련이 된다. "팬아웃(fanout)"이라 불리는 이러한 관계는 피구동 트랜지스터와 구동 트랜지스터의 크기(즉, 채널폭)의 비율이다.

이하에서 관련되는 신호들은 포지티브 및 네거티브 상태 천이를 갖는 주기적인 디지털 펄스이다. MOS 회로는 한 회로단에서 다른 회로단으로 실질적으로 동일한 지연에 의해 양 천이가 전달되도록 보통 설계된다. 그러한 설계는 양 천이의 전달에 있어서 적절하게 긴 지연을 나타내는 경향을 보인다. CMOS가 인가된 입력신호의 한 천이에서 다른 천이보다 스위칭을 빠르게 함으로써 한 천이가 다른 천이보다 지연이 덜 되도록 CMOS의 트랜지스터들의 하나 또는 다른 하나의 크기를 크게 하는 것은 알려져 있다. 그러므로, 일련의 그러한 CMOS 단들은 신호의 한 천이를 다른 것보다 덜 지연되도록, 보다 상세하게는 양 천이를 실질적으로 동일한 지연에 의해 전달하도록 설계된 인버터보다 덜 지연되도록 구성될 수 있다. 그러나, 이러한 방법의 문제점은 지연되는 천이가 소망한 것보다 매우 늦게 달성된다는 것이다.

본 발명은 하나의 회로단에서 다른 회로단으로 최소의 지연에 의해 주기적인 신호의 상승 및 하강 천이 양자를 전달하는 것에 관한 것이다.

상기의 목적을 달성하기 위해 본 발명은 두 개의 회로단 사이애 형성되는 한쌍의 데이터 패스(path)를 포함하며, 각각의 데이터 패스는 주기적인 신호의 상태 천이들(즉, 상승 천이 및 하강천이)의 대응하는 하나를 전달하기 위해 최적화된다. 그러므로, 데이터 패스들의 하나는 네거티브 천이에 의해 걸리는 지연보다 덜 지연을 가지면서 제1회로단에서 제2회로단으로 신호의 포지티브 천이를 전달하도록 구성된다. 다른 데이터 패스는 신호의 네거티브 천이를 포지티브 천이가 갖는 지연보다 덜 지연을 가지면서 제2회로단으로 전달되도록 최적화하는 것을 제외하고는 유사하게 구성된다.

본 발명의 한 실시예에서, 두 개의 데이터 패스들은 각각 직렬접속된 일련의 CMOS 인버터들에 의해 구성되고, 각 인버터는 한 쌍의 MOS(하나의 PMOS 및 하나의 NMOS) 트랜지스터를 포함한다. 하나의 데이터 패스는 디지털신호의 첫 번째 신호의 제1천이(즉, 포지티브 천이)를 상기 신호의 제2천이보다 빠르게 전달한다. 이는 제1천이를 이어지는 다음단으로 구동하는 각각의 CMOS 인버터의 PMOS 또는 NMOS의 크기를 제2천이를 구동하는 트랜지스터보다 크게하여 제공할 수 있는 전류를 크게함으로써 달성된다. 동시에 각 CMOS 인버터의 나머지 다른 트랜지스터는 선행하는 구동 인버터에 상대적으로 더 작은 용량성 부하를 제공할 수 있도록 더 작게 만들어진다.

그러나, 비록 직렬접속된 각 인버터의 한 트랜지스터의 큰 크기 및 다른 트랜지스터의 작은 크기는 최소의 지연에 의해 데이터 신호의 제1천이를 전달하도록 최적화 될 것이지만, 이는 상대적으로 큰 지연을 갖는 제2천이(즉, 네거티브 천이)를 수반한다. 그러므로, 두 개의 데이터 패스들의 다른 하나는 첫 번째 데이터 패스와 같은 방법으로 제1천이보다 매우 덜한 지연으로 제2천이를 전달하도록 최적화되는 것을 제외하고는 첫 번째 패스와 같은 방식으로 설계된다.

본 발명의 또다른 실시예에서는, 두 개의 다른 신호를 위해 분리된 두 개의 데이터 패스들은 한 신호가 다른 신호의 도달전에 회로를 조건지도록 도달하는 것을 보장하도록 하고 첫 번째 신호의 제2신호가 도달하기 전에 제2신호의 제2천이가 도달하는 것을 보장하도록 최적화한다.

본 발명의 추가적인 실시예에서는, 상기에서 언급한 바와 같이 한 쌍의 데이터 패스가 직렬접속된 일련의 CMOS 인버터들로부터 형성되고, 고용량성 부하를 구동하기 위해 완충된 조건(buffered condition)에서 하나의 회로단으로부터 다른단으로 신호를 보낼 수 있는 회로를 만들기 위해 논리적으로 결합된다.

본 발명에 의해 다양한 장점들이 얻어진다. 첫째, 특정한 논리 회로를 셋하고 리셋하기 위해 사용되는 제1 및 제2천이를 포함하는 디지털 신호가 각 천이를 위해 분리된 데이터 패스를 사용하여 더 작은 지연으로 전달될 수 있다. 그로부터 더욱 빠른 CMOS 회로가 얻어질 수 있다.

비록 본 발명이 직렬접속된 CMOS 인버터들로부터 구성되는 두 개의 데이터 패스의 관점에서 기술었으나, 이에 제한될 필요는 없다는 것을 이해하여야 할 것이다. 대부분의 CMOS 로직회로는 출력단으로서 CMOS 인버터를 갖는다. 그러므로, 본 발명의 사상은 예를 들어 인버터, 낸드(NAND)게이트, 노아(NOR)게이트들을 포함하는 CMOS로 구성되는 로직을 통해 한점에서 다른 점으로 전달되는 포지티브 및 네거티브 천이를 포함하는 신호처리를 갖는 어떠한 CMOS 회로 구성에도 적용될 수 있다. 어드레스 디코드 회로는 전형적인 상보성 구성(complement form)에서 나타나는 어드레스로부터의 최종적인 디코드의 지연을 증가시키고 감소시키기 위해서 본 발명을 사용하는 단지 하나의 보기일뿐이다. 그러므로, 하나 또는 그 이상의 주기적인 신호들의 필요한 천이를 전달하기 위해 최적화된 두 개의 데이터 패스를 사용함으로써 어떠한 CMOS 로직도 적은 지연으로 동작할 수 있는 장점이 분명해질 것이다.

본 발명의 이들 장점들은 첨부된 도면과 관련된 다음의 상세한 설명에서 보다 분명해질 것이다.

제1도는 본 발명에 따른 분리형 셋/리셋 패스의 블록 다이어그램.

제2도는 제1도은 블록 다이어그램의 동작을 설명하기 위한 타이밍도.

제3도는 각각 직렬 접속되는 일련의 CMOS 인버터를 갖는 한 쌍의 데이터 패스 형태로 제1도에서 나타낸 발명을 구현한 회로.

제4도는 고용량성 부하를 구동하는 펄스를 전달하기 두 개의 분리된 신호 패스의 논리적 조합을 나타내는 회로도.

제5도는 제4도의 회로의 동작을 설명하기 위한 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명

10 : CMOS 회로 12 : 제1회로노드

14 : 제2회로노드 20 : 제1데이터 패스

22 : 제2데이터 패스 26 : 입력신호

26', 26" : 출력신호 28 : 제1천이

30 : 제2천이

제1도는 본 발명의 개념에 의해 CMOS 회로가 구성하는 블록 다이어그램을 나타내며 참조 부호 10으로 표시한다. CMOS 회로(10)은 입력신호 V_i로서 제1회로노드(12)로부터 제공되는 주기적인 펄스 신호를 다수의 MOS 형태의 용량성 로드일 수 있는 제2회로노드(14)로 전달하도록 동작한다.

CMOS 회로(10)는 제1 및 제2데이터 패스(20, 22)에 의해 회로노드(14)로 전달하기 위해 입력신호 V_i를 수신하고, 상기 데이터 패스들의 출력단은 출력신호 Vo, Vo'를 회로노드(14)로 전달한다. 본 발명에 의하면, 데이터 패스(20, 22) 각각은 입력신호 V_i에 포함되어 있는 두 개의 상태 천이의 하나를 최소의 지연으로 회로노드(14)로 전달하도록 최적화되고 동시에 회로노드(14)에서 CMOS 게이트에 의해 나타나는 용량성 부하를 효과적으로 구동할 수 있도록 신호를 버퍼링한다.

제2도는 시스템(10)의 동작과 관련된 다양항 파형을 나타낸다. 입력신호 V_i는 파형 26으로 표시되고 제1 및 제2천이(28, 30)를 갖는다. 데이터 패스(20, 22)쌍의 출력은 파형 26', 26"로 각각 표현된다. 제1데이터 패스(20)는 입력신호 V_i의 포지티브천이(28)의 전달을 위해 최적화되고, 최소한의 지연 △t₁으로 신호를 회로노드(14)로 전달한다. 비슷하게 제2데이터 패스(22)는 입력신호 V_i의 네거티브 천이의 전달을 위해 최적화되고, 최소한의 지연 △t₄으로 신호를 회로노드(14)로 전달한다.

그러나, 단점도 수반하게 된다. 입력신호 V_i의 한 천이를 최소의 지연으로 전달하기 위해 일련의 CMOS 인버터들을 최적화하는 것은 다른 천이에 의해 걸리는 지연을 증가시킬 것이 아래에서 분명해질 것이다. 그러므로, 제2도에 보인 바와 같이, 포지티브 천이(28)를 위한 제1데이터 패스(20)의 최적화하는 입력신호 V_i의 제2네거티브 천이를 큰 지연 △t₃에 의해 회로노드(14)로 전달되게 한다. 그리고, 비슷한 방법으로, 제2데이터 패스(22)는 제1포지티브 천이(28)에 반대되게, 그것을 △t₂의 지연으로 전달한다.

제3도에서는 제1도에서 개략적으로 보인 데이터 패스(20, 22)를 구현하기 위해 사용되는 회로를 나타낸다. 제3도에 보인 바와 같이, 데이터 패스(20, 22) 각각은 다수의 직렬접속된 CMOS 인버터들에 의해 구성된다. 데이터 패스(20)는 인버터 S1, …, S5를 포함하고 제2데이터 패스(22)는 인버터 인버터S1', …, S5'를 포함한다.

비록 본 발명이 다수의 CMOS 인버터 단들의 관점에서 데이터 패스(20, 22)의 최적화를 설명하지만, 상기 단들은 예를 들면, 낸드(NAND) 게이트들 또는 노아(NOR) 게이트들같은 일련의 논리소자들에 의해서도 쉽게 구성될 수 있다는 것은 당업자에게 자명할 것이다. 예를 들면, MOS로 구현되는 논리 회로의 출력으로 CMOS 출력단을 사용하는 것은 자명할 것이고 구축되는 그러한 논리 회로 서브 시스템은 결국 다수의 직렬접속되는 CMOS 인버터를 포함할 것이다. 그러므로, 제3도에서 기술되는 제1 및 제2데이터 패스들은 제3도에서 설명되는 일련의 CMOS 인버터들로 한정되는 것으로 간주되어서는 아니될 것이다.

제3도에서 각각의 CMOS 인버터들이 S1, …, S5 및 S1', …, S5'은 출력을 전원전압 VCC(예를 들면, 5볼트)로 끌어올리기 위한 PMOS 트랜지스터와 저전압 Vss(예를 들면, 접지)로 만들기 위한 NMOS 트랜지스터를 포함한다. 각 CMOS 인버터 트랜지스터의 공통 게이트 터미널은 전단의 인버터로부터 입력을 받기 위한 입력단을 형성하고, 각 인버터에서 PMOS 및 NMOS 트랜지스터의 공통 드레인 터미널은 다음에 이어지는 인버터의 입력단에 접속되는 출력단을 형성한다.

그러므로, 예를 들어, CMOS 인버터 S1은 PMOS 트랜지스터 T1 및 NMOS 트랜지스터 T2로 구성된다. 트랜지스터 T1 및 T2의 게이트는 입력 신호 V_i를 수신하고 출력 노드 A는 드레인 터미널에서 취한다.

데이터 패스(20)는 노드(12)에 나타나는 입력 신호 V_i의 포지티브 천이의 지연을 최적화하기 위해 설계된다. 이는 상기에서 기술한 것처럼, 다음에 이어지는 CMOS 인버터로 상승 천이를 전달하는 트랜지스터의 크기를 최적화 함으로써 달성할 수 있다. 각 CMOS 쌍에 부대하는 다른 하나의 트랜지스터의 크기는 전단에 나타나는 부하를 작게 하고 입력의 천이동안에 큰 트랜지스터에 대해 방해를 주지 않도록 하기 위해 상대적으로 작게 유지되어야 한다. 제3도에서는 각 CMOS 인버터의 트랜지스터 크기의 예시가 트랜지스터 옆의 괄호안에 명시되어 있다. 본 실시예에서는 빠른 패스에서의 각각의 NMOS트랜지스터는 구동 트랜지스터의 6배인 다음단의 전체 게이트폭(PMOS+NMOS)을 구동한다. 빠른 패스에서 각각의 PMOS는 구동 트랜지스터의 3배인 전체 게이트폭을 구동한다. 실제의 트랜지스터 크기들은 실제 회로에 구현에 따라 달라질 것이며, 제3도는 단지 예시적인 것이다.

예시적으로, CMOS 인버터 S1은 크기(즉, 채널폭)가 2마이크로미터이고 빠른 패스에서 수반되는 NMOS 트랜지스터 T2는 크기가 4마이크로미터이다. NMOS 트랜지스터가 T2가 수신된 포지티브 천이(노드 A에서는 네거티브 천이)를 다음단의 인버터 S2로 전달하기 때문에 그것은 큰 트랜지스터이다. 팬아웃(PMOS 트랜지스터 T3 및 NMOS 트랜지스터 T4의 피구동 트랜지스터들에 대한 NMOS 트랜지스터 T2의 비) 또한 6임에 주목하여야 한다. 다음단에서, 노드 A에서 빠른 네거티브 천이는 노드 B를 하이(high)로 빨리 끌어올리기 위해 상대적으로 큰 PMOS 트랜지스터 T3를 턴온한다. PMOS트랜지스터 T3는 20마이크로미터의 폭을 갖고 총 60마이크로미터의 캐패시턴스를 구동하며 팬아웃은 3이다.

이어지는 CMOS 인버터 단들 S3, S4, S5는 비슷하게 구성된다. S3의 NMOS 트랜지스터 T6은 크게되고, 수반되는 PMOS 트랜지스터 T5는 더 작게 만들어진다. S4의 PMOS 트랜지스터는 크게 되고 그와 수반되는 NMOS 트랜지스터 T8은 보다 작게 만들어진다.

제2데이터 패스(22)의 트랜지스터들은, 데이터 패스가 입력 신호 Vi의 제2네거티브 천이(30)을 최적화하기 때문에 S1', …, S5' 의 구동 트랜지스터들이 반대로 되는 것을 제외하고는 비슷하게 구성된다. 그러므로, CMOS 인버터 S1', …, S5'의 트랜지스터 T11, T14, T15, T18 및 T19의 크기는 그들에 수반되는 트랜지스터보다 크다.

일련의 트랜지스터 열에서의 인버터의 수는 회로 노드(14)(제1도)에서의 부하의 캐패시턴스에 의존한다. 그러므로 S1, …, S5, S1', …, S5' 인버터들의 수는 개개의 상황의 지연 및 부하에 적합하도록 증가 또는 감소될 수 있다. 또한, 당업자에게 자명한 바와 같이, PMOS 트랜지스터는 같은 크기의 NMOS 트랜지스터의 1/2 정도의 전도성을 갖는다. 그러므로, PMOS 트랜지스터가 NMOS 트랜지스터와 동일한 팬아웃을 갖는 경우 약 2배의 지연을 갖는다. PMOS 트랜지스터의 지연을 작게 하기 위해서 매우 낮은 PMOS 팬아웃 3이 선택된다.

데이터 패스(20, 22)의 구축은 패스가 최적화되지 않은 다른 천이에 대한 불이익을 고려해야 한다. 이 천이는 매우 큰 지연을 갖고 각각의 CMOS 인버터의 보다 작은 트랜지스터에 의해 데이터 패스(20, 22)를 통해 지연될 것이고, 만일 그 지연이 너무 크다면 회로노드(14)에서 부하의 동작에 악영향을 미칠 수 있다. 입력 신호 V_i도 또한 정확히 동작되어야 한다는 점에서 제약이 있다는 것을 알 수 있다.

지금까지 본 발명은 회로 노드에 신속하게 비주기적인 신호의 천이들을 전달하기 위해 두 개의 분리된 데이터 패스를 제공하는 관점에서 기술되었다. 그러나, 이는 하나의 신호가 다른 하나의 신호의 도달전에 동작을 수행하기 위해 회로 노드에 도달하는 것을 보장하거나, 동기화된 동작을 수행하기 위해 다른 하나의 신호보다 먼저 신호가 종료하는 것을 보장하기 위해 사용될 수 있다.

그러한 회로의 한 예는 CMOS 기술에 구현된 DRAM 회로에서 사용되는 워드라인선택 회로에서 찾을 수 있다. DRAM 워드라인선택회로에서, 게이트 전압을 전원전압보다 고준위로 끌어올리는 워드라인 구동 회로가 존재한다. 워드라인 드라이버 회로의 적절한 동작을 위해서는, 복호화된 어드레스가 구동 트랜지스터의 게이트 터미널을 드레인 터미널이 부트스태래핑(bootstrapping)을 달성하기 위해 하이로 되기 전에 하이로 끌어올리는 것이 필요하다.

제4도는 큰 용량성 부하(도시하지 않음)을 구동할 수 있도록 주기적인 신호의 두 천이를 전달하고 신호를 버퍼링 업(buffuring-up)하기 위해 사용되는 두 개의 데이터 패스를 논리적으로 결합한 회로를 도시한다. 제4도는 두 개의 데이터 패스(60, 64)를 도시하며, 각각은 직렬 접속된 일련의 CMOS 인버터 60a, …, 60k(NAND 게이트(601) 및 PMOS 트랜지스터(T24)를 포함)와 64a, …, 64a(NAND 게이트(64k), CMOS 인버터(641) 및 NMOS 트랜지스터(T25)를 포함)로 형성된다.

데이터 패스(60)은 입력 노드(12)로부터 입력신호 Vi의 포지티브 천이를 출력노드 O2로 전달하도록 설계한다. 그러므로, 데이터 패스(60)의 60a부터 60b까지의 CMOS 인버터들 및 CMOS NAND 게이트(601)는 천이를 구동하는 CMOS 쌍의 한 트랜지스터가 크게 되고, 반면에 그에 수반하는 트랜지스터는 그 크기가 감소하도록(결과로 되는 큰 지연이 데이터 패스(60)을 통한 제2천이의 전달에 있어서 용인되는 제한내에서) 설계된다. 예를 들어, 데이터 패스(60)의 처음 5개의 단은 제3도의 패스(20)에서의 처음 5개 단일 수 있다.

제4도에서, 데이터 패스(60)의 CMOS 인버터(60f)의 출력단에서 노드 A2는 NAND 게이트(601)의 두 입력의 하나에 결합된다. 다른 입력단은 CMOS 인버터(60k)의 출력을 수신한다. 비슷한 방법으로, CMOS 인버터(60e)의 출력단은 NAND 게이트(64k)의 한 입력으로 연결되는 노드 D2를 형성하고, 다른 입력은 인버터(64j)의 출력을 수신한다.

제4도의 회로 출력은 CMOS 트랜지스터 쌍과 각각 전원전압 Vcc 및 Vss에 접속되는 PMOS 트랜지스터(T24) 및 NMOS 트랜지스터(T25)에 의해 형성된다.

회로(58)의 동작을 기술하기 위한 타이밍도이다. 입력 신호Vi는 파형(72)로 나타내고, 그 출력은(노드 O2에서) 파형(74)로 나타낸다. 어떤 시간동안 입력 신호 Vi가 로우(low)라고 가정하면, 노드 A2는 로우가 될 것이고 NAND(601)의 출력(노드 C2)을 하이로 하여 PMOS 트랜지스터는 오프된다. 또한, 노드 E2는 로우, NAND 게이트(64k)의 출력은 하이, 노드 F2는 로우 그리고 NMOS 트랜지스터(T25)는 오프된다. 데이터 패스(68)의 CMOS 인버터들 68a, …, 68f는 상승 및 하강 천이의 지연이 동일한 종래의 설계로 되어 있고, 다른 패스들에서의 빠른 지연과 거의 동일한 지연을 갖도록 설계된다. 데이터 패스(68)의 기능은, 회로(58)의 잔여회로(remainder)로서, 큰 용량성 부하를 구동하는 것이다. 데이터 패스(68)는 출력스위치들이 갖게될 두 상태중의 하나에서 출력을 유지할 수 있도록 출력 스위치만큼 입력 신호 Vi를 전달하기 위한 충분한 지연을 갖도록 구현된다. 적절한 지연을 달성하기 위하여, 패스(60, 64)의 8단에 비해 6단이 사용되고, 각 단은 패스 60 또는 64에서의 것보다 작은 팬아웃을 갖는다.

제4도 및 제5도를 참조하여 제1데이터 패스(60)를 보면, 시간 t₀에서 입력 신호 Vi는 포지티브 천이를 행한다. 여섯 개의 인버터 지연후의 시간 t₆에서 노드 A2는 파형(76)에 의해 보인 바와 같이 포지티브 천이를 뒤이어서 행한다. 시간 t₆는 t₀후의 6개의 인버터 지연에 대응하는 시간이다. 파형(78)에서 보인 바와 같이 노드 A2의 역으로 지연된 노드 B2는 시간 t₁₁에서 5개의 인버터(60g, 60h, 60i, 60j, 60k) 지연이 될 때까지 로우 레벨로 변환되지 않는다. 그러므로, NAND 게이트(601)의 양 입력은 시간 t₆부터 t₁₁까지 하이이고, 그의 출력, 노드 C2는 파형(80)에 의해 보인 바와 같이 시간 t₇부터 t₁₂까지 로우이다. 노드 C2가 로우로 되는 경우, PMOS 트랜지스터(T24)는 파형(74)에 보인 바와 같이 시간 t₈에서 출력 노드 O2를 전원 전압으로 끌어올리며 턴온된다.

노드 C2가 시간 t₁₂에서 다시 하이로 되는 경우, PMOS 트랜지스터(T24)는 입력의 다음 네거티브 천이에 대한 준비를 위해 턴오프된다.

시간 t₁₂이후에 노드 O2에서 하이 레벨을 유지하는 것은 데이터 패스(68)이다. 데이터 패스(68)가 큰 용량성 부하를 구동하지 않으므로, 보통 크기이며 상대적으로 낮은 값의 팬아웃을 갖는 인버터 68a, 68b, 68c, 68d 및 68e는 노드 C2에서 신호의 하강에지와 거의 동일하게(즉, 시간 t₇에서) 노드 G1에서 하강에지를 생성한다. 그러므로, 인버터(68f)는 큰 PMOS 트랜지스터(T24)에 의해 하이로 구동된 후에 출력노드 O2를 하이로 유지시킨다.

패스(64)에서, 인버터 64a, 64b, 64c, 64d, 64e는 입력 Vi의 상승 에지를 전달하는 데 있어서 더욱 느리다. 제5도의 파형(82)에 의한 것처럼, 시간 t₇이후 시간 t₁₄까지 하강에지를 발생하지 않는다. 노드 D2에서는 하강 에지는 노드 E2에서의 상승에지보다 선행한다. 결과적으로 노드 F2는 NMOS 트랜지스터(T25)를 턴오프 한채 로우상태로 남는다. NMOS(T25)가 오프로 남아 있으면, 비록 노드 D2가 입력의 상승 천이에 대해 응답하지 않는다 하더라도 PMOS 트랜지스터(T24)에 의한 출력의 조기 풀-업(pull-up)과 간섭할 수 없다.

데이터 패스(64)의 보다 빠른 속도는 입력 신호 Vi가 시간 t₁₀₀에서 네거티브 천이를 만들 때 실현된다. 이러한 하강에지는 제2데이터 패스(64)의 CMOS 인버터 64a-64e를 거쳐 시간 t₁₀₅에서 노드 D2로 전달되고 NAND 게이트(64k)의 한 입력단으로 전달된다. 노드 E2는 시간 t₁₁₀에서 노드 D2가 상승한 후 5개의 인버터(64f부터 64j까지) 지연까지 하강하지 않는다(파형 84). 그러므로, 시간 t₁₀₅와 t₁₁₀사이의 시간동안 NAND 게이트(64k)로의 양 입력은 그의 출력을 시간 t₁₀₆와 t₁₁₁사이에서 로우로 하면서 하이가 된다. 이는 NMOS 트랜지스터(T25)의 출력단 O2를 시간 t₁₀₈에서 Vss로 만든다. 이 시간동안 PMOS 트랜지스터(T24)는 오프된다.(노드 C2는 하이이다. )NMOS 트랜지스터(T25)는 입력의 다음 포지티브 천이를 위한 준비를 위해 노드 F2가 로우로 떨어진 후 시간 t₁₁₂에서 턴오프되고 노드 O2를 로우로 구동하는 것을 완료한다. 이 때부터 반복해서 싸이클을 시작시키는 입력 신호 Vi의 다음(포지티브) 천이까지, 노드 O2의 출력은 데이터 패스(68)에 의해 로우로 유지된다. 노드 A2가 로우로 전환되기 오래 전에 출력이 로우로 됨을 주목해야 할 것이다.

즉, 노드 A2의 느린 패스는 D2의 빠른 패스와 간섭하지 않는다.

결론적으로, 본 발명은 CMOS 논리 회로에서 신호 전달의 속도를 증가시키기 위한 방법 및 회로를 제공한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

1. 제1디지털 상태로부터 제2디지털 상태로의 제1상태 천이와 제2디지털 상태로부터 제1디지털 상태로의 제2상태 천이를 갖는 유형의 디지털 신호를 전달하기 위한 장치에 있어서, 상기 장치는, 디지털신호의 수신을 위한 입력단, 출력단을 갖고 상기 입력단으로부터 상기 출력단으로 제2상태 천이보다 매우 작은 지연에 의해 상기 제1상태 천이를 전달하기 위한 제1데이터 패스, 디지털 신호의 수신을 위한 입력단, 출력단을 갖고 상기 입력단으로부터 상기 출력단으로 제1상태 천이보다 매우 작은 지연에 의해 상기 제2상태 천이를 전달하기 위한 제2데이터 패스, 상기 제1 및 제2데이터 패스에 의해 전달되는 디지털신호를 논리적으로 조합하기 위해 상기 제1 및 제2데이터 패스에 결합되는 조합 회로를 포함하는 것을 특징으로 하는 디지털 신호 전달 장치.
2. 제1항에 있어서, 상기 제1 및 제2데이터 패스는 각각 다수의 직렬로 결합된 CMOS 인버터들로부터 형성되는 것을 특징으로 하는 디지털 신호 전달 장치.
3. 제2항에 있어서, 상기 제1데이터 패스의 CMOS 인버터 단의 일측렬를 형성하는 단은 상기 제1상태 천이의 지연을 상기 제2상태의 지연보다 작게 하여 전달하도록 구성되고, 상기 CMOS 인버터의 다른 열을 형성하는 단은 상기 제2상태 천이의 지연을 상기 제1상태의 지연보다 작게 하여 전달되도록 구성되는 것을 특징으로 하는 디지털 신호 전달 장치.
4. 제3항에 있어서, 상기 제2데이터 패스의 CMOS 인버터단의 일측렬을 형성하는 단은 상기 제2상태 천이의 지연을 상기 제1상태의 지연보다 작게 하여 전달하도록 구성되고, 상기 CMOS 인버터의 다른 열을 형성하는 단은 상기 제1상태 천이의 지연을 상기 제2상태의 지연보다 작게 하여 전달되도록 구성되는 것을 특징으로 하는 디지털신호 전달 장치.
5. 제1항에 있어서, 디지털신호를 수신하기 위한 입력단과 상기 조합 회로의 출력단에 결합된 출력단을 가지며 상기 제1상태 천이 및 제2상태 천이를 실질적으로 동일한 지연에 의해 전달하는 제3데이터 패스를 추가로 포함하는 것을 특징으로 하는 디지털 신호 전달 장치.
6. 이벤트(event)를 개시 및 종료하기 위한 디지털 수단으로 디지털 신호를 전달하며 두 개의 상태 사이에서 이벤트(event)를 개시하기 위한 제1천이들과, 이벤트를 종료하기 위한 제2이벤트를 갖는 디지털장치에 있어서, 상기 장치는, 디지털 신호의 수신을 위한 입력단, 상기 디지털 수단에 결합된 출력단을 갖고 상기 입력단으로부터 상기 출력단으로 제2천이보다 매우 작은 지연에 의해 상기 제1천이를 전달하기 위한 제1데이터 패스, 디지털 신호의 수신을 위한 입력단, 상기 디지털 수단에 결합된 출력단을 갖고 상기 입력단으로부터 상기 출력단으로 제1천이보다 매우 작은 지연에 의해 상기 제2천이를 전달하기 위한 제2데이터 패스를 포함하는 것을 특징으로 하는 디지털 신호 전달 장치.
7. 제6항에 있어서, 상기 제1 및 제2데이터 패스의 CMOS 회로는 각각 직렬접속된 다수의 CMOS 회로들을 포함하는 것을 특징으로 하는 디지털 신호 전달 장치.
8. 제7항에 있어서, 상기 제1데이터 패스에 포함된 상기 각각 직렬접속된 다수의 CMOS 회로들은 각각 일련의 전류 패스를 형성하기 위해 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터 및 상기 제1천이를 상기 대응하는 PMOS 트랜지스터가 상기 제2천이를 전달하는 것보다 더 작은 지연에 의해 전달하도록 구성된 NMOS 트랜지스터를 갖는 CMOS 회로의 일측렬을 포함하는 것을 특징으로 하는 디지털 신호 전달장치.
9. 제8항에 있어서, 상기 제1데이터 패스에 포함된 CMOS 회로의 다른 일측렬들의 PMOS 트랜지스터는 대응하는 NMOS 트랜지스터가 상기 제2천이를 전달하는 것보다 더 작은 지연에 의해 상기 제1천이를 전달하도록 구성되는 것을 특징으로 하는 디지털 신호 전달 장치.
10. 제8항에 있어서, 상기 직렬접속된 CMOS 회로들의 각각의 NMOS 트랜지스터는 대응하는 PMOS 트랜지스터보다 큰 팬아웃을 갖는 것을 특징으로 하는 디지털 신호 전달 장치.
11. 제10항에 있어서, 상기 CMOS 회로의 다른 일측렬들의 각각의 PMOS 트랜지스터는 대응하는 NMOS 트랜지스터보다 큰 팬아웃을 갖는 것을 특징으로 하는 디지털 신호 전달 장치.
12. 제7항에 있어서, 상기 제1 및 제2데이터 패스에 포함된 상기 다수의 각각 직렬접속된 CMOS 회로는 상기 제1 및 제2데이터 패스에 의해 전달되는 디지털 신호를 수신하고 제1전압 및 제2의 저전압 사이에서 일련의 전류 패스를 형성하기 위해 상호결합되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1데이터 패스의 CMOS 회로의 일측렬은 상기 제1천이를 상기 대응하는 상호결합된 PMOS 트랜지스터가 상기 제2천이를 전달하는 것보다 더 작은 지연에 의해 전달하도록 하는 대응하는 NMOS 트랜지스터를 가지며, 상기 제2데이터 패스의 CMOS 회로의 일측렬은 상기 제2천이를 상기 대응하는 상호결합된 NMOS 트랜지스터가 상기 제1천이를 전달하는 것보다 더 작은 지연에 의해 전달하도록 하는 대응하는 PMOS 트랜지스터를 갖는 것을 특징으로 하는 디지털 신호 전달 장치.
13. 제12항에 있어서, 상기 제1데이터 패스의 CMOS 회로의 일측렬의 NMOS 트랜지스터 및 상기 제2데이터 패스의 CMOS 회로의 일측렬의 PMOS 트랜지스터는 각각 상호결합된 PMOS 및 NMOS 트랜지스터보다 작은 팬아웃을 갖도록 구성되는 것을 특징으로 하는 디지털 신호 전달 장치.
14. 입력단으로부터 출력단으로 디지털 신호의 빠른 전달을 위한 CMOS 회로에 있어서, 상기 회로는, 상기 CMOS 회로의 입력단과 출력단 사이에서 결합되고, 제1지연은 제2지연보다 실질적으로 더 작으며, 상기 디지털신호의 상승 에지를 상기 제1지연으로 전달하고, 상기 디지털 신호의 하강 에지를 상기 제2지연으로 전달하는 제1복수개 CMOS 논리단을 포함하는 제1데이터 패스; 상기 CMOS 회로의 입력단과 출력단 사이에서 결합되고, 제4지연은 제3지연보다 실질적으로 작으며, 상기 디지털 신호의 상승 에지를 상기 제3지연으로 전달하고, 상기 디지털 신호의 하강 에지를 상기 제4지연으로 전달하는 제2복수개 CMOS 논리단을 포함하는 제2데이터 패스; 상기 제1데이터 패스의 상기 출력에 결합되는 제1입력, 상기 제2데이터 패스의 상기 출력에 결합되는 제2입력 및 상기 CMOS 회로의 출력에 결합되는 출력단을 갖는 조합회로를 포함하는 것을 특징으로 하는 CMOS 회로.
15. 제14항에 있어서, 상기 조합회로는, 상기 제1데이터 패스의 상기 출력단에 결합된 입력단, 및 출력단을 갖는 제1펄스 발생기; 상기 제2데이터 패스의 상기 출력단에 결합된 입력단, 및 출력단을 갖는 제2펄스발생기; 상기 제1펄스 발생기의 상기 출력단에 결합되고 턴온되어질 때 상기 CMOS 회로의 출력단을 양의 전원에 결합시키는 풀업 트랜지스터; 및, 상기 제2펄스 발생기의 상기 출력단에 결합되고 턴온되어질 때 상기 CMOS 회로의 출력단을 음의 전원 또는 접지에 결합시키는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 회로.
16. 제15항에 있어서, 상기 CMOS 회로의 입력단과 출력단 사이에서 결합되고, 실질적으로 동일한 지연에 의해 상승에지 및 하강에지를 전달하기 위한 제3복수개 CMOS 논리단을 갖는 제3데이터 패스를 추가로 포함하는 것을 특징으로 하는 CMOS 회로.
17. 제16항에 있어서, 상기 제1 및 제2펄스 발생기는, 각각의 데이터 패스의 출력단에 결합하는 입력단과, 출력단을 갖는 직렬로 결합된 홀수개의 인버터; 및, 각각의 데이터 패스의 상기 출력단 및 상기 직렬로 결합된 상기 출력단에 결합된 제1입력을 갖는 NAND 게이트를 포함하는 것을 특징으로 하는 CMOS 회로.
18. 제16항에 있어서, 상기 풀업 트랜지스터는 상기 제1펄스 발생기의 출력단에 결합하는 게이트단과, 상기 양의 전원에 결합하는 소스단 및 상기 CMOS 회로의 출력단에 결합하는 드레인단을 갖는 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터는 상기 제2펄스 발생기의 출력단에 결합하는 게이트단과, 상기 음의 전원 또는 접지에 결합하는 소스단 및 상기 CMOS 회로의 출력단에 결합하는 드레인단을 갖는 NMOS 트랜지스터임을 특징으로 하는 CMOS 회로.
19. 제14항에 있어서, 상기 제1복수개 CMOS 논리단은 디지털 신호의 상승에지의 빠른 신호 천이 및 하강에지의 느린 신호 천이를 얻기 위해 조정된 채널 크기를 갖는 PMOS 및 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 회로.
20. 제19항에 있어서, 상기 제2복수개 CMOS 논리단은 디지털 신호의 하강에지의 빠른 신호 천이 및 상승에지의 느린 신호 천이를 얻기 위해 조정된 채널 크기를 갖는 PMOS 및 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 회로.

    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.