JPH088264B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH088264B2 JPH088264B2 JP63163286A JP16328688A JPH088264B2 JP H088264 B2 JPH088264 B2 JP H088264B2 JP 63163286 A JP63163286 A JP 63163286A JP 16328688 A JP16328688 A JP 16328688A JP H088264 B2 JPH088264 B2 JP H088264B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ソース電極が共通の互いに整合する１対の
MESFET（ショットキーバリヤゲート形電界効果トランジ
スタ）又は１対のMOSFET（絶縁ゲート形電界効果トラン
ジスタ）から成る差動ソース結合電界効果トランジスタ
回路を有する例えば差動増幅器、演算増幅器等の半導体
集積回路に関するもので、特にゲート電極幅の大きい前
記FETの各電極及び配線電極のパターン設計の改善に使
用されるものである。
MESFET（ショットキーバリヤゲート形電界効果トランジ
スタ）又は１対のMOSFET（絶縁ゲート形電界効果トラン
ジスタ）から成る差動ソース結合電界効果トランジスタ
回路を有する例えば差動増幅器、演算増幅器等の半導体
集積回路に関するもので、特にゲート電極幅の大きい前
記FETの各電極及び配線電極のパターン設計の改善に使
用されるものである。
（従来の技術） ソース電極が共通で互いに整合する２つのMESFETから
成る差動ソース結合電界効果トランジスタ回路を主構成
要素とする差動増幅器に含まれる該回路を例として、従
来技術について以下説明する。
成る差動ソース結合電界効果トランジスタ回路を主構成
要素とする差動増幅器に含まれる該回路を例として、従
来技術について以下説明する。
第６図は従来の該回路を電気記号で示した回路図であ
り、第７図はその電極パターンを示す模式的平面図であ
る。第６図及び第７図において、２つのGaAsMESFETQ1及
びQ2のソース電極Ｓは共通であり、ソース端子TSを含む
ソース配線電極LSに接続する。１対のドレイン電極D1及
びD2は、ドレイン端子TD1及びTD2のそれぞれを含むドレ
イン配線電極LD1及びLD2に接続する。又１対のゲート電
極G1及びG2はゲート端子TG1及びTG2のそれぞれを含むゲ
ート配線電極LG1及びLG2に接続される。なお符号11及び
12はそれぞれFETQ1及びQ2のゲート金属と配線金属の接
続部分である。又破線で囲まれる領域10は半絶縁性GaAs
基板中に形成されている高濃度のN+ソース及びN+ドレイ
ン領域を含む活性層領域の概略の位置を示す。
り、第７図はその電極パターンを示す模式的平面図であ
る。第６図及び第７図において、２つのGaAsMESFETQ1及
びQ2のソース電極Ｓは共通であり、ソース端子TSを含む
ソース配線電極LSに接続する。１対のドレイン電極D1及
びD2は、ドレイン端子TD1及びTD2のそれぞれを含むドレ
イン配線電極LD1及びLD2に接続する。又１対のゲート電
極G1及びG2はゲート端子TG1及びTG2のそれぞれを含むゲ
ート配線電極LG1及びLG2に接続される。なお符号11及び
12はそれぞれFETQ1及びQ2のゲート金属と配線金属の接
続部分である。又破線で囲まれる領域10は半絶縁性GaAs
基板中に形成されている高濃度のN+ソース及びN+ドレイ
ン領域を含む活性層領域の概略の位置を示す。
差動増幅器では、１対のMES FETQ1、Q2を構成する対
応部分の形状材質例えばチャネル活性層の不純物濃度分
布とその領域等が等しく、２つのFETの電気的特性例え
ば伝達アドミタンスやドレイン電圧電流特性等が整合し
ていること（以下この等しく整合していることをペア性
と呼ぶ）が非常に重要である。差動増幅器では１対の入
力端子TG1及びTG2にそれぞれV1及びV2の入力電圧を与え
ると出力端子TD1及びTD2間に（V1−V2）に比例する増幅
された電圧が得られる。対を成すFETQ1、Q2のペア性が
良好であれば、電源電圧変動、温度変化等によるFETの
特性変化の影響は直接出力端子に現われず、極めて広い
範囲で安定動作ができる。
応部分の形状材質例えばチャネル活性層の不純物濃度分
布とその領域等が等しく、２つのFETの電気的特性例え
ば伝達アドミタンスやドレイン電圧電流特性等が整合し
ていること（以下この等しく整合していることをペア性
と呼ぶ）が非常に重要である。差動増幅器では１対の入
力端子TG1及びTG2にそれぞれV1及びV2の入力電圧を与え
ると出力端子TD1及びTD2間に（V1−V2）に比例する増幅
された電圧が得られる。対を成すFETQ1、Q2のペア性が
良好であれば、電源電圧変動、温度変化等によるFETの
特性変化の影響は直接出力端子に現われず、極めて広い
範囲で安定動作ができる。
集積回路の場合、第７図に示すようにパターン設計が
されると、ドレイン電極D1領域及びD2領域は極めて近傍
に位置するため、FETQ1及びQ2のペア性という面では問
題はない。しかしながら第６図及び第７図におけるFETQ
1及びQ2のそれぞれのゲート電極G1及びG2の電極幅WGが
例えば数百μｍ程度を越えて大きくなると問題が表われ
る。第８図はこの問題点を説明するための図で、横軸は
ゲート電極G1又はG2の電極幅WG、縦軸はそのゲート電極
幅を持ったFETを用いた差動増幅器の伝播遅延時間Tpdで
ある。なお伝播遅延時間Tpdは、入力端子TG1及びTG2間
に方形パルス波形の差動入力信号を与えたとき、出力端
子TD1及びTD2間に現われる出力信号の所定測定電位（例
えば信号振幅の50％の電位）における時間の遅れを表わ
し、上昇時と下降時の遅延時間の平均値である。一般に
はゲート電極幅WGを増せば、ゲート流入電流も増加し、
第８図の曲線ａに示すようにTpdは減少する傾向を示
す。しかし実際には同図の曲線ｂに示すように、ゲート
電極幅WGを増しすぎると、逆に伝播遅延時間Tpdは増加
し、Tpdを最小にする最適ゲート電極幅WGOのあることが
わかる。この理由は次のように推定される。即ちゲート
入力端子に前記パルス波形の入力信号が与えられると、
そのパルス電圧の立上がり及び立下りにおいては、ゲー
ト電極、ゲート配線電極と例えばソース電極、ソース配
線電極、基板等との間に分布する入力寄生容量は、充電
及び放電される。この分布寄生容量の充放電の時定数RC
が、ゲート電極幅WGの増加に伴い大きくなることが考え
られる。又電極幅WGの増加に伴いゲート流入電流が増加
すると共に分布等価抵抗Ｒでの電圧降下が増加し、論理
電圧振幅（入力端子電位の上下動の幅）が増加すること
等が考えられる。
されると、ドレイン電極D1領域及びD2領域は極めて近傍
に位置するため、FETQ1及びQ2のペア性という面では問
題はない。しかしながら第６図及び第７図におけるFETQ
1及びQ2のそれぞれのゲート電極G1及びG2の電極幅WGが
例えば数百μｍ程度を越えて大きくなると問題が表われ
る。第８図はこの問題点を説明するための図で、横軸は
ゲート電極G1又はG2の電極幅WG、縦軸はそのゲート電極
幅を持ったFETを用いた差動増幅器の伝播遅延時間Tpdで
ある。なお伝播遅延時間Tpdは、入力端子TG1及びTG2間
に方形パルス波形の差動入力信号を与えたとき、出力端
子TD1及びTD2間に現われる出力信号の所定測定電位（例
えば信号振幅の50％の電位）における時間の遅れを表わ
し、上昇時と下降時の遅延時間の平均値である。一般に
はゲート電極幅WGを増せば、ゲート流入電流も増加し、
第８図の曲線ａに示すようにTpdは減少する傾向を示
す。しかし実際には同図の曲線ｂに示すように、ゲート
電極幅WGを増しすぎると、逆に伝播遅延時間Tpdは増加
し、Tpdを最小にする最適ゲート電極幅WGOのあることが
わかる。この理由は次のように推定される。即ちゲート
入力端子に前記パルス波形の入力信号が与えられると、
そのパルス電圧の立上がり及び立下りにおいては、ゲー
ト電極、ゲート配線電極と例えばソース電極、ソース配
線電極、基板等との間に分布する入力寄生容量は、充電
及び放電される。この分布寄生容量の充放電の時定数RC
が、ゲート電極幅WGの増加に伴い大きくなることが考え
られる。又電極幅WGの増加に伴いゲート流入電流が増加
すると共に分布等価抵抗Ｒでの電圧降下が増加し、論理
電圧振幅（入力端子電位の上下動の幅）が増加すること
等が考えられる。
第９図は、この問題点を解決するためのMESFETQ1a及
びQ2aの従来パターンを示すものである。同図において
第６図及び第７図と同一符号は、同一部分又は同様な動
作を行なう対応部分を示す。第９図に示すMESFETQ1a及
びQ2aのそれぞれの全ゲート電極幅WGは、第６図に示すM
ESFETQ1及びQ2のそれぞれの電極幅WGと等しいが、MESFE
TQ1a及びQ2aはゲート電極を同数の等しい幅の電極ΔG1
及びΔG2に分割（この従来例では５分割）し、更に分割
されたゲート電極の配線電極のパターンに工夫を施し、
前記分布等価ゲート抵抗Ｒの低減を計ったものである。
これにより第８図に示す伝播遅延時間を最小にするゲー
ト電極幅WGOを更に大きくすることができ、ゲート電極
幅を大きくしても伝播遅延時間の増加を防止することが
できる。
びQ2aの従来パターンを示すものである。同図において
第６図及び第７図と同一符号は、同一部分又は同様な動
作を行なう対応部分を示す。第９図に示すMESFETQ1a及
びQ2aのそれぞれの全ゲート電極幅WGは、第６図に示すM
ESFETQ1及びQ2のそれぞれの電極幅WGと等しいが、MESFE
TQ1a及びQ2aはゲート電極を同数の等しい幅の電極ΔG1
及びΔG2に分割（この従来例では５分割）し、更に分割
されたゲート電極の配線電極のパターンに工夫を施し、
前記分布等価ゲート抵抗Ｒの低減を計ったものである。
これにより第８図に示す伝播遅延時間を最小にするゲー
ト電極幅WGOを更に大きくすることができ、ゲート電極
幅を大きくしても伝播遅延時間の増加を防止することが
できる。
しかしながらこの最新の従来例の差動増幅器では、対
を構成するMESFETQ1aとQ2aとのペア性の面では、劣化が
生じるという課題がある。
を構成するMESFETQ1aとQ2aとのペア性の面では、劣化が
生じるという課題がある。
（発明が解決しようとする課題） 前述のように差動ソース結合電界効果トランジスタ回
路を有する例えば差動増幅器等で、該回路を構成するFE
Tのゲート電極幅が大きくなると伝播遅延時間Tpdが増加
する。これを解決するために提案されたゲート電極幅を
分割し、分布等価ゲート抵抗Ｒを減少させる方式では、
対を成す２つのFETのペア性を劣化するという課題が残
る。
路を有する例えば差動増幅器等で、該回路を構成するFE
Tのゲート電極幅が大きくなると伝播遅延時間Tpdが増加
する。これを解決するために提案されたゲート電極幅を
分割し、分布等価ゲート抵抗Ｒを減少させる方式では、
対を成す２つのFETのペア性を劣化するという課題が残
る。
本発明の目的は、従来技術の分布等価ゲート抵抗低減
を行なった場合、寄生容量の増加等にゲートに付加され
る寄生容量を従来と同等もしくはそれ以下に抑えて、対
を成す２つのFETのペア性を改善できる電極及び配線電
極パターン設計を持つ差動ソース結合FET回路を含む半
導体集積回路を提供することである。
を行なった場合、寄生容量の増加等にゲートに付加され
る寄生容量を従来と同等もしくはそれ以下に抑えて、対
を成す２つのFETのペア性を改善できる電極及び配線電
極パターン設計を持つ差動ソース結合FET回路を含む半
導体集積回路を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） ソース電極が共通の互いに整合する１対のMESFET又は
MOSFETを有し、該１対のFETのゲート電極及びドレイン
電極は、それぞれ等しい幅で同数（後述の実施例ではゲ
ート電極は５つ、ドレイン電極は３つの）のゲート電極
ΔG1とΔG2及びドレイン電極ΔD1とΔD2に分割され、又
共通のソース電極は等しい幅に分割（実施例では５分
割）された電極ΔＳを有し、分割された各電極はソース
電極ΔＳの幅方向の中心線を対称軸として該ソース電極
ΔＳの両側にゲート電極、ドレイン電極の順に幅方向に
並列配置されており、各電極が、ソース電極が２以上の
偶数個に分割される場合、［ΔD1・ΔG1・ΔＳ・ΔG2・
ΔD2・ΔG2・ΔＳ・ΔG1］ｎ・ΔD1の順序に、又は、ソ
ース電極が３以上の奇数個に分割される場合、［ΔD1・
ΔG1・ΔＳ・ΔG2・ΔD2・ΔG2・ΔＳ・ΔG1］ｎ・ΔD1
・ΔG1・ΔＳ・ΔG2・ΔD2の順序に（但し、いずれの場
合もｎは１以上の整数を表す）、並列配置されているこ
とを特徴とする差動ソース結合電界効果トランジスタ回
路を具備する半導体集積回路である。
MOSFETを有し、該１対のFETのゲート電極及びドレイン
電極は、それぞれ等しい幅で同数（後述の実施例ではゲ
ート電極は５つ、ドレイン電極は３つの）のゲート電極
ΔG1とΔG2及びドレイン電極ΔD1とΔD2に分割され、又
共通のソース電極は等しい幅に分割（実施例では５分
割）された電極ΔＳを有し、分割された各電極はソース
電極ΔＳの幅方向の中心線を対称軸として該ソース電極
ΔＳの両側にゲート電極、ドレイン電極の順に幅方向に
並列配置されており、各電極が、ソース電極が２以上の
偶数個に分割される場合、［ΔD1・ΔG1・ΔＳ・ΔG2・
ΔD2・ΔG2・ΔＳ・ΔG1］ｎ・ΔD1の順序に、又は、ソ
ース電極が３以上の奇数個に分割される場合、［ΔD1・
ΔG1・ΔＳ・ΔG2・ΔD2・ΔG2・ΔＳ・ΔG1］ｎ・ΔD1
・ΔG1・ΔＳ・ΔG2・ΔD2の順序に（但し、いずれの場
合もｎは１以上の整数を表す）、並列配置されているこ
とを特徴とする差動ソース結合電界効果トランジスタ回
路を具備する半導体集積回路である。
このようなΔD1、ΔG1、ΔＳ、ΔG2、ΔD2又はこれと
逆の順序に配列された１組の短い電極幅を有する分割FE
Tのペア性は公知の通り極めて良好である。本発明の１
対のFETは、この分割FETの電極を複数組交互に並列配置
したもので、基板の結晶特性或いは温度分布、不純物イ
オン注入ビーム分布等の各種製造条件に若干の偏向や不
均一が存在しても、全体としては平均化される。これに
より対を成す２つのFETのペア性は、従来技術に比し著
しく改善され、又分布等価ゲート抵抗も新しい従来技術
と同等である。
逆の順序に配列された１組の短い電極幅を有する分割FE
Tのペア性は公知の通り極めて良好である。本発明の１
対のFETは、この分割FETの電極を複数組交互に並列配置
したもので、基板の結晶特性或いは温度分布、不純物イ
オン注入ビーム分布等の各種製造条件に若干の偏向や不
均一が存在しても、全体としては平均化される。これに
より対を成す２つのFETのペア性は、従来技術に比し著
しく改善され、又分布等価ゲート抵抗も新しい従来技術
と同等である。
第２請求項に係る発明は、前記第１請求項における分
割並列配置された電極パターンを有し、分割された各電
極をそれぞれ接続する配線電極パターンの望ましい態様
を有する半導体集積回路に関するものである。即ち配線
電極パターンは、伝播遅延時間の要因の１つとなる入出
力寄生容量の増加をできるだけ小さくなるように配置す
る必要がある。このため本発明における１対のFETの分
割電極間を結ぶ配線電極パターンは、前記並列配置され
た電極パターンの幅方向の一方の側とその反対の他方の
側並びに並列配置電極パターン上の３つの部位に区分し
て配設される。即ち一方の側にはゲート電極ΔG1群の端
部を接続するゲート配線電極LG1を、他方の側にはゲー
ト電極ΔG2群及びソース電極ΔＳ群の端部をそれぞれ互
いに接続するゲート配線電極LG2及びソース配線電極LS
を、又前記並列配置電極パターン上には、ドレイン電極
ΔD1群及びΔD2群のそれぞれの中間部を接続するドレイ
ン配線電極LD1及びLD2を配設する。又各電極端子（Ｔ）
は、それぞれの配線電極の一部分で、外部リードを接続
するいわゆるボンディングパッドである場合、或いはモ
ノリシックに形成されている他の受動もしくは能動素子
との接続配線を兼ねる配線電極部分の場合等がある。本
１対のFETのゲート端子TG1及びTG2は共通のソース端子T
Sを挟んで前記並列配置電極パターンの他方の側に、又
ドレイン端子TD1及びTD2は前記並列配置電極パターンの
幅方向を挟む両側にそれぞれ設けられる。
割並列配置された電極パターンを有し、分割された各電
極をそれぞれ接続する配線電極パターンの望ましい態様
を有する半導体集積回路に関するものである。即ち配線
電極パターンは、伝播遅延時間の要因の１つとなる入出
力寄生容量の増加をできるだけ小さくなるように配置す
る必要がある。このため本発明における１対のFETの分
割電極間を結ぶ配線電極パターンは、前記並列配置され
た電極パターンの幅方向の一方の側とその反対の他方の
側並びに並列配置電極パターン上の３つの部位に区分し
て配設される。即ち一方の側にはゲート電極ΔG1群の端
部を接続するゲート配線電極LG1を、他方の側にはゲー
ト電極ΔG2群及びソース電極ΔＳ群の端部をそれぞれ互
いに接続するゲート配線電極LG2及びソース配線電極LS
を、又前記並列配置電極パターン上には、ドレイン電極
ΔD1群及びΔD2群のそれぞれの中間部を接続するドレイ
ン配線電極LD1及びLD2を配設する。又各電極端子（Ｔ）
は、それぞれの配線電極の一部分で、外部リードを接続
するいわゆるボンディングパッドである場合、或いはモ
ノリシックに形成されている他の受動もしくは能動素子
との接続配線を兼ねる配線電極部分の場合等がある。本
１対のFETのゲート端子TG1及びTG2は共通のソース端子T
Sを挟んで前記並列配置電極パターンの他方の側に、又
ドレイン端子TD1及びTD2は前記並列配置電極パターンの
幅方向を挟む両側にそれぞれ設けられる。
試行によれば、FETの配線電極による寄生容量は、配
線電極間或いは配線電極と基板間に主として存在する。
そのうち電位の異なる配線電極の交差部分の容量（クロ
スオーバ容量とも呼ぶ）が大きい。本請求項における配
線電極パターンはこのクロスオーバ容量を必要最小限に
止めるよう形成され、寄生容量を従来技術と同等もしく
はそれ以下とすることが可能である。又配線電極のオー
ム抵抗は、ゲート電極を構成するゲート金属の抵抗に比
し極めて低く無視できるので、前記分布ゲート等抵抗値
は変化せず、伝播遅延時間の増加は無く、ペア性の改善
が得られる。
線電極間或いは配線電極と基板間に主として存在する。
そのうち電位の異なる配線電極の交差部分の容量（クロ
スオーバ容量とも呼ぶ）が大きい。本請求項における配
線電極パターンはこのクロスオーバ容量を必要最小限に
止めるよう形成され、寄生容量を従来技術と同等もしく
はそれ以下とすることが可能である。又配線電極のオー
ム抵抗は、ゲート電極を構成するゲート金属の抵抗に比
し極めて低く無視できるので、前記分布ゲート等抵抗値
は変化せず、伝播遅延時間の増加は無く、ペア性の改善
が得られる。
（実施例） 図面を参照して本発明の実施例について説明する。
第１図は本発明の第１実施例の差動増幅器の回路図で
ある。なお以下の図面において第６図ないし第９図と同
じ符号は同一部分又は対応部分を表わす。第１図におい
て破線で囲まれた部分は、ソース電極が共通の互に整合
する１対のGaAsMESFETQ1b及びQ2bから成り、且つ第１請
求項に含まれる第２請求項記載の望ましい実施態様の差
動ソース結合電界効果トランジスタ回路20である。
ある。なお以下の図面において第６図ないし第９図と同
じ符号は同一部分又は対応部分を表わす。第１図におい
て破線で囲まれた部分は、ソース電極が共通の互に整合
する１対のGaAsMESFETQ1b及びQ2bから成り、且つ第１請
求項に含まれる第２請求項記載の望ましい実施態様の差
動ソース結合電界効果トランジスタ回路20である。
第２図は該回路20の電極等のパターン設計の模式図で
ある。第１図又は第２図において、FETQ1b及びQ2bのゲ
ート電極G1及びG2は、それぞれ同数の等しい幅に５分割
され、分割されたゲート電極を符号ΔG1及びΔG2で表わ
す。同様にドレイン電極D1及びD2は、それぞれ等しい幅
を有するドレイン電極ΔD1及びΔD2に３分割され、又共
通のソース電極Ｓは、等しい幅を有するソース電極ΔＳ
に５分割される。なお分割されたゲート電極幅はゲート
として機能する部分の長さΔWGで、符号21で概略の幅を
示す。分割されたドレイン、ゲート及びソースの相互の
電極幅は必ずしも常に等しいとは限らない。
ある。第１図又は第２図において、FETQ1b及びQ2bのゲ
ート電極G1及びG2は、それぞれ同数の等しい幅に５分割
され、分割されたゲート電極を符号ΔG1及びΔG2で表わ
す。同様にドレイン電極D1及びD2は、それぞれ等しい幅
を有するドレイン電極ΔD1及びΔD2に３分割され、又共
通のソース電極Ｓは、等しい幅を有するソース電極ΔＳ
に５分割される。なお分割されたゲート電極幅はゲート
として機能する部分の長さΔWGで、符号21で概略の幅を
示す。分割されたドレイン、ゲート及びソースの相互の
電極幅は必ずしも常に等しいとは限らない。
分割された各電極はソース電極ΔＳの中心線22を対称
軸として、該ソース電極ΔＳの両側にゲート電極、ドレ
イン電極の順に幅方向に同図に示すように並列配置され
る。なお符号35はゲート金属と配線金属との接続部分で
ある。
軸として、該ソース電極ΔＳの両側にゲート電極、ドレ
イン電極の順に幅方向に同図に示すように並列配置され
る。なお符号35はゲート金属と配線金属との接続部分で
ある。
以上のように分割並列配置されたドレイン、ゲート及
びソースのそれぞれの電極は配線電極により電気的に接
続される。配線電極の交差は必要最少限に抑えてクロス
オーバ容量を少なくする。このためゲート電極ΔG1は並
列配置電極の一方の側（図面では上）で配線電極LG1に
よって、ゲート電極ΔG2及びソース電極ΔＳは他方の側
（図面では下）で配線電極LG2及びLSによりそれぞれ接
続される。寄生容量を抑えるためゲート電極の挟みこみ
は行なわない。ゲート電極G1の端子TG1をゲート電極G2
の端子TG2と同側に設けるため、前記並列配置電極のう
ち最外側（図面では左）のゲート電極ΔG1の下側の端部
からゲート端子TG1を含む第２の配線電極LG1を設ける。
分割されたドレイン電極ΔD1及びΔD2は層間絶縁層を介
してそれぞれの中間部で配線電極LD1及びLD2により接続
され、ドレイン端子TD1及びTD2は並列配置電極パターン
の幅方向を挟む両側にそれぞれ設けられる。
びソースのそれぞれの電極は配線電極により電気的に接
続される。配線電極の交差は必要最少限に抑えてクロス
オーバ容量を少なくする。このためゲート電極ΔG1は並
列配置電極の一方の側（図面では上）で配線電極LG1に
よって、ゲート電極ΔG2及びソース電極ΔＳは他方の側
（図面では下）で配線電極LG2及びLSによりそれぞれ接
続される。寄生容量を抑えるためゲート電極の挟みこみ
は行なわない。ゲート電極G1の端子TG1をゲート電極G2
の端子TG2と同側に設けるため、前記並列配置電極のう
ち最外側（図面では左）のゲート電極ΔG1の下側の端部
からゲート端子TG1を含む第２の配線電極LG1を設ける。
分割されたドレイン電極ΔD1及びΔD2は層間絶縁層を介
してそれぞれの中間部で配線電極LD1及びLD2により接続
され、ドレイン端子TD1及びTD2は並列配置電極パターン
の幅方向を挟む両側にそれぞれ設けられる。
第２図に示す電極及び配線電極を有するFETQ1b及びQ2
bは、分割された電極が近接して交互に配設されるた
め、基板の材質や製造条件に若干の不均一性があっても
平均化され、ペア性の良好な１対のFETを有する差動ソ
ース結合電界効果トランジスタ回路が得られる。なお分
布等価ゲート抵抗の減少と寄生容量を抑えたため伝播遅
延時間Tpdは短縮される。試行結果では、ゲート電極幅5
00μｍの従来の該回路に対し、５分割した本実施例の回
路ではTpdが約10〜20％減少した。
bは、分割された電極が近接して交互に配設されるた
め、基板の材質や製造条件に若干の不均一性があっても
平均化され、ペア性の良好な１対のFETを有する差動ソ
ース結合電界効果トランジスタ回路が得られる。なお分
布等価ゲート抵抗の減少と寄生容量を抑えたため伝播遅
延時間Tpdは短縮される。試行結果では、ゲート電極幅5
00μｍの従来の該回路に対し、５分割した本実施例の回
路ではTpdが約10〜20％減少した。
第３図は第２図に示すドレイン配線電極LD1を切断線
とする部分断面図である。半絶縁性GaAs基板23の一方の
主面側に高濃度のN+ドレイン領域24及びN+ソース領域25
が形成され、両領域に挟まれＮ型活性領域26が設けられ
る。N+ドレイン領域24及びN+ソース領域25はこれとオー
ム接触をする金属膜27を介してドレイン分割電極28（Δ
D1と同じ）、ドレイン分割電極29（ΔD2）及びソース分
割電極30（ΔＳと同じ）に接続される。又Ｎ型活性領域
26の表面にはこれをショットキー接合を形成するゲート
金属が被着され、ゲート電極31（ΔG1）及び32（ΔG2）
が形成される。ドレイン電極28は層間絶縁膜34の開口を
通る連結金属（via metal）によりドレイン配線電極33
に接続される。
とする部分断面図である。半絶縁性GaAs基板23の一方の
主面側に高濃度のN+ドレイン領域24及びN+ソース領域25
が形成され、両領域に挟まれＮ型活性領域26が設けられ
る。N+ドレイン領域24及びN+ソース領域25はこれとオー
ム接触をする金属膜27を介してドレイン分割電極28（Δ
D1と同じ）、ドレイン分割電極29（ΔD2）及びソース分
割電極30（ΔＳと同じ）に接続される。又Ｎ型活性領域
26の表面にはこれをショットキー接合を形成するゲート
金属が被着され、ゲート電極31（ΔG1）及び32（ΔG2）
が形成される。ドレイン電極28は層間絶縁膜34の開口を
通る連結金属（via metal）によりドレイン配線電極33
に接続される。
第４図は第１請求項に係る差動ソース結合電界効果ト
ランジスタ回路の電極及び配線電極パターンの第２実施
例を示すものである。本実施例の分割された各電極の配
置パターンは第１実施例と同様で、分布等価ゲート抵抗
は、分割しない場合に比し大幅に減少し且つ１対のFET
のペア性は良好に保持される。この第２実施例は第２図
に示す第１実施例と配線電極パターンが相異する。即ち
ゲート配線電極LG1及びLG2は、並列配置電極の幅方向の
両側（図面では上、下の両側）にそれぞれ設けられ、並
列配置電極の最外側（図面では左右）のドレイン電極Δ
D1及びΔD2を除くその他の分割ドレイン電極をゲート電
極と共に取囲むように配設され、ゲート電流の平均化を
計っている。又ドレイン配線電極LD1及びLD2は並列配置
電極の一方の側に、ソース配線電極LSは他方の側に設け
られる。
ランジスタ回路の電極及び配線電極パターンの第２実施
例を示すものである。本実施例の分割された各電極の配
置パターンは第１実施例と同様で、分布等価ゲート抵抗
は、分割しない場合に比し大幅に減少し且つ１対のFET
のペア性は良好に保持される。この第２実施例は第２図
に示す第１実施例と配線電極パターンが相異する。即ち
ゲート配線電極LG1及びLG2は、並列配置電極の幅方向の
両側（図面では上、下の両側）にそれぞれ設けられ、並
列配置電極の最外側（図面では左右）のドレイン電極Δ
D1及びΔD2を除くその他の分割ドレイン電極をゲート電
極と共に取囲むように配設され、ゲート電流の平均化を
計っている。又ドレイン配線電極LD1及びLD2は並列配置
電極の一方の側に、ソース配線電極LSは他方の側に設け
られる。
この第２実施例の配線電極パターンは配線電極のペア
性の点では有利であるが、クロスオーバ容量が増加し、
又配線電極形成のため所要面積も大きくなり、第１実施
例に比し寄生容量が増加する。
性の点では有利であるが、クロスオーバ容量が増加し、
又配線電極形成のため所要面積も大きくなり、第１実施
例に比し寄生容量が増加する。
通常、差動ソース結合電界効果トランジスタ回路20の
ドレイン、ゲート及びソースの各端子TD1、TD2、TG1、T
G2及びTSの配設位置は、これに接続される受動又は能動
素子の位置等により最適配置場所が決められる。第５図
はこれを示す第１請求項の第３の実施例である。本実施
例は第１実施例においてゲート端子TG1を並列配置電極
の一方の側に設けたものである。
ドレイン、ゲート及びソースの各端子TD1、TD2、TG1、T
G2及びTSの配設位置は、これに接続される受動又は能動
素子の位置等により最適配置場所が決められる。第５図
はこれを示す第１請求項の第３の実施例である。本実施
例は第１実施例においてゲート端子TG1を並列配置電極
の一方の側に設けたものである。
これまでの実施例は差動増幅器に含まれる差動ソース
結合MES形電界効果トランジスタ回路について述べた
が、本発明は差動ソース結合MOS形電界効果トランジス
タ回路についても適用できるし、演算増幅器やSCFL（So
urce Coupled FET Logic）等の半導体集積回路で、ゲー
ト電極幅の大きい整合された１対のFETから成る差動ソ
ース結合電界効果トランジスタ回路を具備する集積回路
に対しても適用可能である。
結合MES形電界効果トランジスタ回路について述べた
が、本発明は差動ソース結合MOS形電界効果トランジス
タ回路についても適用できるし、演算増幅器やSCFL（So
urce Coupled FET Logic）等の半導体集積回路で、ゲー
ト電極幅の大きい整合された１対のFETから成る差動ソ
ース結合電界効果トランジスタ回路を具備する集積回路
に対しても適用可能である。
［発明の効果］ １対の整合するFETから成る差動ソース結合FET回路に
おいて、該FETの分布等価ゲート抵抗の低減を行なうた
めゲート電極等を分割並列配置した場合、本発明のこれ
まで述べた電極及び配線電極パターン設計により、分布
等価ゲート抵抗の低減を維持し、寄生容量の増加特にゲ
ートに付加される寄生容量を従来と同等もしくはそれ以
下に抑えて、対を成す２つのFETのペア性を大幅に改善
した差動ソース結合FET回路が得られた。これによりペ
ア性を特に重視する例えば差動増幅器等の半導体集積回
路を提供することができる。
おいて、該FETの分布等価ゲート抵抗の低減を行なうた
めゲート電極等を分割並列配置した場合、本発明のこれ
まで述べた電極及び配線電極パターン設計により、分布
等価ゲート抵抗の低減を維持し、寄生容量の増加特にゲ
ートに付加される寄生容量を従来と同等もしくはそれ以
下に抑えて、対を成す２つのFETのペア性を大幅に改善
した差動ソース結合FET回路が得られた。これによりペ
ア性を特に重視する例えば差動増幅器等の半導体集積回
路を提供することができる。
第１図は本発明の半導体集積回路の回路図、第２図は第
１図の集積回路に含まれる差動ソース結合電界効果トラ
ンジスタ回路の第１実施例を示す電極及び配線電極パタ
ーン、第３図は第２図に示す回路のドレイン配線電極LD
1を切断線とする該回路の部分断面図、第４図及び第５
図は本発明の第１請求項に係る差動ソース結合電界効果
トランジスタ回路の第２及び第３実施例を示す電極及び
配線電極パターン、第６図は従来の差動ソース結合電界
効果トランジスタ回路の回路図、第７図は該回路の電極
及び配線電極パターン、第８図はゲート電極幅と伝播遅
延時間との関係を示す図、第９図は最新の従来の差動ソ
ース結合電界効果トランジスタ回路の電極及び配線電極
パターンである。 20…差動ソース結合電界効果トランジスタ回路、21…ゲ
ート電極ΔG2の幅、22…ソース電極ΔＳの中心線、34…
層間絶縁層、Q1,Q2,Q1a,Q2a…従来の対をなすMOSFET、Q
1b,Q2b…本発明の対をなすMESFET、Ｓ…ソース電極、Δ
Ｓ…分割されたソース電極、D1,D2…対をなすドレイン
電極、ΔD1,ΔD2…分割されたドレイン電極、G1,G2…対
をなすゲート電極、ΔG1,ΔG2…分割されたゲート電
極、LD1,LD2…ドレイン配線電極、LG1,LG2…ゲート配線
電極、LS…ソース配線電極、TD1,TD2…ドレイン端子、T
G1,TG2…ゲート端子、TS…ソース端子。
１図の集積回路に含まれる差動ソース結合電界効果トラ
ンジスタ回路の第１実施例を示す電極及び配線電極パタ
ーン、第３図は第２図に示す回路のドレイン配線電極LD
1を切断線とする該回路の部分断面図、第４図及び第５
図は本発明の第１請求項に係る差動ソース結合電界効果
トランジスタ回路の第２及び第３実施例を示す電極及び
配線電極パターン、第６図は従来の差動ソース結合電界
効果トランジスタ回路の回路図、第７図は該回路の電極
及び配線電極パターン、第８図はゲート電極幅と伝播遅
延時間との関係を示す図、第９図は最新の従来の差動ソ
ース結合電界効果トランジスタ回路の電極及び配線電極
パターンである。 20…差動ソース結合電界効果トランジスタ回路、21…ゲ
ート電極ΔG2の幅、22…ソース電極ΔＳの中心線、34…
層間絶縁層、Q1,Q2,Q1a,Q2a…従来の対をなすMOSFET、Q
1b,Q2b…本発明の対をなすMESFET、Ｓ…ソース電極、Δ
Ｓ…分割されたソース電極、D1,D2…対をなすドレイン
電極、ΔD1,ΔD2…分割されたドレイン電極、G1,G2…対
をなすゲート電極、ΔG1,ΔG2…分割されたゲート電
極、LD1,LD2…ドレイン配線電極、LG1,LG2…ゲート配線
電極、LS…ソース配線電極、TD1,TD2…ドレイン端子、T
G1,TG2…ゲート端子、TS…ソース端子。
Claims (2)
- 【請求項１】ソース電極が共通の互いに整合する１対の
MESFET又は１対のMOSFETを有し、且つ該一対のFETは、
同数の等しい幅に分割されたゲート電極と、同数の等し
い幅に分割されたドレイン電極と、等しい幅に分割され
た共通のソース電極とを有し、 該１対のMESFET又は１対のMOSFETの一方のトランジスタ
の分割されたゲート電極、分割されたドレイン電極をそ
れぞれΔG1、ΔD1、もう一方のトランジスタの分割され
たゲート電極、分割されたドレイン電極をそれぞれΔG
2、ΔD2とし、共通の分割されたソース電極をΔＳとし
た場合、 一方のトランジスタのゲート電極ΔG1及びドレイン電極
ΔD1ともう一方のトランジスタのゲート電極ΔG2及びド
レイン電極ΔD2とがソース電極ΔＳの幅方向の中心線に
対称に該ソース電極ΔＳの両側にゲート電極、ドレイン
電極の順に幅方向に並列配置されているとともに、 各電極が［ΔD1・ΔG1・ΔＳ・ΔG2・ΔD2・ΔG2・ΔＳ
・ΔG1］ｎ・ΔD1、又は、［ΔD1・ΔG1・ΔＳ・ΔG2・
ΔD2・ΔG2・ΔＳ・ΔG1］ｎ・ΔD1・ΔG1・ΔＳ・ΔＳ
・ΔG2・ΔD2（但し、ｎは１以上の整数を表す）の順序
に、並列配置されている ことを特徴とする差動ソース結合電界効果トランジスタ
回路を具備する半導体集積回路。 - 【請求項２】特許請求の範囲第１項記載の半導体集積回
路における互いに整合する１対のFETは、 前記並列配置電極の一方の側に、分割されたゲート電極
ΔG1の各電極端部を互いに電気接続するゲート配線電極
LG1を有し、 前記並列配置電極の他方の側に、分割されたゲート電極
ΔG2の各電極端部を互いに電気接続するとともに、ゲー
ト端子TG2を含むゲート配線電極LG2と、分割されたソー
ス電極ΔＳの各電極端部を互いに電気接続するととも
に、ソース端子TSを含むソース配線電極LSと、前記並列
配置電極のうち最外側のゲート電極ΔG1の他方の電極端
部から延在するゲート端子TG1を含むゲート配線電極LG1
とを有し、 前記並列配置電極上に、層間絶縁層を介して設けられ、
該絶縁層の開孔を通して、分割されたドレイン電極ΔD1
の各電極中間部を互いに電気接続するとともに、ドレイ
ン端子TD1を含むドレイン配線電極LD1と、層間絶縁層を
介して設けられ、該層間絶縁層の開孔を通して、分割さ
れたドレイン電極ΔD2の各電極中間部を互いに電気接続
するとともに、ドレイン端子TD2を含むドレイン配線電
極LD2とを有し、 前記したドレイン配線電極LD1及びLD2は、前記したゲー
ト配線電極LG1、ゲート配線電極LG2、ソース配線電極LS
のいずれとも交差することがない差動ソース結合電界効
果トランジスタ回路を具備する半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163286A JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
| EP89111957A EP0348998B1 (en) | 1988-06-30 | 1989-06-30 | Semiconductor integrated circuit including differential transistor circuit having a pair of FETs |
| KR1019890009309A KR920006062B1 (ko) | 1988-06-30 | 1989-06-30 | 반도체집적회로 |
| DE68920491T DE68920491T2 (de) | 1988-06-30 | 1989-06-30 | Integrierte Halbleiterschaltung, bestehend aus einer Differenztransistorschaltung mit einem Paar von FETs. |
| US07/530,455 US5006816A (en) | 1988-06-30 | 1990-06-01 | Semiconductor integrated circuit including differential transistor circuit having a pair of FETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163286A JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212929A JPH0212929A (ja) | 1990-01-17 |
| JPH088264B2 true JPH088264B2 (ja) | 1996-01-29 |
Family
ID=15770932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163286A Expired - Lifetime JPH088264B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5006816A (ja) |
| EP (1) | EP0348998B1 (ja) |
| JP (1) | JPH088264B2 (ja) |
| KR (1) | KR920006062B1 (ja) |
| DE (1) | DE68920491T2 (ja) |
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|---|---|---|---|---|
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| JP2557561B2 (ja) * | 1990-10-09 | 1996-11-27 | 三菱電機株式会社 | 半導体装置 |
| JPH04298052A (ja) * | 1991-03-27 | 1992-10-21 | Toshiba Corp | 半導体装置 |
| JP2758531B2 (ja) * | 1992-04-22 | 1998-05-28 | 三菱電機株式会社 | 半導体装置 |
| US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
| JP3346193B2 (ja) * | 1996-11-18 | 2002-11-18 | 松下電器産業株式会社 | 電力増幅器 |
| JP3318928B2 (ja) * | 1999-04-12 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| US6366168B1 (en) * | 2000-03-20 | 2002-04-02 | Marvell International Ltd. | Efficient ground noise and common-mode suppression network |
| TW579576B (en) * | 2001-10-24 | 2004-03-11 | Sanyo Electric Co | Semiconductor circuit |
| TWI221656B (en) * | 2001-10-24 | 2004-10-01 | Sanyo Electric Co | Semiconductor integrated circuit device |
| JP2004031407A (ja) * | 2002-06-21 | 2004-01-29 | Nec Corp | 半導体集積回路とその設計方法及び設計装置 |
| JP2004040447A (ja) * | 2002-07-03 | 2004-02-05 | Toyota Industries Corp | Ａｇｃ回路 |
| EP1420450A3 (en) * | 2002-11-15 | 2006-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor differential circuit with transistors having a virtual ground |
| JP4719412B2 (ja) * | 2002-11-15 | 2011-07-06 | パナソニック株式会社 | 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 |
| KR100554850B1 (ko) * | 2004-03-02 | 2006-02-24 | 삼성전자주식회사 | 선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기 |
| JP4800084B2 (ja) * | 2006-03-31 | 2011-10-26 | 住友電工デバイス・イノベーション株式会社 | 半導体装置およびその製造方法 |
| US20080157222A1 (en) * | 2006-12-27 | 2008-07-03 | Mediatek Inc. | Rf integrated circuit device |
| WO2008155084A1 (de) * | 2007-06-18 | 2008-12-24 | Microgan Gmbh | Stromspiegel mit selbstleitendem transistor |
| JP4743190B2 (ja) * | 2007-10-22 | 2011-08-10 | コベルコ建機株式会社 | 建設機械のバルブ操作装置 |
| JP5699826B2 (ja) * | 2011-06-27 | 2015-04-15 | 富士通セミコンダクター株式会社 | レイアウト方法及び半導体装置の製造方法 |
| FR2994506B1 (fr) | 2012-08-13 | 2015-11-27 | Soitec Silicon On Insulator | Adaptation de transistors |
| US11529917B2 (en) | 2020-04-29 | 2022-12-20 | Lear Corporation | Switch arrangement and method for controlling a switch arrangement |
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|---|---|---|---|---|
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