JPH04298052A - 半導体装置 - Google Patents
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- JPH04298052A JPH04298052A JP3063474A JP6347491A JPH04298052A JP H04298052 A JPH04298052 A JP H04298052A JP 3063474 A JP3063474 A JP 3063474A JP 6347491 A JP6347491 A JP 6347491A JP H04298052 A JPH04298052 A JP H04298052A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000005669 field effect Effects 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、対構成される金属−
半導体接合型電界効果トランジスタのパターンレイアウ
トを改善した半導体装置に関する。
半導体接合型電界効果トランジスタのパターンレイアウ
トを改善した半導体装置に関する。
【０００３】
【従来の技術】金属と半導体との接触からなるショット
キー接触をゲートとする金属−半導体接合型の電界効果
トランジスタ（以下、「ＭＥＳＦＥＴ」と呼ぶ）は、構
造及び製造工程が簡単なためゲート長の微細化に適し、
特にＧａＡｓを用いて高速動作の集積回路が得られてい
る。
キー接触をゲートとする金属−半導体接合型の電界効果
トランジスタ（以下、「ＭＥＳＦＥＴ」と呼ぶ）は、構
造及び製造工程が簡単なためゲート長の微細化に適し、
特にＧａＡｓを用いて高速動作の集積回路が得られてい
る。
【０００４】このようなＭＥＳＦＥＴのパターンレイア
ウトとしては、例えば図３の平面図に示すように、一般
的なＦＥＴと同様に、ゲート電極１を挾むようにしてソ
ース電極２とドレイン電極３が動作層４上に配置形成さ
れ、動作層４の一方の側にゲート電極１と配線路とのコ
ンタクト部５が設けられている。
ウトとしては、例えば図３の平面図に示すように、一般
的なＦＥＴと同様に、ゲート電極１を挾むようにしてソ
ース電極２とドレイン電極３が動作層４上に配置形成さ
れ、動作層４の一方の側にゲート電極１と配線路とのコ
ンタクト部５が設けられている。
【０００５】このようなパターンレイアウトのＭＥＳＦ
ＥＴを用いて、図４に示すように、それぞれのゲート電
極をＧ１，Ｇ２とし、それぞれのドレイン電極をＤ１，
Ｄ２とし、ソース電極をＳとするＦＥＴＱ１，Ｑ２から
なるソース電極結合形ＭＥＳＦＥＴをパターンレイアウ
トする場合には、例えば図５に示すように、ソース電極
２を共通とし、この共通のソース電極２とそれぞれのド
レイン電極３１ ，３２ とで挾むようにそれぞれのゲ
ート電極１１，１２ が配置形成され、動作層４の一方
の側にゲート電極１１ ，１２ と配線路とのコンタク
ト部５１ ，５２が設けられる。
ＥＴを用いて、図４に示すように、それぞれのゲート電
極をＧ１，Ｇ２とし、それぞれのドレイン電極をＤ１，
Ｄ２とし、ソース電極をＳとするＦＥＴＱ１，Ｑ２から
なるソース電極結合形ＭＥＳＦＥＴをパターンレイアウ
トする場合には、例えば図５に示すように、ソース電極
２を共通とし、この共通のソース電極２とそれぞれのド
レイン電極３１ ，３２ とで挾むようにそれぞれのゲ
ート電極１１，１２ が配置形成され、動作層４の一方
の側にゲート電極１１ ，１２ と配線路とのコンタク
ト部５１ ，５２が設けられる。
【０００６】このように、図５に示すようなパターンレ
イアウトは、図３に示すように、ゲート電極１が１つで
構成されるパターンレイアウトを基本としている。
イアウトは、図３に示すように、ゲート電極１が１つで
構成されるパターンレイアウトを基本としている。
【０００７】これに対して、ＭＥＳＦＥＴの駆動能力を
高めるためにゲート幅の寸法を大きくする場合に、一般
的には図６に示すように、ゲート幅の比較的短いＭＥＳ
ＦＥＴを複数並列接続することによってゲート電極１を
分割する方法が採られている。
高めるためにゲート幅の寸法を大きくする場合に、一般
的には図６に示すように、ゲート幅の比較的短いＭＥＳ
ＦＥＴを複数並列接続することによってゲート電極１を
分割する方法が採られている。
【０００８】このような方法を用いて、図４に示すよう
なゲート幅の大きなソース電極結合形ＭＥＳＦＥＴをレ
イアウトしたパターンとしては、例えば図７あるいは図
８に示すようなものがある。
なゲート幅の大きなソース電極結合形ＭＥＳＦＥＴをレ
イアウトしたパターンとしては、例えば図７あるいは図
８に示すようなものがある。
【０００９】図７において、ソース電極結合形ＭＥＳＦ
ＥＴの一方のＭＥＳＦＥＴＱ１は、図中の破線の左側領
域に配置形成された３つのＭＥＳＦＥＴＱ１１，Ｑ１２
，Ｑ１３から構成され、他方のＭＥＳＦＥＴＴＱ２は、
図中の破線の右側領域に配置形成された３つのＭＥＳＦ
ＥＴＱ２１，Ｑ２２，Ｑ２３から構成されている。 すなわち、図７に示すレイアウトにあっては、ゲート電
極が３つに分割されたそれぞれのＭＥＳＦＥＴＱ１，Ｑ
２が、図中の破線を挾んで両側に分離されて配置形成さ
れることになる。
ＥＴの一方のＭＥＳＦＥＴＱ１は、図中の破線の左側領
域に配置形成された３つのＭＥＳＦＥＴＱ１１，Ｑ１２
，Ｑ１３から構成され、他方のＭＥＳＦＥＴＴＱ２は、
図中の破線の右側領域に配置形成された３つのＭＥＳＦ
ＥＴＱ２１，Ｑ２２，Ｑ２３から構成されている。 すなわち、図７に示すレイアウトにあっては、ゲート電
極が３つに分割されたそれぞれのＭＥＳＦＥＴＱ１，Ｑ
２が、図中の破線を挾んで両側に分離されて配置形成さ
れることになる。
【００１０】したがって、このようなレイアウトにおい
ては、対となるＭＥＳＦＥＴＱ１，Ｑ２間の距離が大き
くなるため、素子特性にバラツキが生じ易くなる。この
ため、差動動作を行うような回路等に適用した場合には
、オフセット等の両ＭＥＳＦＥＴのバラツキに起因する
不具合が生じ、回路特性に悪影響を与えることになる。
ては、対となるＭＥＳＦＥＴＱ１，Ｑ２間の距離が大き
くなるため、素子特性にバラツキが生じ易くなる。この
ため、差動動作を行うような回路等に適用した場合には
、オフセット等の両ＭＥＳＦＥＴのバラツキに起因する
不具合が生じ、回路特性に悪影響を与えることになる。
【００１１】一方、図８に示すレイアウトは、対となる
それぞれのＭＥＳＦＥＴＱ１，Ｑ２がそれぞれ並列接続
された３つのＭＥＳＦＥＴＱ１１，Ｑ１２，Ｑ１３，Ｑ
２１，Ｑ２２，Ｑ２３から構成されていることは図７に
示すパターンレイアウトと同様であるが、対となるＭＥ
ＳＦＥＴＱ１，Ｑ２を構成するＭＥＳＦＥＴＱ１１とＱ
２１，Ｑ１２とＱ２２及びＱ１３とＱ２３のそれぞれが
、ソース電極２を共通とし、またＭＥＳＦＥＴＱ２１と
Ｑ２２及びＭＥＳＦＥＴＱ１２とＱ１３のドレイン電極
３１ ，３２ を共通として隣接して形成されている。 したがって、このようなパターンレイアウトにあっては
、図７に示したものに比して素子特性のバラツキは抑制
できる。
それぞれのＭＥＳＦＥＴＱ１，Ｑ２がそれぞれ並列接続
された３つのＭＥＳＦＥＴＱ１１，Ｑ１２，Ｑ１３，Ｑ
２１，Ｑ２２，Ｑ２３から構成されていることは図７に
示すパターンレイアウトと同様であるが、対となるＭＥ
ＳＦＥＴＱ１，Ｑ２を構成するＭＥＳＦＥＴＱ１１とＱ
２１，Ｑ１２とＱ２２及びＱ１３とＱ２３のそれぞれが
、ソース電極２を共通とし、またＭＥＳＦＥＴＱ２１と
Ｑ２２及びＭＥＳＦＥＴＱ１２とＱ１３のドレイン電極
３１ ，３２ を共通として隣接して形成されている。 したがって、このようなパターンレイアウトにあっては
、図７に示したものに比して素子特性のバラツキは抑制
できる。
【００１２】しかしながら、ＭＥＳＦＥＴＱ１のゲート
電極１１１，１１２，１１３及びＭＥＳＦＥＴＱ２のゲ
ート電極１２１，１２２，１２３は、図７に示すように
隣接して配置形成されていないために、それぞれのゲー
ト電極１１１，１１２，１１３及びゲート電極１２１，
１２２，１２３を接続する配線路６に交差７が生じるこ
とになる。また、配線路６間の距離も短くなる。このた
め、交差による容量及び配線路６間の容量によりゲート
電極に付加される寄生容量が増大し、高速動作が損なわ
れることになる。また、このことは、ゲート電極の分割
数が多くなるにしたがって顕著なものとなる。
電極１１１，１１２，１１３及びＭＥＳＦＥＴＱ２のゲ
ート電極１２１，１２２，１２３は、図７に示すように
隣接して配置形成されていないために、それぞれのゲー
ト電極１１１，１１２，１１３及びゲート電極１２１，
１２２，１２３を接続する配線路６に交差７が生じるこ
とになる。また、配線路６間の距離も短くなる。このた
め、交差による容量及び配線路６間の容量によりゲート
電極に付加される寄生容量が増大し、高速動作が損なわ
れることになる。また、このことは、ゲート電極の分割
数が多くなるにしたがって顕著なものとなる。
【００１３】
【発明が解決しようとする課題】以上説明したように、
ゲート電極を分割したＭＥＳＦＥＴにより構成される１
対のソース電極結合形ＭＥＳＦＥＴにおける従来のパタ
ーンレイアウトにあっては、素子特性の同一化が困難で
あったり、ゲート電極に付加される寄生容量の増大とい
った不具合を招いていた。
ゲート電極を分割したＭＥＳＦＥＴにより構成される１
対のソース電極結合形ＭＥＳＦＥＴにおける従来のパタ
ーンレイアウトにあっては、素子特性の同一化が困難で
あったり、ゲート電極に付加される寄生容量の増大とい
った不具合を招いていた。
【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、寄生容量の低
減化ならびに素子特性の同一化を達成し得るソース電極
結合形の金属−半導体接合型電界効果トランジスタから
なる半導体装置を提供することにある。
たものであり、その目的とするところは、寄生容量の低
減化ならびに素子特性の同一化を達成し得るソース電極
結合形の金属−半導体接合型電界効果トランジスタから
なる半導体装置を提供することにある。
【００１５】［発明の構成］
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、ソース電極を共通とする１対の金属−
半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）に
おける一方のＭＥＳＦＥＴのゲート電極と配線路の接続
部と、他方のＭＥＳＦＥＴのゲート電極と配線路の接続
部とがＭＥＳＦＥＴの動作領域を挾んで配置形成されて
構成される。
に、この発明は、ソース電極を共通とする１対の金属−
半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）に
おける一方のＭＥＳＦＥＴのゲート電極と配線路の接続
部と、他方のＭＥＳＦＥＴのゲート電極と配線路の接続
部とがＭＥＳＦＥＴの動作領域を挾んで配置形成されて
構成される。
【００１７】
【作用】上記構成において、この発明は、それぞれのＭ
ＥＳＦＥＴを近接して配置形成するとともに、それぞれ
のゲート電極に接続される配線路を、ＭＥＳＦＥＴの動
作領域を挾んで一方の側と他方の側に配置形成するよう
にしている。
ＥＳＦＥＴを近接して配置形成するとともに、それぞれ
のゲート電極に接続される配線路を、ＭＥＳＦＥＴの動
作領域を挾んで一方の側と他方の側に配置形成するよう
にしている。
【００１８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１９】図１はこの発明の一実施例に係る半導体装
置のパターンレイアウトを示す平面図である。同図に示
す実施例は、ソース電極結合形ＭＥＳＦＥＴのパターン
レイアウトである。
置のパターンレイアウトを示す平面図である。同図に示
す実施例は、ソース電極結合形ＭＥＳＦＥＴのパターン
レイアウトである。
【００２０】図１において、１対のソース電極結合形Ｍ
ＥＳＦＥＴのうち、一方のＭＥＳＦＥＴＱ１はゲート電
極１１１ が共通のソース電極１２とドレイン電極１３
１ に挾まれて配置形成され、他方のＭＥＳＦＥＴＱ２
はゲート電極１１２ が共通のソース電極１２とドレイ
ン領域１３２ に挾まれて配置形成されている。
ＥＳＦＥＴのうち、一方のＭＥＳＦＥＴＱ１はゲート電
極１１１ が共通のソース電極１２とドレイン電極１３
１ に挾まれて配置形成され、他方のＭＥＳＦＥＴＱ２
はゲート電極１１２ が共通のソース電極１２とドレイ
ン領域１３２ に挾まれて配置形成されている。
【００２１】そして、この発明の特徴とするところの、
ゲート電極１１１ のコンタクト部１５１ がＭＥＳＦ
ＥＴＱ１，Ｑ２の動作層１４の一方の側に配置形成され
、ゲート電極１１２ のコンタクト部１５２ が動作層
の他方の側に配置形成されている。すなわち、両コンタ
クト部１５１ ，１５２ は、動作層１４を挾んで互い
に逆側に配置形成されている。
ゲート電極１１１ のコンタクト部１５１ がＭＥＳＦ
ＥＴＱ１，Ｑ２の動作層１４の一方の側に配置形成され
、ゲート電極１１２ のコンタクト部１５２ が動作層
の他方の側に配置形成されている。すなわち、両コンタ
クト部１５１ ，１５２ は、動作層１４を挾んで互い
に逆側に配置形成されている。
【００２２】したがって、ゲート電極１１１ はコンタ
クト部１５１ を介して動作層１４の一方の側に配線路
１６１ が接続形成され、ゲート電極１１２ はコンタ
クト部１５２ を介して動作層１４の他方の側に配線路
１６２ が接続形成される。
クト部１５１ を介して動作層１４の一方の側に配線路
１６１ が接続形成され、ゲート電極１１２ はコンタ
クト部１５２ を介して動作層１４の他方の側に配線路
１６２ が接続形成される。
【００２３】このようなレイアウトパターンにあっては
、対となるＭＥＳＦＥＴＱ１，Ｑ２が隣接して配置形成
されるとともに、それぞれのゲート電極１１１ ，１１
２ に接続される配線路１６１ ，１６２が離れて形成
されるため、両配線路が交差することは回避される。こ
れにより、両配線路の交差による寄生容量は防止され、
また両配線間の線間容量も小さく抑えることができる。 したがって、素子特性の同一化を図るとともに、ゲート
電極に付加される寄生容量を大幅に低減することが可能
となり、高速動作を達成することができるようになる。
、対となるＭＥＳＦＥＴＱ１，Ｑ２が隣接して配置形成
されるとともに、それぞれのゲート電極１１１ ，１１
２ に接続される配線路１６１ ，１６２が離れて形成
されるため、両配線路が交差することは回避される。こ
れにより、両配線路の交差による寄生容量は防止され、
また両配線間の線間容量も小さく抑えることができる。 したがって、素子特性の同一化を図るとともに、ゲート
電極に付加される寄生容量を大幅に低減することが可能
となり、高速動作を達成することができるようになる。
【００２４】次に、この発明の他の実施例を説明する。
【００２５】図２はこの発明の他の実施例を示す図であ
り、同図に示す実施例の特徴とするところは、１対のソ
ース電極結合形ＭＥＳＦＥＴのゲート電極がＭＥＳＦＥ
ＴＱ１１，Ｑ１２，Ｑ１３，Ｑ２１，Ｑ２２，Ｑ２３の
ゲート電極１１１１，１１１２，１１１３，１１２１，
１１２２，１１２３からなるパターンレイアウトに本発
明を適用したことにある。
り、同図に示す実施例の特徴とするところは、１対のソ
ース電極結合形ＭＥＳＦＥＴのゲート電極がＭＥＳＦＥ
ＴＱ１１，Ｑ１２，Ｑ１３，Ｑ２１，Ｑ２２，Ｑ２３の
ゲート電極１１１１，１１１２，１１１３，１１２１，
１１２２，１１２３からなるパターンレイアウトに本発
明を適用したことにある。
【００２６】すなわち、１対のＭＥＳＦＥＴＱ１，Ｑ２
のうち、ＭＥＳＦＥＴＱ１を構成するＭＥＳＦＥＴＱ１
１とＭＥＳＦＥＴＱ２を構成するＭＥＳＦＥＴＱ２１が
隣接して配置形成され、同様にＭＥＳＦＥＴＱ１２とＱ
２２，ＭＥＳＦＥＴＱ１３とＱ２３が隣接して配置形成
され、隣接する異なるＭＥＳＦＥＴＱ１，Ｑ２のソース
電極１２，１２，１２及び隣接する同一のＭＥＳＦＥＴ
Ｑ１，Ｑ２のドレイン電極１３１ ，１３２ を共通と
し、同一のＭＥＳＦＥＴＱ１，Ｑ２を構成するＭＥＳＦ
ＥＴＱ１１，Ｑ１２，Ｑ１３，Ｑ２１，Ｑ２２，Ｑ２３
のそれぞれ対応する電極が接続されて、ＭＥＳＦＥＴＱ
１１，Ｑ１２，Ｑ１３及びＭＥＳＦＥＴＱ２１，Ｑ２２
，Ｑ２３がそれぞれ並列接続されている。
のうち、ＭＥＳＦＥＴＱ１を構成するＭＥＳＦＥＴＱ１
１とＭＥＳＦＥＴＱ２を構成するＭＥＳＦＥＴＱ２１が
隣接して配置形成され、同様にＭＥＳＦＥＴＱ１２とＱ
２２，ＭＥＳＦＥＴＱ１３とＱ２３が隣接して配置形成
され、隣接する異なるＭＥＳＦＥＴＱ１，Ｑ２のソース
電極１２，１２，１２及び隣接する同一のＭＥＳＦＥＴ
Ｑ１，Ｑ２のドレイン電極１３１ ，１３２ を共通と
し、同一のＭＥＳＦＥＴＱ１，Ｑ２を構成するＭＥＳＦ
ＥＴＱ１１，Ｑ１２，Ｑ１３，Ｑ２１，Ｑ２２，Ｑ２３
のそれぞれ対応する電極が接続されて、ＭＥＳＦＥＴＱ
１１，Ｑ１２，Ｑ１３及びＭＥＳＦＥＴＱ２１，Ｑ２２
，Ｑ２３がそれぞれ並列接続されている。
【００２７】そして、ゲート電極１１１１，１１１２，
１１１３のコンタクト部１５１１，１５１２，１５１３
が動作層１４の一方の側に配置形成されて配線路１７１
と接続形成され、ゲート電極１１２１，１１２２，１
１２３のコンタクト部１５２１，１５２２，１５２３が
動作層１４の他方の側に配置形成されて配線路１７２
と接続形成される。
１１１３のコンタクト部１５１１，１５１２，１５１３
が動作層１４の一方の側に配置形成されて配線路１７１
と接続形成され、ゲート電極１１２１，１１２２，１
１２３のコンタクト部１５２１，１５２２，１５２３が
動作層１４の他方の側に配置形成されて配線路１７２
と接続形成される。
【００２８】したがって、このような実施例にあっても
、前述した実施例と同様の効果を得ることができる。
、前述した実施例と同様の効果を得ることができる。
【００２９】
【発明の効果】以上説明したように、この発明によれば
、１対のそれぞれのＭＥＳＦＥＴを近接配置し、かつそ
れぞれのゲート電極に接続される配線路をＭＥＳＦＥＴ
の動作領域を挾んで一方の側と他方の側に配置形成する
ようにしたので、寄生容量を低減するとともに素子特性
の同一化を達成することが可能となる。
、１対のそれぞれのＭＥＳＦＥＴを近接配置し、かつそ
れぞれのゲート電極に接続される配線路をＭＥＳＦＥＴ
の動作領域を挾んで一方の側と他方の側に配置形成する
ようにしたので、寄生容量を低減するとともに素子特性
の同一化を達成することが可能となる。
【図１】この発明の一実施例に係る半導体装置のパター
ンレイアウトを示す平面図である。
ンレイアウトを示す平面図である。
【図２】この発明の他の実施例に係る半導体装置のパタ
ーンレイアウトを示す平面図である。
ーンレイアウトを示す平面図である。
【図３】従来のＭＥＳＦＥＴのパターンレイアウトを示
す平面図である。
す平面図である。
【図４】従来におけるソース電極結合形の１対のＭＥＳ
ＦＥＴの接続構成を示す図である。
ＦＥＴの接続構成を示す図である。
【図５】従来におけるソース電極結合形のＭＥＳＦＥＴ
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
【図６】従来におけるＭＥＳＦＥＴのパターンレイアウ
トを示す平面図である。
トを示す平面図である。
【図７】従来におけるソース電極結合形のＭＥＳＦＥＴ
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
【図８】従来におけるソース電極結合形のＭＥＳＦＥＴ
のパターンレイアウトを示す平面図である。
のパターンレイアウトを示す平面図である。
１，１１ ，１２ ，１１１，１１２，１１３，１２１
，１２２，１２３，１１１１，１１１２，１１１３，１
１２１，１１２２，１１２３ ゲート電極 ２，２１ ，２２ ，２３ ，１２１ ，１２２ ，１
２３ ソース電極 ３，３１ ，３２ ，３３ ，１３１ ，１３２
ドレイン電極４，１４ 動作層 ５，１５１ ，１５２ ，１５１１，１５１２，１５１
３，１５２１，１５２２，１５２３ コンタクト部６
，１６１ ，１６２ ，１７１ ，１７２ 配線路
Ｑ１，Ｑ２ ＭＥＳＦＥＴ
，１２２，１２３，１１１１，１１１２，１１１３，１
１２１，１１２２，１１２３ ゲート電極 ２，２１ ，２２ ，２３ ，１２１ ，１２２ ，１
２３ ソース電極 ３，３１ ，３２ ，３３ ，１３１ ，１３２
ドレイン電極４，１４ 動作層 ５，１５１ ，１５２ ，１５１１，１５１２，１５１
３，１５２１，１５２２，１５２３ コンタクト部６
，１６１ ，１６２ ，１７１ ，１７２ 配線路
Ｑ１，Ｑ２ ＭＥＳＦＥＴ
Claims (2)
- 【請求項１】 ソース電極を共通とする１対の金属−
半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）に
おける一方のＭＥＳＦＥＴのゲート電極と配線路の接続
部と、他方のＭＥＳＦＥＴのゲート電極と配線路の接続
部とがＭＥＳＦＥＴの動作領域を挾んで配置形成されて
なることを特徴とする半導体装置。 - 【請求項２】 前記一対のＭＥＳＦＥＴは、それぞれ
のＭＥＳＦＥＴのゲート電極が複数からなり、一方のＭ
ＥＳＦＥＴのドレイン電極と他方のＭＥＳＦＥＴのドレ
イン電極とが共通のソース電極を介して交互に連続して
配置形成されてなることを特徴とする請求項１記載の半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063474A JPH04298052A (ja) | 1991-03-27 | 1991-03-27 | 半導体装置 |
| EP19920103257 EP0507077A3 (en) | 1991-03-27 | 1992-02-26 | Semiconductor integrated circuit with a plurality of gate electrodes |
| KR1019920004902A KR920018932A (ko) | 1991-03-27 | 1992-03-26 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063474A JPH04298052A (ja) | 1991-03-27 | 1991-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298052A true JPH04298052A (ja) | 1992-10-21 |
Family
ID=13230269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3063474A Pending JPH04298052A (ja) | 1991-03-27 | 1991-03-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0507077A3 (ja) |
| JP (1) | JPH04298052A (ja) |
| KR (1) | KR920018932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273918A (ja) * | 2006-03-31 | 2007-10-18 | Eudyna Devices Inc | 半導体装置およびその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2160669B1 (de) * | 2007-06-18 | 2019-12-04 | AZUR SPACE Solar Power GmbH | Stromspiegel mit selbstleitendem transistor |
| KR101299799B1 (ko) | 2011-10-24 | 2013-08-23 | 숭실대학교산학협력단 | 멀티 게이트 트랜지스터 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088264B2 (ja) * | 1988-06-30 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
-
1991
- 1991-03-27 JP JP3063474A patent/JPH04298052A/ja active Pending
-
1992
- 1992-02-26 EP EP19920103257 patent/EP0507077A3/en not_active Withdrawn
- 1992-03-26 KR KR1019920004902A patent/KR920018932A/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273918A (ja) * | 2006-03-31 | 2007-10-18 | Eudyna Devices Inc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0507077A3 (en) | 1992-12-09 |
| EP0507077A2 (en) | 1992-10-07 |
| KR920018932A (ko) | 1992-10-22 |
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