KR100255060B1 - 반도체 장치 - Google Patents

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KR100255060B1
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도모아끼 기무라
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치는 사각 펠렛, 게이트 전극 패드, 드레인 전극 패드, 한 쌍의 소오스 전극 패드, 및 소오스 전극 패스를 포함한다. 펠렛은 제 1 및 제 2 대각선을 갖는다. 게이트 전극 패드는 펠렛 상의 제 1 대각선 상에 배치된 두 개의 코너 중 하나에 배열된다. 상기 드래인 전극 패드는 펠렛 상의 제 1 대각선 상에 배치된 두 개의 코너 중 다른 하나 상에 배열된다. 상기 소오스 전극 패드의 쌍은 펠렛 상의 제 2 대각선 상에 배치된 두 개의 코너 상에 배열된다. 소오스 전극 패스는 소오스 전극 패드를 상호 접속시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 좀 더 자세하게는 마이크로파 트랜지스터에 관한 것이다.
도 4 에 도시된 것과 같은 패턴을 갖는 저잡음 트랜지스터는 C 내지 Ku 대역 내의 마이크로파를 위한 저잡음 증폭 소자로서 통상적으로 넓게 사용된다. 상기 패턴은 게이트 핑거 (12a), 게이트 전극 패드 (12), 소오스 전극 패드 (14), 드래인 전극 패드 (13) 를 갖는다. 상기 게이트 핑거 (12a) 는 펠렛 (11) 상에 직선으로 배열되어 있다. 게이트 전극 패드 (12) 는 게이트 핑거 (12a) 를 따르는 중간부로부터 한측으로 인출되어 있다. 상기 소오스 전극 패드 (14) 는 게이트 전극 패드 (12)를 둘러싼다. 드래인 전극 패드 (13) 는 게이트 핑거 (12a) 를 통하여 소오스 전극 패드 (14) 의 다른 측 상에 배열된다. 상기 패턴은 π형 패턴으로 불린다. 본딩와이어 (16) 는 본딩볼 (17) 을 통하여 각각의 전극 패드 (12, 13, 14) 에 접속된다.
π형 패턴과는 대조적으로, 공중배선을 사용함으로서 패턴을 형성하는 저잡음 트랜지스터가 최근에 개발되었다. 도 5 에 도시되어 있는 것처럼, 상기 패턴은 게이트 전극 패드 (22), 4 개의 게이트 핑거 (22a), H 형 소오스 전극 패드 (24) 및 소오스 전극 패스 (24b), 소오스 핑거 (24a), 드래인 전극 패드 (23), 두 개의 드래인 핑거 (23a) 및 공중배선 (25)을 갖는다. 게이트 전극 패드 (22) 는 펠렛 (21) 상에 배열된다. 4 개의 게이트 핑거 (22a) 는 상호 평행하게 된 게이트 전극 패드 (22) 로부터 인출된다. 소오스 전극 패드 (24) 와 소오스 전극 패스 (24b) 는 게이트 전극 패드 (22) 와 게이트 핑거 (22a) 를 사이에 끼도록 배열된다. 소오스 핑거 (24a) 는 소오스 전극 패스 (24b) 로부터 인출되며 두 개의 중앙 게이트 핑거 (22a) 사이에 삽입된 영역 내에서 배열된다. 드래인 전극 패드 (23) 는 소오스 전극 패스 (24b) 를 통하여 게이트 전극 패드 (22) 의 다른 측에 배열된다. 두 개의 드래인 핑거 (23a) 는 게이트 핑거 (22a) 사이에 낀 두 개의 나머지 영역에서 배열된다. 상기 공중배선 (25) 은 드래인 핑거 (23a) 를 소오스 전극 패스 (24b) 를 가로질러서 놓여지도록 접속한다. 상기 패턴은 H 형 패턴으로 불린다. 본딩 와이어 (26) 는 본딩볼 (27) 을 통하여 각각의 전극 패드 (22, 23, 24) 에 접속된다.
도 4 에 도시된 π형 패턴에서, 상기 게이트 전극 패드 (12) 는 소오스 전극 패드 (14) 에 의해서 둘러싸여있다. 도 5 에 도시된 H 형 패턴에서, 게이트 전극 패드 (22) 와 드래인 전극 패드 (23) 양자는 소오스 전극 패드 (24) 에 의해서 사이에 끼게된다. 그러므로, 게이트 전극 패드 (12) 혹은 게이트 전극 패드 (22) 의 영역과 드래인 전극 패드 (23) 의 영역은 소오스 전극 패드 (14, 24) 에 의해서 제한된다. 좀 더 상세하게는, 제한된 크기를 갖는 펠렛 (11, 21) 내에서, 큰 크기를 갖는 드래인 전극 패드 (23) 와 게이트 전극 패드 (12, 22) 를 형성하는 것이 불가능하며, 결함이 본딩내의 비정열에 의해서 발생되는 경향을 갖는다.
본 발명의 목적은 본딩의 비정열에 의해서 발생된 결함을 방지하는 반도체 장치를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 저잡음 마이크로파 트랜지스터 반도체 장치의 소자 패턴을 보여주는 도면;
도 2 는 본 발명의 제 2 실시예에 따른 저잡음 마이크로파 트랜지스터 반도체 장치의 소자 패턴을 보여주는 도면; 및
도 3 은 본 발명의 제 3 실시예에 따른 저잡음 마이크로파 트랜지스터 반도체 장치의 소자 패턴을 보여주는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
11, 21, 101 : 펠렛 12, 22, 102 : 게이트 전극 패드
14, 24, 104 : 소오스 전극 패드 13, 23, 103 : 드래인 전극 패드
24b, 104b : 소오스 전극 패스
상술된 목적을 위하여, 본 발명에 따라서, 제 1 및 제 2 대각선을 갖는 사각 펠렛과, 펠렛 상의 제 1 대각선 상에 배치된 두 개의 코너 중 하나 상에 배열된 게이트 전극 패드와, 펠렛 상의 제 1 대각선 상에 배치된 두 개의 코너 중 다른 것에 배열된 드래인 전극 패드와, 펠렛 상의 제 2 대각선 상에 배치된 두 개의 코너에 배열된 한 쌍의 소오스 전극과, 소오스 전극 패드를 상호 접속하기 위한 소오스 전극 패스를 구비하는 반도체 장치를 제공한다.
본 발명은 동봉된 도면을 참조하여 아래에서 상세하게 설명될 것이다.
(제 1 실시예)
도 1 은 본 발명의 제 1 실시예에 따른 저잡음 마이크로파 트랜지스터의 소자 패턴을 보여준다. 도 1 에 대하여, 이 실시예의 소자 패턴은 게이트 전극 패드 (102) 와, 드래인 전극 패드 (103) 와, 두 개의 소오스 전극 패드 (104) 를 갖는다. 게이트 전극 패드 (102) 는 하나의 대각선 상에 배치된 사각 펠렛 (101) 상의 4 개의 코너 중에 하나에 배열된다. 드래인 전극 패드 (103) 는 상기 대각선 상에 배치된 코너의 다른 곳에 배열된다. 소오스 전극 패드 (104) 는 펠렛 (101) 상의 나머지 대각선 상에 배치된 두 개의 코너 상에 배열된다.
4 개의 빗 모양의 게이트 핑거 (102a) 는 게이트 전극 패드 (102) 에서 펠렛 (101) 의 중앙부로 인출된다. 드래인 전극 패드 (103) 로부터 나온 두 개의 드래인 핑거 (103a) 는 두 개의 단부측 게이트 핑거 (102a) 에 의해서 사이에 낀 두 영역에 배열된다.
두 개의 소오스 전극 패드 (104) 는 드래인 전극 패드 (103) 로부터 인출된 드래인 핑거 (103a) 의 끝단과 게이트 전극 패드 (102) 사이에 배열된 소오스 전극 패스 (104b) 를 통하여 상호 접속된다. 소오스 전극 패스 (104b) 는 공중배선 (105) 을 통하여 그들을 가로질러 놓이도록 게이트 핑거 (102a) 위로 연장된다. 소오스 전극 패스 (104b) 로부터 인출된 소오스 핑거 (104a) 는 두 개의 중앙 게이트 핑거 (102a) 에 의해서 사이에 낀 영역 내에 배열된다.
본딩와이어 (106) 는 본딩볼 (107) 을 통하여 드래인 전극 패드 (103) 와 게이트 전극 패드 (102) 에 각각 결합된다. 두 개의 본딩와이어 (106) 는 본딩볼 (107) 을 통하여 두 개의 전극 패드 (104) 각각에 결합되어서, 총 4 개의 본딩와이어 (106) 를 발생한다. 소오스 그라운드 임피던스를 감소시켜서 고주파수를 극복하기 위하여, 많은 본딩와이어 (106) 는 이러한 방법으로 소오스 전극 패드 (104) 에 결합된다.
상술된 패턴 배열에 따라서, 전극 패드 즉, 본딩 패드 (102, 103 및 104) 는 펠렛 (101) 의 4 개의 코너 상에 배열되며, 각각의 본딩 패드 (102, 103, 104) 의 영역은 한계 크기를 갖는 펠렛을 가능한한 크게 유지할 수 있다. 예를 들어, 펠렛 (101) 은 350 ㎛2의 영역을 가지며, 본딩 패드 (102, 103, 104) 의 총 영역은 100 ㎛2일 수 있다.
만일 본딩 패드 (102, 103 및 104) 의 영역을 증가시킬 수 있다면, 본딩에서의 비정열의 허용 범위는 확대되며, 각각의 결함 본딩율은 감소될 수 있다. 예를 들어, 결함 본딩율은 0.5 % 에서 0.01 % 이하로 감소될 수 있다.
본딩 인덱스 속도가 증가될 때. 본딩의 비정열이 증가된다. 본 발명에 따라서, 본딩에서의 비정열의 허용 범위가 확장되기 때문에, 본딩 인덱스 속도는 종래의 경우에서 보다 증가될 수 있다. 그러므로, 생산성은 약 10 % 만큼 개선될 수 있다.
상기 실시예에서, 소오스 전극 패스 (104b) 는 공중배선에 의해서 형성된다. 그러나, 게이트 핑거 (102a) 는 공중배선에 의해서 형성될 수도 있다. 공중배선 (105) 대신에, 크로스 배선이 절연막을 통하여 하부 배선 상에 형성된 상부 배선을 사용할 수도 있다.
(제 2 실시예)
도 2 는 본 발명의 제 2 실시예에 따른 저잡음 마이크로파 트랜지스터의 소자 패턴을 보여준다. 도 2 에 따라서, 게이트 전극 패드 (102), 드래인 전극 패드 (103), 소오스 전극 패드 (104) 가 도 1 과 비슷한 패턴 배열을 형성하며, 그 러므로, 상세한 설명은 생략될 것이다.
6 개의 빗 모양의 게이트 핑거 (102a) 는 게이트 전극 패드 (102) 에서 펠렛 (101) 의 중앙부로 인출된다. 드래인 전극 패드 (103) 로부터 인출된 3 개의 드래인 핑거 (103a) 는 두 개의 중앙 게이트 핑거 (102a) 와 두 개의 측 게이트 핑거 (102a) 에 의해서 사이에 낀 3 개의 영역으로 배열된다. 두 개의 소오스 전극 패드 (104) 는 드래인 전극 패드 (103) 와 게이트 전극 패드 (102) 로부터 인출된 게이트 핑거 (102a) 의 끝단의 사이에 배열된 소오스 전극 패스 (104b) 를 통하여 상호 접속된다. 드래인 핑거 (103a) 는 공중배선 (105) 을 통하여 그것을 가로질러 놓여지도록 소오스 전극 패스 (104b) 상에 연장된다.
소오스 전극 패스 (104b) 로부터 나온 두 개의 소오스 핑거 (104a) 는 게이트 핑거 (102a) 에 의해서 사이에 낀 두 개의 나머지 영역 상에 배열된다. 두 개의 본딩 와이어 (106) 는 본딩볼 (107) 을 통하여 드래인 전극 패드 (103) 와 게이트 전극 패드 (102) 의 각각에 결합된다. 또 다른 두 개의 본딩 와이어 (106) 는 본딩볼 (107) 을 통하여 두 개의 소오스 전극 패드 (104) 의 각각에 결합되어서, 총 4 개의 본딩 와이어 (106) 를 발생한다.
상기 실시예에서, 드래인 핑거 (103a) 는 공중배선에 의해서 형성된다. 그러나, 소오스 전극 패스 (104b) 는 공중배선에 의해서 형성될 수도 있다. 공중배선 (105) 대신에, 절연막을 통하여 상부 배선이 하부 배선 상에 형성되는 크로스 배선을 사용할 수도 있다.
(제 3 실시예)
도 3 은 본 발명의 제 3 실시예에 따른 저잡음 마이크로파 트랜지스터의 소자 패턴을 보여준다. 동일한 참조번호는 도 1 에서와 동일한 부분 혹은 같은 곳을 설명하도록 사용되었으며, 상세한 설명은 생략되었다. 상기 실시예에서, 도 3 에 도시된 것처럼, 게이트 핑거 (102a) 의 갭과 본딩 와이어 (106) 와 본딩볼 (107) 의 크기는 변화되지 않으나, 다른 부분은 작아지게 되어서, 펠렛 (101) 의 영역은 약 반으로 감소된다. 도 1 과 도 2 를 비교할 때, 두 개의 소오스 전극 패드 (104) 의 부분은 도 3 에서는 게이트 전극 패드 (102) 와 드래인 전극 패드 (103) 의 부분으로 대치된다.
이러한 방법으로, 게이트 전극 패드 (102) 와 드래인 전극 패드 (103) 는 하나의 대각선 상에 배치된 두 개의 코너 상에 각각 배열되며 두 개의 소오스 전극 패드 (104) 는 다른 대각선 상에 배치된 두 개의 코너 상에 각각 배열되는 것이 충분하게 된다. 이러한 배열로, 게이트 전극 패드 (102) 와 드래인 전극 패드 (103) 는 동일한 크기를 갖는 소오스 전극 패드 (104) 의 영역에 대하여 종래 경우에서 보다 넓은 영역을 가질 수 있다. 다시 말하면, 종래의 펠렛 (101) 보다 더 작은 펠렛 (101) 이 동일한 영역을 갖는 드래인 전극 패드 (103) 와 게이트 전극 패드 (102)를 형성하기에 충분하며 펠렛 (101) 의 소형화를 실현할 수 있다.
상술된 것처럼, 본 발명에 따르면, 게이트 전극 패드와 드래인 전극 패드의 영역은 게이트, 소오스 및 드래인 전극 패드를 펠렛의 4 코너에 배열함으로써 종래의 경우에서 보다 크게 만들 수 있다. 본딩의 비정열의 허용 범위는 따라서 증가되어서, 결함 본딩율을 감소시키고, 생산성을 개선한다. 또한, 펠렛의 크기는 종래의 펠렛보다 작게 만들 수 있다.

Claims (9)

  1. 제 1 및 제 2 대각선을 갖는 사각 펠렛 (101) 과,
    상기 펠렛 상의 제 1 대각선 상에 배치된 두 코너 중 하나에 배열된 게이트 전극 패드 (102) 와,
    상기 펠렛 상의 제 1 대각선 상에 배치된 두 코너 중 다른 곳에 배열된 드래인 전극 패드 (103) 와,
    상기 펠렛 상의 제 2 대각선에 배치된 두 코너 상에 배열된 한 쌍의 소오스 전극 패드 (104) 와,
    상기 소오스 전극 패드를 상호 접속하는 소오스 전극 패스 (104b) 를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 펠렛의 중앙부에 배열되고 상기 게이트 전극 패드로부터 인출된 빗 모양의 다수의 게이트 핑거 (102a) 와,
    상기 게이트 핑거에 의해서 사이에 낀 다수의 영역 내에서 하나 걸러 하나의 영역에 배열되며 상기 드래인 전극 패드로부터 인출된 드래인 핑거 (103a) 와,
    상기 게이트 핑거에 의해서 사이에 낀 상기 다수의 영역 내의 나머지 영역에 배열되며 상기 소오스 전극 패스로부터 나온 소오스 핑거 (104a) 를 또한 구비하며,
    상기 게이트 핑거, 상기 드래인 핑거 및 상기 소오스 핑거가 상기 소오스 전극 패스로부터 전기적으로 절연되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 소오스 전극 패스는, 상기 드래인 전극 패드로부터 인출된 상기 드래인 핑거의 끝단 및 상기 게이트 전극 패드 사이에 배열되어, 상기 게이트 핑거를 가로지르도록 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 소오스 전극 패스와 상기 게이트 핑거의 크로스 부분에서, 상기 소오스 전극 패스와 상기 게이트 핑거 중 하나가 공중 배선(aerially wired) 되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서, 상기 소오스 전극 패스와 상기 드래인 핑거의 크로스 부분에서, 상기 소오스 전극 패스와 상기 게이트 핑거가 절연막을 통하여 크로스 배선 되는 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서, 상기 소오스 전극 패스는, 상기 게이트 전극 패드로부터 인출된 상기 게이트 핑거의 끝단 및 상기 드래인 전극 패드 사이에 배열되어, 상기 드래인 핑거를 가로지르도록 되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 소오스 전극 패스와 상기 드래인 핑거의 크로스 부분에서, 상기 소오스 전극 패스와 상기 게이트 핑거 중 하나가 공기중으로 배선되는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 소오스 전극 패스와 상기 드래인 핑거의 크로스 부분에서, 상기 소오스 전극 패스와 상기 게이트 핑거가 절연막을 통하여 크로스 배선되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 소정의 형태를 갖는 본딩볼 (107) 을 통하여 상기 게이트, 드래인 및 소오스 전극으로부터 인출된 다수의 본딩 와이어 (106) 를 또한 구비하는 것을 특징으로 하는 반도체 장치.
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