JPH11195973A - 半導体装置及びそれを用いた双方向光ｍｏｓリレー - Google Patents
半導体装置及びそれを用いた双方向光ｍｏｓリレーInfo
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Abstract
(57)【要約】
【課題】 ＶＤＭＯＳと受光素子との配線長さを短くし
て、パッケージの薄型化と品質面の安定化を図り得る縦
型ＭＯＳＦＥＴ及びそれを用いた双方向光ＭＯＳリレー
を提供する。 【解決手段】 発光側の中央の端子２２にダイスボンデ
ィングされ、電源に接続される発光素子１４と、受光側
の中央の端子２５にダイスボンディングされ、前記発光
素子１４と対向する受光素子１５と、受光側の中央の端
子２５の片側に配置される端子２６上にダイスボンディ
ングされ、第１のコーナーにソース１１Ａを、第２のコ
ーナーにゲート１２を、第３のコーナーにソース１１Ｂ
を順次配置する第１の縦型ＭＯＳＦＥＴ１０Ａと、前記
受光側の中央の端子のもう一方の片側に配置される端子
２４上に前記第１の縦型ＭＯＳＦＥＴ１０Ａと９０度回
転させダイスボンディングされる第２の縦型ＭＯＳＦＥ
Ｔ１０Ｂとを備え、前記受光素子１５と第１の縦型ＭＯ
ＳＦＥＴ１０Ａのゲート１２と、前記受光素子１５と第
２の縦型ＭＯＳＦＥＴ１０Ｂのゲート１２との距離を短
縮してワイヤ配線する。
て、パッケージの薄型化と品質面の安定化を図り得る縦
型ＭＯＳＦＥＴ及びそれを用いた双方向光ＭＯＳリレー
を提供する。 【解決手段】 発光側の中央の端子２２にダイスボンデ
ィングされ、電源に接続される発光素子１４と、受光側
の中央の端子２５にダイスボンディングされ、前記発光
素子１４と対向する受光素子１５と、受光側の中央の端
子２５の片側に配置される端子２６上にダイスボンディ
ングされ、第１のコーナーにソース１１Ａを、第２のコ
ーナーにゲート１２を、第３のコーナーにソース１１Ｂ
を順次配置する第１の縦型ＭＯＳＦＥＴ１０Ａと、前記
受光側の中央の端子のもう一方の片側に配置される端子
２４上に前記第１の縦型ＭＯＳＦＥＴ１０Ａと９０度回
転させダイスボンディングされる第２の縦型ＭＯＳＦＥ
Ｔ１０Ｂとを備え、前記受光素子１５と第１の縦型ＭＯ
ＳＦＥＴ１０Ａのゲート１２と、前記受光素子１５と第
２の縦型ＭＯＳＦＥＴ１０Ｂのゲート１２との距離を短
縮してワイヤ配線する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
れを用いた双方向光ＭＯＳリレーの構造に係り、特に、
それに使用される縦型ＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ
Ｄｉｆｕｓｉｏｎ ＭＯＳＦＥＴ：以下、ＶＤＭＯＳ
という）のパッドパターンに関するものである。
れを用いた双方向光ＭＯＳリレーの構造に係り、特に、
それに使用される縦型ＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ
Ｄｉｆｕｓｉｏｎ ＭＯＳＦＥＴ：以下、ＶＤＭＯＳ
という）のパッドパターンに関するものである。
【０００２】
【従来の技術】従来のＶＤＭＯＳは、以下に示すような
構造のものであった。図８は従来の一般的なＶＤＭＯＳ
のパッドパターンを示す図、図９は１ＣＨの双方向光Ｍ
ＯＳリレーの配線図である。図８に示すように、ＶＤＭ
ＯＳ１は、半導体裏面のドレイン（図示なし）から表面
に電流が流れる。ソースパッド２及びゲードパッド３は
半導体表面に設けられ、電流の流れ、電位の均一性を考
慮し、チップの中央に対象になるよう配置されている。
このＶＤＭＯＳ（半導体装置）１、光起電力素子（受光
素子）５で、ＬＥＤ４を使用して、ＦＥＴ出力フォトカ
プラ（以下、双方向光ＭＯＳリレー）が構成され、図９
のような配線が施されていた。なお、図９において、６
Ａ，６Ｂ，６Ｃは発光側の端子、７Ａ，７Ｂ，７Ｃは受
光側の端子である。
構造のものであった。図８は従来の一般的なＶＤＭＯＳ
のパッドパターンを示す図、図９は１ＣＨの双方向光Ｍ
ＯＳリレーの配線図である。図８に示すように、ＶＤＭ
ＯＳ１は、半導体裏面のドレイン（図示なし）から表面
に電流が流れる。ソースパッド２及びゲードパッド３は
半導体表面に設けられ、電流の流れ、電位の均一性を考
慮し、チップの中央に対象になるよう配置されている。
このＶＤＭＯＳ（半導体装置）１、光起電力素子（受光
素子）５で、ＬＥＤ４を使用して、ＦＥＴ出力フォトカ
プラ（以下、双方向光ＭＯＳリレー）が構成され、図９
のような配線が施されていた。なお、図９において、６
Ａ，６Ｂ，６Ｃは発光側の端子、７Ａ，７Ｂ，７Ｃは受
光側の端子である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＶＤＭＯＳを用いた双方向光ＭＯＳリレーで
は、ＶＤＭＯＳと受光素子との配線長が長くなりエッヂ
ショートをさけるために、ループ高を高くしなければな
らなかった。これはパッケージの薄型化を困難にするば
かりでなく、品質面の安定化も低下させるという問題点
があった。
た従来のＶＤＭＯＳを用いた双方向光ＭＯＳリレーで
は、ＶＤＭＯＳと受光素子との配線長が長くなりエッヂ
ショートをさけるために、ループ高を高くしなければな
らなかった。これはパッケージの薄型化を困難にするば
かりでなく、品質面の安定化も低下させるという問題点
があった。
【０００４】本発明は、上記問題点を除去し、半導体装
置と受光素子との配線長さを短くして、パッケージの薄
型化と品質面の安定化を図り得る半導体装置及びそれを
用いた双方向光ＭＯＳリレーを提供することを目的とす
る。
置と受光素子との配線長さを短くして、パッケージの薄
型化と品質面の安定化を図り得る半導体装置及びそれを
用いた双方向光ＭＯＳリレーを提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置において、第１のコーナーにソース
を、第２のコーナーにゲートを、第３のコーナーにソー
スを、それぞれ配置するパッドパターンを設けるように
したものである。
成するために、 〔１〕半導体装置において、第１のコーナーにソース
を、第２のコーナーにゲートを、第３のコーナーにソー
スを、それぞれ配置するパッドパターンを設けるように
したものである。
【０００６】〔２〕半導体装置において、第１のコーナ
ーにゲートを、第２のコーナーにソースを、第３のコー
ナーにゲートを、それぞれ配置するパッドパターンを設
けるようにしたものである。 〔３〕双方向光ＭＯＳリレーにおいて、発光側の端子に
ダイスボンディングされ、電源に接続される発光素子
と、受光側の端子にダイスボンディングされ、前記発光
素子と対向する受光素子と、受光側の端子の片側に配置
される端子上にダイスボンディングされ、第１のコーナ
ーにソースを、第２のコーナーにゲートを、第３のコー
ナーにソースを、それぞれ配置するパッドパターンを具
備する第１の半導体装置と、前記受光側の端子のもう一
方の片側に配置される端子上に前記第１の半導体装置を
９０度回転させダイスボンディングされる第２の半導体
装置と、前記受光素子と第１の半導体装置のゲートとの
距離と、前記受光素子と第２の半導体装置のゲートとの
距離を短縮してワイヤ配線するようにしたものである。
ーにゲートを、第２のコーナーにソースを、第３のコー
ナーにゲートを、それぞれ配置するパッドパターンを設
けるようにしたものである。 〔３〕双方向光ＭＯＳリレーにおいて、発光側の端子に
ダイスボンディングされ、電源に接続される発光素子
と、受光側の端子にダイスボンディングされ、前記発光
素子と対向する受光素子と、受光側の端子の片側に配置
される端子上にダイスボンディングされ、第１のコーナ
ーにソースを、第２のコーナーにゲートを、第３のコー
ナーにソースを、それぞれ配置するパッドパターンを具
備する第１の半導体装置と、前記受光側の端子のもう一
方の片側に配置される端子上に前記第１の半導体装置を
９０度回転させダイスボンディングされる第２の半導体
装置と、前記受光素子と第１の半導体装置のゲートとの
距離と、前記受光素子と第２の半導体装置のゲートとの
距離を短縮してワイヤ配線するようにしたものである。
【０００７】〔４〕双方向光ＭＯＳリレーにおいて、発
光側の端子にダイスボンディングされ、電源に接続され
る発光素子と、受光側の端子にダイスボンディングさ
れ、前記発光素子と対向する受光素子と、受光側の端子
の片側に配置される端子上にダイスボンディングされ、
第１のコーナーにゲートを、第２のコーナーにソース
を、第３のコーナーにゲートを、それぞれ配置するパッ
ドパターンを具備する第１の半導体装置と、前記受光側
の端子のもう一方の片側に配置される端子上に前記第１
の半導体装置と９０度回転させダイスボンディングされ
る第２の半導体装置と、前記受光素子と第１の半導体装
置のゲートとの距離と、前記受光素子と第２の半導体装
置のゲートとの距離とを短縮してワイヤ配線するように
したものである。
光側の端子にダイスボンディングされ、電源に接続され
る発光素子と、受光側の端子にダイスボンディングさ
れ、前記発光素子と対向する受光素子と、受光側の端子
の片側に配置される端子上にダイスボンディングされ、
第１のコーナーにゲートを、第２のコーナーにソース
を、第３のコーナーにゲートを、それぞれ配置するパッ
ドパターンを具備する第１の半導体装置と、前記受光側
の端子のもう一方の片側に配置される端子上に前記第１
の半導体装置と９０度回転させダイスボンディングされ
る第２の半導体装置と、前記受光素子と第１の半導体装
置のゲートとの距離と、前記受光素子と第２の半導体装
置のゲートとの距離とを短縮してワイヤ配線するように
したものである。
【０００８】〔５〕上記〔３〕又は〔４〕記載の双方向
光ＭＯＳリレーにおいて、複数回路が配置されるように
したものである。
光ＭＯＳリレーにおいて、複数回路が配置されるように
したものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すＶ
ＤＭＯＳのパッドパターンを示す図、図２はそのＶＤＭ
ＯＳを用いた双方向光ＭＯＳリレーの部分断面図、図３
はその第１実施例のＶＤＭＯＳを用いた光ＭＯＳリレー
の配線図であり、図３（ａ）はその発光側の配線図、図
３（ｂ）はその受光側の配線図である。
て詳細に説明する。図１は本発明の第１実施例を示すＶ
ＤＭＯＳのパッドパターンを示す図、図２はそのＶＤＭ
ＯＳを用いた双方向光ＭＯＳリレーの部分断面図、図３
はその第１実施例のＶＤＭＯＳを用いた光ＭＯＳリレー
の配線図であり、図３（ａ）はその発光側の配線図、図
３（ｂ）はその受光側の配線図である。
【００１０】まず、図１に示すように、この実施例のＶ
ＤＭＯＳ１０のパターンは、３つのコーナーにソース
（パッド）１１Ａ、ゲート（パッド）１２、ソース（パ
ッド）１１Ｂという順で配置されている。このＶＤＭＯ
Ｓを使用した双方向光ＭＯＳリレーは、図２及び図３に
示すように、まず、受光側の２個のＶＤＭＯＳ１０Ａ，
１０Ｂのそれぞれの端子２６と２４に、光起電力素子
（受光素子）１５の端子２５にそれぞれダイスボンドす
る。２個のＶＤＭＯＳ１０Ａ，１０Ｂは同一ウエハのも
のを使用することにより、スイッチング時の方向性の相
違を無くするようにしている。
ＤＭＯＳ１０のパターンは、３つのコーナーにソース
（パッド）１１Ａ、ゲート（パッド）１２、ソース（パ
ッド）１１Ｂという順で配置されている。このＶＤＭＯ
Ｓを使用した双方向光ＭＯＳリレーは、図２及び図３に
示すように、まず、受光側の２個のＶＤＭＯＳ１０Ａ，
１０Ｂのそれぞれの端子２６と２４に、光起電力素子
（受光素子）１５の端子２５にそれぞれダイスボンドす
る。２個のＶＤＭＯＳ１０Ａ，１０Ｂは同一ウエハのも
のを使用することにより、スイッチング時の方向性の相
違を無くするようにしている。
【００１１】このＶＤＭＯＳ１０のパッドパターンを使
用した場合、端子２４側のＶＤＭＯＳ１０Ｂと端子２６
側のＶＤＭＯＳ１０Ａは、互いに、９０°回転させてダ
イスボンドされている。このように、９０°回転させて
ダイスボンドすることは、現状のダイスボンダーを使用
する限り決して難しい技術ではなく、ソフト面の設定で
容易に可能である。
用した場合、端子２４側のＶＤＭＯＳ１０Ｂと端子２６
側のＶＤＭＯＳ１０Ａは、互いに、９０°回転させてダ
イスボンドされている。このように、９０°回転させて
ダイスボンドすることは、現状のダイスボンダーを使用
する限り決して難しい技術ではなく、ソフト面の設定で
容易に可能である。
【００１２】次いで、発光側では、図３（ａ）に示すよ
うに、端子２２上に発光素子（ＬＥＤ）１４をダイスボ
ンドし、この発光素子１４は端子２１とワイヤ配線１６
によりワイヤボンディングされている。一方、受光側
は、図３（ｂ）に示すように、ゲートパッド１２、ソー
スパッド１１Ａ，１１Ｂ共にチップの端部に配置されて
いるため、光起電力素子１５への配線長も短く、エッヂ
ショートの危険性も低い。また、ループの高さも低く制
御されているため、薄型パッケージでも反応できる。
うに、端子２２上に発光素子（ＬＥＤ）１４をダイスボ
ンドし、この発光素子１４は端子２１とワイヤ配線１６
によりワイヤボンディングされている。一方、受光側
は、図３（ｂ）に示すように、ゲートパッド１２、ソー
スパッド１１Ａ，１１Ｂ共にチップの端部に配置されて
いるため、光起電力素子１５への配線長も短く、エッヂ
ショートの危険性も低い。また、ループの高さも低く制
御されているため、薄型パッケージでも反応できる。
【００１３】発光側も同様に、図３（ａ）に示すよう
に、ダイスボンド、ワイヤボンドが行われ、発光素子１
４と光起電力素子１５が対向するように配置する。発光
素子１４と光起電力素子１５の間には光を伝達するため
の透明樹脂１９が注入され、その後、エポキシ系の黒樹
脂２０で封止する。この光ＭＯＳリレーの動作について
説明する。
に、ダイスボンド、ワイヤボンドが行われ、発光素子１
４と光起電力素子１５が対向するように配置する。発光
素子１４と光起電力素子１５の間には光を伝達するため
の透明樹脂１９が注入され、その後、エポキシ系の黒樹
脂２０で封止する。この光ＭＯＳリレーの動作について
説明する。
【００１４】まず、端子２１，２２に入力の電流が印加
されると、発光素子１４が発光する。この光は透明樹脂
１９を通して光起電力素子１５に伝達される。この光起
電力素子１５は誘電体分離技術等を用いてフォトダイオ
ードが十数個直列接続されたもので、光が照射されるこ
とで電圧が発生する。この電圧はワイヤ配線１７，１８
を通して２個のＶＤＭＯＳ１０Ａ、１０Ｂのそれぞれの
ゲート１２に印加され、ＶＤＭＯＳ１０Ａ，１０Ｂはタ
ーンオンし、端子２４，２６間が導通状態となる。端子
２１，２２に入力の電流が無くなると、発光も無くな
り、光起電力素子１５の電圧発生も無くなる。ＶＤＭＯ
Ｓ１０に蓄積された電荷は、光起電力素子１５に内蔵し
た放電回路を通して放電され、ＶＤＭＯＳ１０はターン
オフし、端子２４，２６間は非導通状態となる。
されると、発光素子１４が発光する。この光は透明樹脂
１９を通して光起電力素子１５に伝達される。この光起
電力素子１５は誘電体分離技術等を用いてフォトダイオ
ードが十数個直列接続されたもので、光が照射されるこ
とで電圧が発生する。この電圧はワイヤ配線１７，１８
を通して２個のＶＤＭＯＳ１０Ａ、１０Ｂのそれぞれの
ゲート１２に印加され、ＶＤＭＯＳ１０Ａ，１０Ｂはタ
ーンオンし、端子２４，２６間が導通状態となる。端子
２１，２２に入力の電流が無くなると、発光も無くな
り、光起電力素子１５の電圧発生も無くなる。ＶＤＭＯ
Ｓ１０に蓄積された電荷は、光起電力素子１５に内蔵し
た放電回路を通して放電され、ＶＤＭＯＳ１０はターン
オフし、端子２４，２６間は非導通状態となる。
【００１５】このように第１実施例によれば、双方向光
ＭＯＳリレー用のＶＤＭＯＳ１０のパッドパターンを、
３つのコーナーにソース、ゲート、ソースという順で配
置することにより、ワイヤ長を短くすることができ、エ
ッヂショートの危険性も低下する。また、ワイヤループ
の高さも低く制御することが可能なため、パッケージの
薄型化が可能となる。
ＭＯＳリレー用のＶＤＭＯＳ１０のパッドパターンを、
３つのコーナーにソース、ゲート、ソースという順で配
置することにより、ワイヤ長を短くすることができ、エ
ッヂショートの危険性も低下する。また、ワイヤループ
の高さも低く制御することが可能なため、パッケージの
薄型化が可能となる。
【００１６】次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示すＶＤＭＯＳのパッ
ドパターンを示す図、図５は本発明の第２実施例を示す
ＶＤＭＯＳを用いた双方向光ＭＯＳリレーの配線図であ
り、図５（ａ）はその発光側の配線図、図５（ｂ）はそ
の受光側の配線図である。なお、第１実施例と同様の部
分については、同じ番号を付してそれらの説明は省略す
る。
る。図４は本発明の第２実施例を示すＶＤＭＯＳのパッ
ドパターンを示す図、図５は本発明の第２実施例を示す
ＶＤＭＯＳを用いた双方向光ＭＯＳリレーの配線図であ
り、図５（ａ）はその発光側の配線図、図５（ｂ）はそ
の受光側の配線図である。なお、第１実施例と同様の部
分については、同じ番号を付してそれらの説明は省略す
る。
【００１７】図４に示すように、この実施例のＶＤＭＯ
Ｓ３０のパターンは、３つのコーナーにゲート（パッ
ド）３１Ａ、ソース（パッド）３２、ゲート（パッド）
３１Ｂという順で配置されている。このＶＤＭＯＳ３０
を使用した光ＭＯＳリレーは、図５に示すように、第１
実施例と同様、端子２４側のＶＤＭＯＳ３０Ｂと、端子
２６側のＶＤＭＯＳ３０Ａは同一ウエハのものを使用す
る。このＶＤＭＯＳ３０のパッドパターンを使用した場
合、端子２４側のＶＤＭＯＳ３０Ｂと端子２６側のＶＤ
ＭＯＳ３０Ａは、互いに、９０°回転させてダイスボン
ドされている。その他の構成は、第１実施例と同様であ
る。
Ｓ３０のパターンは、３つのコーナーにゲート（パッ
ド）３１Ａ、ソース（パッド）３２、ゲート（パッド）
３１Ｂという順で配置されている。このＶＤＭＯＳ３０
を使用した光ＭＯＳリレーは、図５に示すように、第１
実施例と同様、端子２４側のＶＤＭＯＳ３０Ｂと、端子
２６側のＶＤＭＯＳ３０Ａは同一ウエハのものを使用す
る。このＶＤＭＯＳ３０のパッドパターンを使用した場
合、端子２４側のＶＤＭＯＳ３０Ｂと端子２６側のＶＤ
ＭＯＳ３０Ａは、互いに、９０°回転させてダイスボン
ドされている。その他の構成は、第１実施例と同様であ
る。
【００１８】また、その動作も第１実施例のものと同様
である。以上のように、双方向光ＭＯＳリレー用のＶＤ
ＭＯＳパッドパターンを図４に示すように３つのコーナ
ーにゲート３１Ａ、ソース３２、ゲート３１Ｂという順
で配置することにより、ワイヤ長を短くすることがで
き、エッヂショートの危険性が低下する。また、ワイヤ
ループの高さも低く制御することができる。
である。以上のように、双方向光ＭＯＳリレー用のＶＤ
ＭＯＳパッドパターンを図４に示すように３つのコーナ
ーにゲート３１Ａ、ソース３２、ゲート３１Ｂという順
で配置することにより、ワイヤ長を短くすることがで
き、エッヂショートの危険性が低下する。また、ワイヤ
ループの高さも低く制御することができる。
【００１９】次に、本発明の第３実施例について説明す
る。図６は本発明の第３実施例を示すＶＤＭＯＳのパッ
ドパターンを示す図、図７は本発明の第３実施例を示す
ＶＤＭＯＳを用いた双方向光ＭＯＳリレーの配線図であ
り、図７（ａ）はその発光側の配線図、図７（ｂ）はそ
の受光側の配線図である。
る。図６は本発明の第３実施例を示すＶＤＭＯＳのパッ
ドパターンを示す図、図７は本発明の第３実施例を示す
ＶＤＭＯＳを用いた双方向光ＭＯＳリレーの配線図であ
り、図７（ａ）はその発光側の配線図、図７（ｂ）はそ
の受光側の配線図である。
【００２０】第１及び第２実施例では、１回路入りの双
方向光ＭＯＳリレーについて説明したが、この実施例に
示すように、２回路入りの双方向光ＭＯＳリレーでも適
用可能である。図６に示すように、ＶＤＭＯＳ４０に
は、ソース（パッド）４１Ａ、ゲート（パッド）４２、
ソース（パッド）４１Ｂが配置されている。
方向光ＭＯＳリレーについて説明したが、この実施例に
示すように、２回路入りの双方向光ＭＯＳリレーでも適
用可能である。図６に示すように、ＶＤＭＯＳ４０に
は、ソース（パッド）４１Ａ、ゲート（パッド）４２、
ソース（パッド）４１Ｂが配置されている。
【００２１】そのＶＤＭＯＳ４０を使用した双方向光Ｍ
ＯＳリレーでは、発光側は、図７（ａ）に示すように、
端子５１と端子５２を配置し、端子５２に発光素子４４
を、端子５３と端子５４を配置し、端子５４に発光素子
４５を配置する。一方、受光側は、図７（ｂ）に示すよ
うに、端子５５〜５６にそれぞれ、ＶＤＭＯＳ４０Ａ，
４０Ｂを互いに９０度回転させて配置し、端子５７〜５
８にそれぞれ、ＶＤＭＯＳ４０Ｃ，４０Ｄを互いに９０
度回転させて配置する。これらのＶＤＭＯＳ４０Ａ，４
０Ｂを光起電力素子４６に、ＶＤＭＯＳ４０Ｃ、４０Ｄ
を、光起電力素子４７にそれぞれワイヤボンディングす
る。
ＯＳリレーでは、発光側は、図７（ａ）に示すように、
端子５１と端子５２を配置し、端子５２に発光素子４４
を、端子５３と端子５４を配置し、端子５４に発光素子
４５を配置する。一方、受光側は、図７（ｂ）に示すよ
うに、端子５５〜５６にそれぞれ、ＶＤＭＯＳ４０Ａ，
４０Ｂを互いに９０度回転させて配置し、端子５７〜５
８にそれぞれ、ＶＤＭＯＳ４０Ｃ，４０Ｄを互いに９０
度回転させて配置する。これらのＶＤＭＯＳ４０Ａ，４
０Ｂを光起電力素子４６に、ＶＤＭＯＳ４０Ｃ、４０Ｄ
を、光起電力素子４７にそれぞれワイヤボンディングす
る。
【００２２】そこで、発光素子４４を光起電力素子４６
に、発光素子４５を光起電力素子４７に、対向配置す
る。このように構成したので、第３実施例では、１回路
入りと同様に配線長を短くすることができる。第１実施
例及び第２実施例では、エンハンスメント型のＶＤＭＯ
Ｓを使用したノーマリーオープンタイプの双方向光ＭＯ
Ｓリレーを説明したが、デプレッション型のＶＤＭＯＳ
を使用したノーマリークローズタイプの双方向光ＭＯＳ
リレーでも適用可である。
に、発光素子４５を光起電力素子４７に、対向配置す
る。このように構成したので、第３実施例では、１回路
入りと同様に配線長を短くすることができる。第１実施
例及び第２実施例では、エンハンスメント型のＶＤＭＯ
Ｓを使用したノーマリーオープンタイプの双方向光ＭＯ
Ｓリレーを説明したが、デプレッション型のＶＤＭＯＳ
を使用したノーマリークローズタイプの双方向光ＭＯＳ
リレーでも適用可である。
【００２３】さらに、２回路入りで、ノーマリーオープ
ンタイプとノーマリークローズタイプを組み合わせたタ
イプも適用可能である。また、上記実施例においては、
ＶＤＭＯＳＦＥＴを例に挙げて説明したが、横型のＭＯ
ＳＦＥＴにも適用可能である。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づいて
種々の変形が可能であり、これらを本発明の範囲から排
除するものではない。
ンタイプとノーマリークローズタイプを組み合わせたタ
イプも適用可能である。また、上記実施例においては、
ＶＤＭＯＳＦＥＴを例に挙げて説明したが、横型のＭＯ
ＳＦＥＴにも適用可能である。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づいて
種々の変形が可能であり、これらを本発明の範囲から排
除するものではない。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）ゲート、ソースをコーナーに配置したパッドパタ
ーンを有する半導体装置を用いることにより、隣接して
配置される素子とのワイヤ配線長を短くし、特性の向上
を図ることができる。
よれば、次のような効果を奏することができる。 （Ａ）ゲート、ソースをコーナーに配置したパッドパタ
ーンを有する半導体装置を用いることにより、隣接して
配置される素子とのワイヤ配線長を短くし、特性の向上
を図ることができる。
【００２５】（Ｂ）半導体装置のパッドパターンを３つ
のコーナーにソース、ゲート、ソース又はゲート、ソー
ス、ゲートを配置することにより、双方向光ＭＯＳリレ
ーのワイヤ配線長を短くすることができ、エッヂショー
トの危険性も低下する。また、ワイヤループの高さも低
く制御することできるため、パッケージの薄型化が可能
となる。
のコーナーにソース、ゲート、ソース又はゲート、ソー
ス、ゲートを配置することにより、双方向光ＭＯＳリレ
ーのワイヤ配線長を短くすることができ、エッヂショー
トの危険性も低下する。また、ワイヤループの高さも低
く制御することできるため、パッケージの薄型化が可能
となる。
【図１】本発明の第１実施例を示すＶＤＭＯＳのパッド
パターンを示す図である。
パターンを示す図である。
【図２】本発明の第１実施例を示すＶＤＭＯＳを用いた
双方向光ＭＯＳリレーの部分断面図である。
双方向光ＭＯＳリレーの部分断面図である。
【図３】本発明の第１実施例を示すＶＤＭＯＳを用いた
双方向光ＭＯＳリレーの配線図である。
双方向光ＭＯＳリレーの配線図である。
【図４】本発明の第２実施例を示すＶＤＭＯＳのパッド
パターンを示す図である。
パターンを示す図である。
【図５】本発明の第２実施例を示すＶＤＭＯＳを用いた
双方向光ＭＯＳリレーの配線図である。
双方向光ＭＯＳリレーの配線図である。
【図６】本発明の第３実施例を示すＶＤＭＯＳのパッド
パターンを示す図である。
パターンを示す図である。
【図７】本発明の第３実施例を示すＶＤＭＯＳを用いた
双方向光ＭＯＳリレーの配線図である。
双方向光ＭＯＳリレーの配線図である。
【図８】従来の一般的なＶＤＭＯＳのパッドパターンを
示す図である。
示す図である。
【図９】従来の１ＣＨの双方向光ＭＯＳリレーの配線図
である。
である。
１０，１０Ａ，１０Ｂ，３０，３０Ａ，３０Ｂ，４０，
４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ ＶＤＭＯＳ １１Ａ，１１Ｂ，３２，４１Ａ，４１Ｂ ソース（パ
ッド） １２，３１Ａ，３１Ｂ，４２ ゲート（パッド） １４，４４，４５ 発光素子 １５，４６，４７ 光起電力素子（受光素子） １６，１７，１８ ワイヤ配線 ２１，２２，２４，２５，２６，５１，５２，５３，５
４，５５，５６，５７，５８ 端子 １９ 透明樹脂 ２０ エポキシ系の黒樹脂
４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ ＶＤＭＯＳ １１Ａ，１１Ｂ，３２，４１Ａ，４１Ｂ ソース（パ
ッド） １２，３１Ａ，３１Ｂ，４２ ゲート（パッド） １４，４４，４５ 発光素子 １５，４６，４７ 光起電力素子（受光素子） １６，１７，１８ ワイヤ配線 ２１，２２，２４，２５，２６，５１，５２，５３，５
４，５５，５６，５７，５８ 端子 １９ 透明樹脂 ２０ エポキシ系の黒樹脂
Claims (5)
- 【請求項１】 第１のコーナーにソースを、第２のコー
ナーにゲートを、第３のコーナーにソースを、それぞれ
配置するパッドパターンを具備することを特徴とする半
導体装置。 - 【請求項２】 第１のコーナーにゲートを、第２のコー
ナーにソースを、第３のコーナーにゲートを、それぞれ
配置するパッドパターンを具備することを特徴とする半
導体装置。 - 【請求項３】（ａ）発光側の端子にダイスボンディング
され、電源に接続される発光素子と、（ｂ）受光側の端
子にダイスボンディングされ、前記発光素子と対向する
受光素子と、（ｃ）受光側の端子の片側に配置される端
子上にダイスボンディングされ、第１のコーナーにソー
スを、第２のコーナーにゲートを、第３のコーナーにソ
ースを、それぞれ配置するパッドパターンを具備する第
１の半導体装置と、（ｄ）前記受光側の端子のもう一方
の片側に配置される端子上に前記第１の半導体装置を９
０度回転させダイスボンディングされる第２の半導体装
置と、（ｅ）前記受光素子と第１の半導体装置のゲート
との距離と、前記受光素子と第２の半導体装置のゲート
との距離を短縮してワイヤ配線することを特徴とする双
方向光ＭＯＳリレー。 - 【請求項４】（ａ）発光側の端子にダイスボンディング
され、電源に接続される発光素子と、（ｂ）受光側の端
子にダイスボンディングされ、前記発光素子と対向する
受光素子と、（ｃ）受光側の端子の片側に配置される端
子上にダイスボンディングされ、第１のコーナーにゲー
トを、第２のコーナーにソースを、第３のコーナーにゲ
ートを、それぞれ配置するパッドパターンを具備する第
１の半導体装置と、（ｄ）前記受光側の端子のもう一方
の片側に配置される端子上に前記第１の半導体装置と９
０度回転させダイスボンディングされる第２の半導体装
置と、（ｅ）前記受光素子と第１の半導体装置のゲート
との距離と、前記受光素子と第２の半導体装置のゲート
との距離とを短縮してワイヤ配線することを特徴とする
双方向光ＭＯＳリレー。 - 【請求項５】 請求項３又は４記載の双方向光ＭＯＳリ
レーにおいて、複数回路が配置されることを特徴とする
双方向光ＭＯＳリレー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP120298A JPH11195973A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置及びそれを用いた双方向光ｍｏｓリレー |
| US09/213,421 US6201263B1 (en) | 1998-01-07 | 1998-12-17 | Semiconductor device |
| EP98124773A EP0929107A1 (en) | 1998-01-07 | 1998-12-28 | Semiconductor photocoupler using MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP120298A JPH11195973A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置及びそれを用いた双方向光ｍｏｓリレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195973A true JPH11195973A (ja) | 1999-07-21 |
Family
ID=11494888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP120298A Withdrawn JPH11195973A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置及びそれを用いた双方向光ｍｏｓリレー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6201263B1 (ja) |
| EP (1) | EP0929107A1 (ja) |
| JP (1) | JPH11195973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396127B1 (en) | 1998-09-25 | 2002-05-28 | International Rectifier Corporation | Semiconductor package |
| US6493856B2 (en) | 2000-06-29 | 2002-12-10 | Kabushiki Kaisha Toshiba | Automatic circuit generation apparatus and method, and computer program product for executing the method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963140B2 (en) * | 2003-03-17 | 2005-11-08 | Analog Power Intellectual Properties | Transistor having multiple gate pads |
| JP2005294494A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 光半導体装置及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208015A (ja) * | 1988-02-15 | 1989-08-22 | Oki Electric Ind Co Ltd | 光結合形電界効果トランジスタスイッチ |
| JPH05304312A (ja) * | 1992-04-28 | 1993-11-16 | Matsushita Electric Works Ltd | 半導体リレー |
| JP3242476B2 (ja) | 1992-06-29 | 2001-12-25 | 沖電気工業株式会社 | 光半導体装置 |
| DE4444808B4 (de) * | 1993-12-17 | 2005-12-15 | Denso Corp., Kariya | Halbleitervorrichtung |
| JPH0879041A (ja) | 1994-08-31 | 1996-03-22 | Oki Electric Ind Co Ltd | 光半導体リレーとこれを用いたコントローラ、電力供給装置及び端末装置切換装置 |
| US5647034A (en) * | 1994-10-03 | 1997-07-08 | Matsushita Electric Works, Ltd. | Operation displaying semiconductor switch |
| JP2778587B2 (ja) * | 1996-07-04 | 1998-07-23 | 日本電気株式会社 | 半導体装置 |
| JPH10209487A (ja) * | 1997-01-23 | 1998-08-07 | Nec Corp | 固体リレーおよびその製造方法 |
-
1998
- 1998-01-07 JP JP120298A patent/JPH11195973A/ja not_active Withdrawn
- 1998-12-17 US US09/213,421 patent/US6201263B1/en not_active Expired - Fee Related
- 1998-12-28 EP EP98124773A patent/EP0929107A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396127B1 (en) | 1998-09-25 | 2002-05-28 | International Rectifier Corporation | Semiconductor package |
| US6493856B2 (en) | 2000-06-29 | 2002-12-10 | Kabushiki Kaisha Toshiba | Automatic circuit generation apparatus and method, and computer program product for executing the method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0929107A1 (en) | 1999-07-14 |
| US6201263B1 (en) | 2001-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |