JP3622460B2 - 半導体リレー - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光結合によるアイソレーションを用いた半導体リレーに関するものであり、特にフォトモスリレーに関する。
【０００２】
【従来の技術】
図２は、従来例に係るフォトモスリレーの回路図である。リレー入力端子９ａ，９ｂ間には、発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）３が接続られ、ＬＥＤ３には、フォトダイオードアレイ１１が光学的に結合されている。
【０００３】
フォトダイオードアレイ１１のアノードは、Ｎチャネル型のエンハンスメントモードの出力用のＭＯＳＦＥＴ７ａ，７ｂのゲートに接続され、カソードは、抵抗Ｒを介してＭＯＳＦＥＴ７ａ，７ｂのソースに接続されている。
【０００４】
また、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間には、Ｎチャネル型のデプレッションモードの駆動用のＭＯＳＦＥＴ１２のドレイン・ソース間が接続されている。この駆動用のＭＯＳＦＥＴ１２のゲートは、フォトダイオードアレイ１１のカソードに接続されている。
【０００５】
そして、リレー出力端子１３ａ，１３ｂには、ＭＯＳＦＥＴ７ａ，７ｂのドレインが各々接続され、ＭＯＳＦＥＴ７ａ，７ｂのソースは、リレー出力端子１３ｃに接続されている。
【０００６】
以下、従来のフォトモスリレーの動作について、図２に基づき説明する。リレー入力端子９ａ，９ｂ間に入力電流が流れると、ＬＥＤ３が光信号を発生する。この光信号を受けてフォトダイオードアレイ１１が電流を発生する。この電流は常時オン状態にある駆動用のＭＯＳＦＥＴ１２を介して抵抗Ｒに流れ、抵抗Ｒで発生する電圧が、駆動用のＭＯＳＦＥＴ１２のスレッショルド電圧を越えると、駆動用のＭＯＳＦＥＴ１２がオフ状態なる。これによって、フォトダイオードアレイ１１からの電流は、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間を充電し、その充電電圧が出力用のＭＯＳＦＥＴ７ａ，７ｂのスレッショルド電圧を越えると、出力用のＭＯＳＦＥＴ７ａ，７ｂがオン状態となり、リレー出力端子１３ａ〜１３ｃ間が導通する。その後、駆動用のＭＯＳＦＥＴ１２のドレイン・ソース間を介して僅かな電流が抵抗Ｒに流れ、抵抗Ｒに生じるバイアス電圧によって駆動用のＭＯＳＦＥＴ１２が高インピーダンスに保持されるようになっている。
【０００７】
次に、リレー入力端子９ａ，９ｂ間の電流が遮断されて、ＬＥＤ３から光信号がなくなると、フォトダイオードアレイ１１からの電流がなくなる。このため、駆動用のＭＯＳＦＥＴ１２のゲート・ソース間電圧が下がり、駆動用のＭＯＳＦＥＴ１２がオン状態となって、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間に蓄積されていた電荷が駆動用のＭＯＳＦＥＴ１２を通って急速に放電される。これによって、出力用のＭＯＳＦＥＴ７ａ，７ｂはオフ状態となり、リレー出力端子１３ａ〜１３ｃ間が遮断される。
【０００８】
上述の回路では、出力用のＭＯＳＦＥＴ７ａ，７ｂがオンされている定常状態においては、駆動用のＭＯＳＦＥＴ１２を介して流れる電流が小さくても、抵抗Ｒの値を上げることにより駆動用のＭＯＳＦＥＴ１２をオフ状態に保持するのに十分なバイアス電圧を得ることができる。
【０００９】
図３は、従来例に係るフォトモスリレーの全体構成を示す概略断面図である。リードフレーム１４ａ上にＭＯＳＦＥＴ７ａ，７ｂと光起電力素子５とがＡｇペースト等でダイボンディングされ、ワイヤボンディングされている。ここで、光起電力素子５とは、図３における、フォトダイオードアレイ１１，駆動用のＭＯＳＦＥＴ１２及び抵抗Ｒが１チップ化された素子のことである。
【００１０】
一方、リードフレーム１４ｂ上には、ＬＥＤ３がＡｇペースト等でダイボンディングされ、ワイヤボンディングされて、リードフレーム１４ａ，１４ｂをＬＥＤ３と光起電力素子５とが対向するように配置されている。
【００１１】
そして、ＬＥＤ３と光起電力素子５間には、光を透過する透光性樹脂８が充填され、全体を遮光性樹脂から成るパッケージ１５によりモールドされている。この時、パッケージ１５からは、リードフレーム１４ａ，１４ｂの一端が突出する構成となっている。
【００１２】
ここで、ＭＯＳＦＥＴ７ａ，７ｂを２チップ実装すると、直流／交流用として両方使えるが、１チップにすると、ＭＯＳＦＥＴのダイオード特性により直流用のみの使用となる。
【００１３】
【発明が解決しようとする課題】
ところが、上述のような構成の半導体リレーにおいては、リードフレーム上に各チップをダイボンディングし、ワイヤボンディングして、ＬＥＤと光起電力素子とを対向配置させるため、薄型化、小型化の実現が難しいという問題があった。
【００１４】
また、全体をパッケージ１５によりモールドする際、モールドする樹脂の流れによりリードフレーム１４ａ，１４ｂが曲がることがあり、ＬＥＤ３と光起電力素子５との対向距離を確保することが困難になり、実装歩留りが悪くなるという問題があった。
【００１５】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、小型化及び薄型化するとともに、実装歩留りを向上させることのできる半導体リレーを提供することにある。
【００１６】
【課題を解決するための手段】
請求項１記載の発明は、貫通孔及び配線パターンが形成された１枚の基板の一方の面に発光素子が実装され、他方の面の前記貫通孔の開口を覆うように光起電力素子がフリップチップ実装され、透光性樹脂が、前記発光素子を覆うとともに、前記貫通孔を介する前記発光素子と前記光起電力素子との間に設けられ、前記基板の前記発光素子実装面側の前記透光性樹脂が遮光性樹脂により覆われ、前記光起電力素子の実装面側は前記遮光性樹脂により封止されてなり、前記基板にMOSFETがフリップチップ実装されて成り、前記発光素子からの光が前記透光性樹脂と前記遮光性樹脂との界面で反射されて、前記貫通孔を介して前記光起電力素子に受光されるようにしたことを特徴とするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づき説明する。なお、本実施形態に係るフォトモスリレーの回路構成は、従来例として図２に示すフォトモスリレーの回路構成と同様である。また、本実施形態においては、ＭＯＳＦＥＴ７ａ，７ｂ，１２としてＮチャネル型を用いた場合について説明するが、Ｐチャネル型を用いた場合にも適用できる。この場合、フォトダイオードアレイ１１の極性が逆向きとなるように接続される。更に、従来例として図３に示すフォトモスリレーの各構成箇所と同一箇所には同一符号を付して説明を省略する。
【００１８】
図１は、本発明の一実施形態に係るフォトモスリレーの全体構成を示す概略断面図である。本実施形態に係るフォトモスリレーは、所定形状にパターニングされた配線パターン（図示せず）及び貫通孔２が形成されて成る平板状の回路基板１の一方の面に、ＬＥＤ３がＡｇペースト等によりダイボンディングされ、Ａｕワイヤ４等により配線パターンと電気的に接続されるようにワイヤボンディングされている。
【００１９】
回路基板１の、ＬＥＤ３実装面と異なる面側に、貫通孔２の開口を覆うように、バンプ６を介して光起電力素子５がフリップチップ実装され、回路基板１の、光起電力素子５実装面側にＭＯＳＦＥＴ７ａ，７ｂがバンプ６を介してフリップチップ実装されている。
【００２０】
また、貫通孔２及びＬＥＤ３を覆うとともに、貫通孔２内及び貫通孔２と光起電力素子５との間を充填するように光を透過する透光性樹脂８が形成され、回路基板１のＬＥＤ３実装面側の透光性樹脂８は、光を透過しない遮光性樹脂９により覆われている。
【００２１】
そして、回路基板１の光起電力素子５実装面側は、遮光性樹脂９により封止されている。
【００２２】
なお、本実施形態においては、回路基板１にＭＯＳＦＥＴ７ａ，７ｂをフィリップチップ実装するため、ＭＯＳＦＥＴ７ａ，７ｂとして、例えばゲート，ソース，ドレイン電極がチップの同一平面上に存在するＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）を用いるのが望ましい。
【００２３】
従って、本実施形態においては、１枚の回路基板１上にＬＥＤ３，光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂを配置し、光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂをフリップチップ実装するようにしたので、回路基板１上にワイヤボンディングのためのパッドを形成する必要がなく、フォトモスリレーを薄型化するとともに、小型化することができる。
【００２４】
また、１枚の回路基板１上にＬＥＤ３と光起電力素子５とを実装しているので、封止によるリードフレーム曲がりがなく、実装歩留りを向上させることができる。
【００２５】
また、回路基板１に貫通孔２を設けるとともに、ＬＥＤ３と光起電力素子５との間に透光性樹脂８を充填し、ＬＥＤ３からの光が、透光性樹脂８と遮光性樹脂９との界面で反射するのを利用して光起電力素子５で受光するようにしているので、ＬＥＤ３及び光起電力素子５の位置合わせ精度が低くても良い。但し、光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂは、フリップチップ実装しているので、高精度な位置合わせが可能となる。
【００２６】
なお、本実施形態においては、２つのＭＯＳＦＥＴ７ａ，７ｂを、回路基板１の光起電力素子５実装面側（以下、裏面という）に実装するようにしたが、これに限定される必要はなく、回路基板１の表面側に２つのＭＯＳＦＥＴ７ａ，７ｂを実装したり、表面側にＭＯＳＦＥＴ７ａ、裏面側にＭＯＳＦＥＴ７ｂを実装するようにしても良い。
【００２７】
また、本実施形態において、ＬＥＤ３をダイボンディングして、ワイヤボンディングを行う場合について説明したが、ＬＥＤ３として横向き実装用のワイヤボンドレスタイプのＬＥＤを用いるようにしてもよい。
【００２８】
また、本実施形態において、ＭＯＳＦＥＴを２つ実装する場合について説明したが、これに限定される必要はなく、直流用に限定してＭＯＳＦＥＴを１つだけ実装するようにしてもよい。
【００２９】
【発明の効果】
請求項１記載の発明は、貫通孔及び配線パターンが形成された１枚の基板の一方の面に発光素子が実装され、他方の面の貫通孔の開口を覆うように光起電力素子がフリップチップ実装され、透光性樹脂が、発光素子を覆うとともに、貫通孔を介する発光素子と光起電力素子との間に設けられ、基板の発光素子実装面側の透光性樹脂が遮光性樹脂により覆われ、前記光起電力素子の実装面側は前記遮光性樹脂により封止されてなり、基板にMOSFETがフリップチップ実装されて成り、発光素子からの光が透光性樹脂と遮光性樹脂との界面で反射されて、貫通孔を介して光起電力素子に受光されるようにしたので、リードフレーム曲がりがなく、光起電力素子及びMOSFETをワイヤボンディングするためのパッドを基板に形成する必要がなく、小型化及び薄型化するとともに、実装歩留りを向上させることのできる半導体リレーを提供することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフォトモスリレーの全体構成を示す概略断面図である。
【図２】従来例に係るフォトモスリレーの回路図である。
【図３】従来例に係るフォトモスリレーの全体構成を示す概略断面図である。
【符号の説明】
１ 回路基板
２ 貫通孔
３ ＬＥＤ
４ Ａｕワイヤ
５ 光起電力素子
６ バンプ
７ａ，７ｂ ＭＯＳＦＥＴ
８ 透光性樹脂
９ 遮光性樹脂
１０ａ，１０ｂ リレー入力端子
１１ フォトダイオードアレイ
１２ ＭＯＳＦＥＴ
１３ａ〜１３ｃ リレー出力端子
１４ａ，１４ｂ リードフレーム
１５ パッケージ
Ｒ 抵抗
【発明の属する技術分野】
本発明は、光結合によるアイソレーションを用いた半導体リレーに関するものであり、特にフォトモスリレーに関する。
【０００２】
【従来の技術】
図２は、従来例に係るフォトモスリレーの回路図である。リレー入力端子９ａ，９ｂ間には、発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）３が接続られ、ＬＥＤ３には、フォトダイオードアレイ１１が光学的に結合されている。
【０００３】
フォトダイオードアレイ１１のアノードは、Ｎチャネル型のエンハンスメントモードの出力用のＭＯＳＦＥＴ７ａ，７ｂのゲートに接続され、カソードは、抵抗Ｒを介してＭＯＳＦＥＴ７ａ，７ｂのソースに接続されている。
【０００４】
また、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間には、Ｎチャネル型のデプレッションモードの駆動用のＭＯＳＦＥＴ１２のドレイン・ソース間が接続されている。この駆動用のＭＯＳＦＥＴ１２のゲートは、フォトダイオードアレイ１１のカソードに接続されている。
【０００５】
そして、リレー出力端子１３ａ，１３ｂには、ＭＯＳＦＥＴ７ａ，７ｂのドレインが各々接続され、ＭＯＳＦＥＴ７ａ，７ｂのソースは、リレー出力端子１３ｃに接続されている。
【０００６】
以下、従来のフォトモスリレーの動作について、図２に基づき説明する。リレー入力端子９ａ，９ｂ間に入力電流が流れると、ＬＥＤ３が光信号を発生する。この光信号を受けてフォトダイオードアレイ１１が電流を発生する。この電流は常時オン状態にある駆動用のＭＯＳＦＥＴ１２を介して抵抗Ｒに流れ、抵抗Ｒで発生する電圧が、駆動用のＭＯＳＦＥＴ１２のスレッショルド電圧を越えると、駆動用のＭＯＳＦＥＴ１２がオフ状態なる。これによって、フォトダイオードアレイ１１からの電流は、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間を充電し、その充電電圧が出力用のＭＯＳＦＥＴ７ａ，７ｂのスレッショルド電圧を越えると、出力用のＭＯＳＦＥＴ７ａ，７ｂがオン状態となり、リレー出力端子１３ａ〜１３ｃ間が導通する。その後、駆動用のＭＯＳＦＥＴ１２のドレイン・ソース間を介して僅かな電流が抵抗Ｒに流れ、抵抗Ｒに生じるバイアス電圧によって駆動用のＭＯＳＦＥＴ１２が高インピーダンスに保持されるようになっている。
【０００７】
次に、リレー入力端子９ａ，９ｂ間の電流が遮断されて、ＬＥＤ３から光信号がなくなると、フォトダイオードアレイ１１からの電流がなくなる。このため、駆動用のＭＯＳＦＥＴ１２のゲート・ソース間電圧が下がり、駆動用のＭＯＳＦＥＴ１２がオン状態となって、出力用のＭＯＳＦＥＴ７ａ，７ｂのゲート・ソース間に蓄積されていた電荷が駆動用のＭＯＳＦＥＴ１２を通って急速に放電される。これによって、出力用のＭＯＳＦＥＴ７ａ，７ｂはオフ状態となり、リレー出力端子１３ａ〜１３ｃ間が遮断される。
【０００８】
上述の回路では、出力用のＭＯＳＦＥＴ７ａ，７ｂがオンされている定常状態においては、駆動用のＭＯＳＦＥＴ１２を介して流れる電流が小さくても、抵抗Ｒの値を上げることにより駆動用のＭＯＳＦＥＴ１２をオフ状態に保持するのに十分なバイアス電圧を得ることができる。
【０００９】
図３は、従来例に係るフォトモスリレーの全体構成を示す概略断面図である。リードフレーム１４ａ上にＭＯＳＦＥＴ７ａ，７ｂと光起電力素子５とがＡｇペースト等でダイボンディングされ、ワイヤボンディングされている。ここで、光起電力素子５とは、図３における、フォトダイオードアレイ１１，駆動用のＭＯＳＦＥＴ１２及び抵抗Ｒが１チップ化された素子のことである。
【００１０】
一方、リードフレーム１４ｂ上には、ＬＥＤ３がＡｇペースト等でダイボンディングされ、ワイヤボンディングされて、リードフレーム１４ａ，１４ｂをＬＥＤ３と光起電力素子５とが対向するように配置されている。
【００１１】
そして、ＬＥＤ３と光起電力素子５間には、光を透過する透光性樹脂８が充填され、全体を遮光性樹脂から成るパッケージ１５によりモールドされている。この時、パッケージ１５からは、リードフレーム１４ａ，１４ｂの一端が突出する構成となっている。
【００１２】
ここで、ＭＯＳＦＥＴ７ａ，７ｂを２チップ実装すると、直流／交流用として両方使えるが、１チップにすると、ＭＯＳＦＥＴのダイオード特性により直流用のみの使用となる。
【００１３】
【発明が解決しようとする課題】
ところが、上述のような構成の半導体リレーにおいては、リードフレーム上に各チップをダイボンディングし、ワイヤボンディングして、ＬＥＤと光起電力素子とを対向配置させるため、薄型化、小型化の実現が難しいという問題があった。
【００１４】
また、全体をパッケージ１５によりモールドする際、モールドする樹脂の流れによりリードフレーム１４ａ，１４ｂが曲がることがあり、ＬＥＤ３と光起電力素子５との対向距離を確保することが困難になり、実装歩留りが悪くなるという問題があった。
【００１５】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、小型化及び薄型化するとともに、実装歩留りを向上させることのできる半導体リレーを提供することにある。
【００１６】
【課題を解決するための手段】
請求項１記載の発明は、貫通孔及び配線パターンが形成された１枚の基板の一方の面に発光素子が実装され、他方の面の前記貫通孔の開口を覆うように光起電力素子がフリップチップ実装され、透光性樹脂が、前記発光素子を覆うとともに、前記貫通孔を介する前記発光素子と前記光起電力素子との間に設けられ、前記基板の前記発光素子実装面側の前記透光性樹脂が遮光性樹脂により覆われ、前記光起電力素子の実装面側は前記遮光性樹脂により封止されてなり、前記基板にMOSFETがフリップチップ実装されて成り、前記発光素子からの光が前記透光性樹脂と前記遮光性樹脂との界面で反射されて、前記貫通孔を介して前記光起電力素子に受光されるようにしたことを特徴とするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づき説明する。なお、本実施形態に係るフォトモスリレーの回路構成は、従来例として図２に示すフォトモスリレーの回路構成と同様である。また、本実施形態においては、ＭＯＳＦＥＴ７ａ，７ｂ，１２としてＮチャネル型を用いた場合について説明するが、Ｐチャネル型を用いた場合にも適用できる。この場合、フォトダイオードアレイ１１の極性が逆向きとなるように接続される。更に、従来例として図３に示すフォトモスリレーの各構成箇所と同一箇所には同一符号を付して説明を省略する。
【００１８】
図１は、本発明の一実施形態に係るフォトモスリレーの全体構成を示す概略断面図である。本実施形態に係るフォトモスリレーは、所定形状にパターニングされた配線パターン（図示せず）及び貫通孔２が形成されて成る平板状の回路基板１の一方の面に、ＬＥＤ３がＡｇペースト等によりダイボンディングされ、Ａｕワイヤ４等により配線パターンと電気的に接続されるようにワイヤボンディングされている。
【００１９】
回路基板１の、ＬＥＤ３実装面と異なる面側に、貫通孔２の開口を覆うように、バンプ６を介して光起電力素子５がフリップチップ実装され、回路基板１の、光起電力素子５実装面側にＭＯＳＦＥＴ７ａ，７ｂがバンプ６を介してフリップチップ実装されている。
【００２０】
また、貫通孔２及びＬＥＤ３を覆うとともに、貫通孔２内及び貫通孔２と光起電力素子５との間を充填するように光を透過する透光性樹脂８が形成され、回路基板１のＬＥＤ３実装面側の透光性樹脂８は、光を透過しない遮光性樹脂９により覆われている。
【００２１】
そして、回路基板１の光起電力素子５実装面側は、遮光性樹脂９により封止されている。
【００２２】
なお、本実施形態においては、回路基板１にＭＯＳＦＥＴ７ａ，７ｂをフィリップチップ実装するため、ＭＯＳＦＥＴ７ａ，７ｂとして、例えばゲート，ソース，ドレイン電極がチップの同一平面上に存在するＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）を用いるのが望ましい。
【００２３】
従って、本実施形態においては、１枚の回路基板１上にＬＥＤ３，光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂを配置し、光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂをフリップチップ実装するようにしたので、回路基板１上にワイヤボンディングのためのパッドを形成する必要がなく、フォトモスリレーを薄型化するとともに、小型化することができる。
【００２４】
また、１枚の回路基板１上にＬＥＤ３と光起電力素子５とを実装しているので、封止によるリードフレーム曲がりがなく、実装歩留りを向上させることができる。
【００２５】
また、回路基板１に貫通孔２を設けるとともに、ＬＥＤ３と光起電力素子５との間に透光性樹脂８を充填し、ＬＥＤ３からの光が、透光性樹脂８と遮光性樹脂９との界面で反射するのを利用して光起電力素子５で受光するようにしているので、ＬＥＤ３及び光起電力素子５の位置合わせ精度が低くても良い。但し、光起電力素子５及びＭＯＳＦＥＴ７ａ，７ｂは、フリップチップ実装しているので、高精度な位置合わせが可能となる。
【００２６】
なお、本実施形態においては、２つのＭＯＳＦＥＴ７ａ，７ｂを、回路基板１の光起電力素子５実装面側（以下、裏面という）に実装するようにしたが、これに限定される必要はなく、回路基板１の表面側に２つのＭＯＳＦＥＴ７ａ，７ｂを実装したり、表面側にＭＯＳＦＥＴ７ａ、裏面側にＭＯＳＦＥＴ７ｂを実装するようにしても良い。
【００２７】
また、本実施形態において、ＬＥＤ３をダイボンディングして、ワイヤボンディングを行う場合について説明したが、ＬＥＤ３として横向き実装用のワイヤボンドレスタイプのＬＥＤを用いるようにしてもよい。
【００２８】
また、本実施形態において、ＭＯＳＦＥＴを２つ実装する場合について説明したが、これに限定される必要はなく、直流用に限定してＭＯＳＦＥＴを１つだけ実装するようにしてもよい。
【００２９】
【発明の効果】
請求項１記載の発明は、貫通孔及び配線パターンが形成された１枚の基板の一方の面に発光素子が実装され、他方の面の貫通孔の開口を覆うように光起電力素子がフリップチップ実装され、透光性樹脂が、発光素子を覆うとともに、貫通孔を介する発光素子と光起電力素子との間に設けられ、基板の発光素子実装面側の透光性樹脂が遮光性樹脂により覆われ、前記光起電力素子の実装面側は前記遮光性樹脂により封止されてなり、基板にMOSFETがフリップチップ実装されて成り、発光素子からの光が透光性樹脂と遮光性樹脂との界面で反射されて、貫通孔を介して光起電力素子に受光されるようにしたので、リードフレーム曲がりがなく、光起電力素子及びMOSFETをワイヤボンディングするためのパッドを基板に形成する必要がなく、小型化及び薄型化するとともに、実装歩留りを向上させることのできる半導体リレーを提供することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフォトモスリレーの全体構成を示す概略断面図である。
【図２】従来例に係るフォトモスリレーの回路図である。
【図３】従来例に係るフォトモスリレーの全体構成を示す概略断面図である。
【符号の説明】
１ 回路基板
２ 貫通孔
３ ＬＥＤ
４ Ａｕワイヤ
５ 光起電力素子
６ バンプ
７ａ，７ｂ ＭＯＳＦＥＴ
８ 透光性樹脂
９ 遮光性樹脂
１０ａ，１０ｂ リレー入力端子
１１ フォトダイオードアレイ
１２ ＭＯＳＦＥＴ
１３ａ〜１３ｃ リレー出力端子
１４ａ，１４ｂ リードフレーム
１５ パッケージ
Ｒ 抵抗
Claims (1)
- 貫通孔及び配線パターンが形成された１枚の基板の一方の面に発光素子が実装され、他方の面の前記貫通孔の開口を覆うように光起電力素子がフリップチップ実装され、透光性樹脂が、前記発光素子を覆うとともに、前記貫通孔を介する前記発光素子と前記光起電力素子との間に設けられ、前記基板の前記発光素子実装面側の前記透光性樹脂が遮光性樹脂により覆われ、前記光起電力素子の実装面側は前記遮光性樹脂により封止されてなり、前記基板にMOSFETがフリップチップ実装されて成り、前記発光素子からの光が前記透光性樹脂と前記遮光性樹脂との界面で反射されて、前記貫通孔を介して前記光起電力素子に受光されるようにしたことを特徴とする半導体リレー。
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| JP32916697A JP3622460B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体リレー |
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| JPH11163393A JPH11163393A (ja) | 1999-06-18 |
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ID=18218392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP32916697A Expired - Fee Related JP3622460B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体リレー |
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Families Citing this family (1)
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| US7042948B2 (en) * | 2001-03-05 | 2006-05-09 | Intervideo, Inc. | Systems and methods for management of data in a ring buffer for error resilient decoding of a video bitstream |
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1997
- 1997-11-28 JP JP32916697A patent/JP3622460B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11163393A (ja) | 1999-06-18 |
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