TWI539561B - 半導體裝置 - Google Patents

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TWI539561B
TWI539561B TW100131921A TW100131921A TWI539561B TW I539561 B TWI539561 B TW I539561B TW 100131921 A TW100131921 A TW 100131921A TW 100131921 A TW100131921 A TW 100131921A TW I539561 B TWI539561 B TW I539561B
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周景海
蔣航
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Description

半導體裝置
本發明涉及積體電路封裝領域，更具體的說是涉及晶片堆疊的積體電路封裝。
此處的聲明，本部分僅提供發明相關的先前技術，而非現有技術。
開關模式功率轉換器廣泛應用於消費類電子設備中。在衆多高功率消耗應用場合，開關模式功率轉換器需要工作在高電源電壓或提供大電流的場合。因此，在這些場合下，開關模式功率轉換器的功率開關需要維持高電壓或流過大電流。
通常，高電壓垂直場效電晶體(FET)和功率金屬氧化物場效電晶體(MOSFET)包括多個並聯連接的開關元件，每個開關元件具有大量的基本MOSFET電晶體，電晶體連續依次並聯排列，用作為功率開關。如圖1所示，對於一個工作在高電壓或流過大電流的典型開關功率轉換器100，其包括高側功率開關101、低側功率開關102以及控制器103。高側功率開關101、低側功率開關102以及控制器103分別製作在獨立的半導體晶片上，再排列在引線框結構104的同一平面上。對於這樣一個功率轉換器積體電路，常規封裝方法的封裝尺寸很大。此外，常規方法需要在不同半導體晶片之間採用鍵結線(Bonding Wire)互連，因此將在積體電路中引入高的互運電阻、寄生電阻和寄生電感等。
本發明公開了一種半導體裝置，其包括具有第一開關裝置的第一半導體晶片、具有第二開關裝置的第二半導體晶片、具有控制電路和其他週邊電路的第三半導體晶片以及支撐第一半導體晶片和第二半導體晶片的引線框結構，其中，引線框結構至少包括第一部分和一個第二部分。在半導體裝置中，第一半導體晶片和第二半導體晶片的至少之一具有無雜訊的電氣表面，用於接收第三半導體晶片，使得第三半導體晶片垂直堆疊於具有無雜訊電氣表面的第一半導體晶片或第二半導體晶片上，第三半導體晶片的基底黏貼在無雜訊的電氣表面上。
本發明所述的半導體裝置，引線框結構的第一部分和第二部分互相電氣隔離；引線框結構的第一部分進一步包括第一電氣引線，用以將第一半導體晶片的底面電耦接至供電電壓；引線框結構的第二部分進一步包括第二電氣引線，用於將第二半導體晶片的底面電耦接至開關節點。
本發明所述的半導體裝置，引線框結構進一步包括與第一部分和第二部分電氣隔離的第三部分，第三部分包括電連接至電氣地的第三電氣引線。
本發明所述的半導體裝置，引線框結構進一步包括多個輸入/輸出電氣引線，用於將第一、第二和第三半導體晶片電耦接至外部電路。
本發明所述的半導體裝置，第一開關裝置包括第一高電壓垂直場效電晶體，第二開關裝置包括第二高電壓垂直場效電晶體。
本發明所述的半導體裝置，第一半導體晶片包括下層和上層，下層具有第一高電壓垂直場效電晶體的汲極，上層包括具有第一高電壓垂直場效電晶體的源極的較大區域和具有第一高電壓垂直場效電晶體的閘極的較小區域。第二半導體晶片包括下層和上層，下層具有第二高電壓垂直場效電晶體的汲極，上層包括具有第二高電壓垂直場效電晶體的源極的較大面積和具有第二高電壓垂直場效電晶體的閘極的較小面積。
本發明所述的半導體裝置，第一半導體晶片上層的較大區域通過鍵結線電耦接至引線框結構的第二部分。
本發明所述的半導體裝置，第二半導體晶片上層的較大區域通過鍵結線電耦接至引線框結構的第三部分。
本發明所述的半導體裝置，第三半導體晶片垂直堆疊在第二半導體晶片上，第三半導體晶片的基底黏貼在第二半導體晶片上層的較大區域上。
本發明所述的半導體裝置，第三半導體晶片通過鍵結線電耦接至第一和第二半導體晶片上層的較小區域上，用於為第一和第二高電壓垂直場效電晶體的閘極提供控制信號。
本發明所述的半導體裝置，第一部分進一步包括第一電氣引線、第二電氣引線、從第一電氣引線單向延伸的第一多個指形結構、和從第二電氣引線單向延伸的第二多個指形結構。第二部分進一步包括第三電氣引線、從第二電氣引線單向延伸的第三多個指形結構、和從第三電氣引線單向延伸的第四多個指形結構。
本發明所述的半導體裝置，第一開關裝置包括第一功率MOSFET，第二開關裝置包括第二功率MOSFET。
本發明所述的半導體裝置，第一和第二半導體晶片是倒裝晶片，所述倒裝晶片通過導電耦合元件黏貼在引線框結構上。
本發明所述的半導體裝置，導電耦合元件包括導電焊錫凸點、支柱凸點、管腳、或焊盤。
本發明所述的半導體裝置，引線框結構進一步包括第一多個電氣引線，用於將第一、第二和第三半導體晶片電耦接至外部電路。
本發明所述的半導體裝置，第一多個電氣引線的每一個包括靠近指形引線末端形成的第一電接觸點，用於將第一和第二半導體晶片電耦接至外部電路；第一多個電氣引線的每一個進一步包括靠近指形引線首端形成的第二鍵結點，用於將第三半導體晶片電耦接至外部電路。
本發明所述的半導體裝置，引線框結構進一步包括第二多個電氣引線，第二多個電氣引線的每一個包括接觸墊和鍵結點，用於將第三半導體晶片電耦接至外部電路。
本發明還公開了一種半導體裝置，包括具有頂面和電氣無雜訊的底面的第一半導體倒裝晶片、具有控制電路和其他週邊電路的第二半導體晶片以及引線框結構。其中，第一半導體倒裝晶片包括第一開關裝置和第二開關裝置；引線框結構至少包括兩個部分，每一部分都具有多個向外單向延伸的指形結構，用於支撐和電接觸第一半導體倒裝晶片；第二半導體倒裝晶片垂直堆疊在第一半導體倒裝晶片上，第二半導體倒裝晶片黏貼在第一半導體倒裝晶片電氣無雜訊的底面上。
本發明所述的半導體裝置，所述的至少兩個部分包括：第一部分，具有第一電氣引線和向外單向延伸的第一多個指形結構；第二部分，具有第二電氣引線和從第二部分的一邊向外單向延伸的第二多個指形結構，以及從第二部分的另一反向邊向外單向延伸的第三多個指形結構；第三部分，具有第三電氣引線和向外單向延伸的第四多個指形結構。其中，第一和第二多個指形結構形成第一交叉指形模式，第一開關裝置和引線框結構電接觸；第三多個指形結構形成第二交叉指形模式，第二開關裝置和引線框結構電接觸。
本發明所述的半導體裝置，第一半導體倒裝晶片進一步包括形成在頂面的導電耦合元件，用於將第一半導體倒裝晶片與引線框結構電耦接。
本發明所述的半導體裝置，導電耦合元件包括導電焊錫凸點、支柱凸點、管腳、或焊盤。
本發明所述的半導體裝置，第一開關裝置包括第一功率MOSFET，第二開關裝置包括第二功率MOSFET。
本發明所述的半導體裝置，引線框結構進一步包括第一多個電氣引線，用於將第一半導體倒裝晶片和第二半導體倒裝晶片電耦接至外部電路。
本發明所述的半導體裝置，第一多個電氣引線的每一個包括形成在靠近指形引線末端的電接觸點，用於將第一半導體倒裝晶片電耦接至外部電路；第一多個電氣引線的每一個進一步包括形成在靠近指形引線首端的第二鍵結點，用於將第二半導體倒裝晶片電耦接至外部電路；本發明所述的半導體裝置，引線框結構進一步包括第二多個指形引線，第二多個電氣引線的每一個包括接觸墊和鍵結點，用於將第二半導體晶片電耦接至外部電路。
將在下文中結合附圖示出的例子對本發明的較佳實施例進行詳細描述。雖然將要結合較佳實施例對本發明進行描述，但應理解為這並非意指將本發明限定於這些實施例。相反，本發明意在涵蓋由所附申請專利範圍所界定的本發明精神和範圍內所定義的各種備選方案、修改方案和等同方案。此外，在下面對本發明的詳細描述中，為了更好的理解本發明，描述了大量的細節。然而，本領域技術人員將理解，沒有這些具體細節，本發明同樣可以實施。在其他的一些實施例中，為了便於凸顯本發明的主旨，對於衆所周知的方案、流程、元件裝置以及電路未作詳細的描述。
圖2A所示為根據本發明一個實施例，一個開關模式功率轉換器的示意圖。功率轉換器包括控制器202、第一開關元件204以及第二開關元件206。在一個實施例中，開關元件204和206各自包括第一高電壓垂直場效電晶體(Vertical Field Effect Transistor，VFET)204A和第二高電壓垂直場效電晶體206A。
根據本發明的一個實施例，第一VFET 204A的源極和第二VFET 206A的汲極串聯連接。控制器202的輸出端208與第一VFET 204A和第二VFET 206A的閘極耦合，在開關模式下，分別傳遞控制信號來驅動VFET 204A和VFET 206A。具體而言，控制器202在其輸入端210接收系統功率和控制信號，第一VFET 204A的源極和第二VFET 206A的汲極連接形成開關端子(SW)212。第一VFET 204A的汲極電連接至系統輸入端214以接收未調節的(unregulated)輸入電壓VIN；第二VFET 206A的源極連接至電氣接地端216。相應地，電氣接地端216電連接至電氣地218。
在另一個實施例中，如圖2B所示，開關元件204和206各自包括第一功率雙擴散金屬氧化物半導體場效電晶體(Double Diffused Metal Oxide Semiconductor Field Effect Transistor，DMOSFET)開關204B和第二功率DMOSFET開關206B。根據本發明一個實施例，第一DMOSFET 204B的源極和第二DMOSFET 206B的汲極串聯連接。控制器202的輸出端208與第一DMOSFET 204B和第二DMOSFET 206B的閘極耦合，在開關模式下，分別傳遞控制信號來驅動DMOSFET 204B和DMOSFET 206B。具體而言，控制器202在其輸入端210接收系統功率和控制信號，第一DMOSFET 204B的源極和第二DMOSFET 206B的汲極相連形成開關端子(SW)212。第一DMOSFET 204B的汲極電連接至系統輸入端214接收未調節的輸入電壓VIN；第二DMOSFET 206B的源極連接至電氣接地端216。相應地，電氣接地端216電連接至電氣地218。
在本發明申請專利範圍範圍內，第一裝置204和第二開關元件206可包括任何半導體電路。
圖3為根據本發明一個實施例的積體電路(IC)300俯視圖，該積體電路實現了圖2A所示開關模式功率轉換器。如圖3所示，積體電路300包含引線框結構301，它用於支撐(support)第一高電壓VFET 204A和第二高電壓VFET 206A，所有裝置均封裝在複合成型材料(molding compound)302中。引線框301作為一個“金屬骨架”，用以提供機械支撐，以及作為晶片引線和封裝在晶片中的積體電路晶片之間的電氣連接。根據本發明的一個實施例，第一高電壓VFET 204A形成在第一晶片303上，第二高電壓VFET 206A形成在第二晶片304上。引線框301作為一個金屬框包括用於支撐第一晶片303的第一部分305和支撐第二晶片304的第二部分306。具體而言，第一高電壓VFET 204A的汲極形成在第一晶片303的下層303A上；第一高電壓VFET 204A的源極形成在第一晶片303的上層303B的一大塊區域303C上；第一高電壓VFET 204A的閘極形成在第一晶片303的上層303B內與303C隔開的一小塊區域303D上；第一高電壓VFET 204A的汲極與引線框結構301的第一部分305相連於下層303A的底面。第二高電壓VFET 206A的汲極形成在第二晶片304的下層304A上；第二高電壓VFET 206A的源極形成在第二晶片304的上層304B的一大塊區域304C上；第二高電壓VFET 206A的閘極形成在第二晶片304的上層304B內與304C隔開的一小塊區域304D上；第二高電壓VFET 206A的汲極與引線框結構301的第二部分306相連於下層304A的底面。引線框結構301的第一部分305進一步包括電氣引線305L，這些引線佈置在與第二部分306不相鄰的第一部分305的側邊(左側、上側和底側)上。電氣引線305L用於接收未調節的輸入電壓VIN，輸入電壓值很高，比如根據本發明一個實施例，其值為100V。引線框301的第二部分306進一步包括電氣引線306L，這些引線佈置在第二部分306的上側。電氣引線306L作為如圖2A中所示開關模式功率轉換器的開關端子(SW)212。根據本發明的一個實施例，第一晶片303上較大區域303C的頂面通過鍵結線B1(bonding wire)與第二部分306相連，因此第一高電壓VFET 204A的源極與開關端子(SW)212電耦接。在第一晶片303的大塊區域303C上，鍵結線B1焊接在鍵結點(Bonding sites)303F上，該鍵結點形成在較大區域303C的右側。在第二部分306上，鍵結線B1鍵結在鍵結點306F上，該鍵結點形成在第二部分306的左側。
繼續參見圖3，引線框結構301進一步包括第三部分307，第三部分307是一個矩形金屬結構，形成在引線框結構301的右側。第三部分307包括金屬引線307L，作為圖2A所示開關模式功率轉換器的電氣接地端216。根據本發明實施例，第二晶片304的較大區域304C的頂面通過鍵結線B2與第三部分307相連，因此第二高電壓VFET 206A的源極與金屬引線307L電耦接，也即在實際應用中與電氣地相連。在第二晶片304的較大區域304C上，鍵結線B2與形成在較大區域304C右側的鍵結點304F鍵結。在第三部分307，鍵結線B2和形成在第三部分307左側的鍵結點307F相連。
繼續參見圖3，在一個實施例中，第三晶片308垂直堆疊在第二晶片304上，第三晶片308可以包括用於控制第一高電壓VFET 204A和第二高電壓VFET 206A的控制電路，比如圖2A中所示的控制器202以及其他週邊電路，如保護電路、內部基準電壓產生電路等等。具體而言，第三晶片308和第二晶片304的堆疊方式是：第三晶片308的晶片基底貼在第二晶片304頂面內較大區域304上。在這個結構中，由於第二晶片304較大區域304C的頂面電耦接至電氣地，因此具有無雜訊的(noise free)電氣表面，第三晶片308上的控制電路和其他週邊電路不會受到第一晶片303和第二晶片304的雜訊影響。因此，在第三晶片308和第二晶片304之間不需要特殊隔離材料。第三晶片308通過鍵結線B3和B4分別連接至第一晶片303和第二晶片304，用於提供驅動第一高電壓VFET 204A和第二高電壓VFET 206A閘極的控制信號。第三晶片308頂面上形成的鍵結點通過鍵結線B3和B4分別與形成在第一晶片303內較小區域303D上的鍵結點和形成在第二晶片304內較小區域304D上的鍵結點鍵結，使第三晶片308與第一晶片303和第二晶片304相連。
繼續參見圖3，引線框結構301包括多個輸入/輸出(I/O)電氣引線309。作為一個示例性實施例，每一個電氣引線309是單獨金屬引線，包括接觸墊309P和鍵結點309B，第三晶片308通過鍵結線與電氣引線309電氣連接，進而通過電氣引線309與週邊電路電氣連接。在不同應用場合，電氣引線309的數量也不同，同時，電氣引線309根據積體電路300的不同功能接收或提供輸入/輸出信號。
圖4為圖3所示積體電路300沿AB軸的截面圖。第一晶片303黏貼在引線框結構301的第一部分305上，因此第一晶片303通過電氣引線305L與外部電路電耦接。下層303A和上層303B各自包括第一高電壓VFET 204A的汲極和源極。第二晶片304黏貼在引線框結構301的第二部分306上，因此第二晶片304通過電氣引線306L(見圖3)與外部電路電耦接。下層304A和上層304B各自包括第二高電壓VFET 206A的汲極和源極。第一晶片303的上層303B的頂面通過鍵結線與引線框結構301的第二部分306電耦接，使得第一高電壓VFET 204A的源極與外部電路通信。第二晶片304的上層304B的頂面通過鍵結線與引線框結構301的第三部分307電耦接，使得第二高電壓VFET 206A的源極與外部電路通信。在這個實施例中，引線框結構301的第一部分305電耦接至電氣引線305L，接收未調節的供電電壓VIN；引線框結構301的第二部分306電耦接至作為一個開關端的電氣引線306L；引線框結構301的第三部分307通過電氣引線307L電耦接至電氣地。因此，第二晶片304的頂面電耦接至電氣地同時電氣無雜訊。第三晶片308堆疊在第二晶片304上，其基底黏貼在第二晶片304的頂面，在第二晶片304和第三晶片308之間不需要特殊的隔離材料。半導體晶片303、304、308以及引線框結構301均被封裝在複合成型材料302中，並在其表面留出電氣引線305L、306L、307L和309。在一個實施例中對於功率轉換器積體電路300可採用方形扁平無引腳(Quad Flat Leadless，QFN)封裝。當然，引線框結構301也可採用有引線封裝結構，比如小外形封裝(Small Outline Package,SOP)、窄間距小外形封裝(Shrink Small-Outline Package,SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package,TSSOP)或其他合適的封裝形式。
圖5為根據本發明一個實施例的積體電路(IC)500的俯視圖，該積體電路實現了圖2B所示開關模式功率轉換器。如圖5所示，積體電路500包含引線框結構501，它用於支撐第一高電壓VFET 204B和第二高電壓VFET 206B，所有裝置封裝在複合成型材料502中。引線框501作為一個“金屬骨架”，用以提供機械支撐，以及晶片引線和封裝在晶片中的積體電路晶片之間的電氣連接。根據本發明的一個實施例，第一DMOSFET 204B形成在第一倒裝晶片503上，第二DMOSFET 206B形成在第二倒裝晶片504上。引線框501作為一個金屬框包括用於支撐第一倒裝晶片503的第一部分505和支撐第二倒裝晶片504的第二部分506。應該理解，在本發明公開的範圍內，引線框結構501也可支撐包含第一DMOSFET 204B和第二DMOSFET 206B的單個倒裝晶片。
繼續參見圖5，第一部分505進一步包括第一電氣引線510、第二電氣引線511、從第一電氣引線510向右單向延伸的第一多個指形結構512以及從第二電氣引線511向左單向延伸的(unilaterally extended)第二多個指形結構513。第一電氣引線510作為輸入端214用於接收未調節的輸入電壓VIN，第二電氣引線511作為開關端212(如圖2B所示)。根據本發明一個實施例，第一DMOSFET 204B形成在第一倒裝晶片503上，包括多個並聯的高側開關元件，第二DMOSFET 206B形成在第二倒裝晶片504上，包括多個並聯的低側開關元件。每一個高側和低側開關元件包括多個連續並行排列的分立的DMOS電晶體。在一個實施例中，導電耦合單元503B1和503B2，黏貼在第一倒裝晶片503的頂面，電耦接至引線框結構501的第一部分505，分別作為高側開關元件的汲極電接觸端和源極電接觸端。在一個實施例中，第一多個指形結構512和第二多個指形結構513具有各自的電接觸點512B和513B，分別用於與導電耦合元件503B1和503B2接觸。因此，第一DMOSFET 204B的高側開關元件的汲極耦合至第一電氣引線510，第一DMOSFET 204B的高側開關元件的源極耦合至第二電氣引線511。但是，應理解在其他一些實施例中，導電耦合元件(比如503B1和503B2)不需要電接觸點(比如512B和513B)而與指形結構512和513電接觸，這取決於導電耦合元件503B1和503B2的結構/材料。例如，當導電耦合元件(比如503B1和503B2)為銅/錫支柱凸點，則不需要電接觸點(比如512B和513B)；當導電耦合元件(比如503B1和503B2)為焊錫凸點，則需要電接觸點(比如512B和513B)，此時電接觸點為常規鍍銀區。在各種實施例中，導電耦合元件(比如503B1和503B2)可包含導電焊錫凸點(Solder Bumps)、支柱凸點(Pillar Bumps)、管腳、焊盤(suds)或其結合等結構用以導電連接。在如圖5所示實施例中，導電耦合元件503B1和503B2為倒裝晶片銅/錫支柱凸點。在其他實施例中，導電耦合元件503B1和503B2互相電氣隔離，使得在倒裝晶片503和引線框結構501之間確立獨立的平行的電氣路徑。
與第一部分相似，第二部分506進一步包含第三電氣引線521、從第二電氣引線511單向向右延伸的第三多個指形結構522以及從第三電氣引線521單向向左延伸的第四多個指形結構523。第三電氣引線521作為電氣接地端216(如圖2B所示)。根據本發明一個實施例，分別作為低側開關元件的汲極電接觸端和源極電接觸端的導電耦合元件504B1和504B2黏貼在第二倒裝晶片504的頂面，並且電耦接至引線框結構501的第二部分506。在一個實施例中，第三多個指形結構522和第四多個指形結構523具有各自的電接觸點522B和523B，分別用於與導電耦合元件504B1和504B2接觸。因此，第二DMOSFET 206B的高側開關元件的汲極耦合至第二電氣引線511，第二DMOSFET 206B的低側開關元件的源極耦合至第三電氣引線521。但是，應理解在其他一些實施例中，導電耦合元件(比如504B1和504B2)不需要電接觸點(比如522B和523B)而與指形結構522和523電接觸，這取決於導電耦合元件504B1和504B2的結構/材料。例如，當導電耦合元件(比如504B1和504B2)為銅/錫支柱凸點，則不需要電接觸點(比如522B和523B)；當導電耦合元件(比如504B1和504B2)為焊錫凸點，則需要電接觸點(比如522B和523B)，此時電接觸點為常規鍍銀區。在各種實施例中，導電耦合元件(比如504B1和504B2)可包含導電焊錫凸點、支柱凸點、管腳、焊盤或其結合等結構用以導電連接。在如圖5所示實施例中，導電耦合元件504B1和504B2為倒裝晶片銅/錫支柱凸點。在其他實施例中，導電耦合元件504B1和504B2互相電氣隔離，使得在倒裝晶片504和引線框結構501之間確立獨立的平行的電氣路徑。
繼續參見圖5，積體電路500進一步包括第三晶片507，其包括第一DMOSFET 204B和第二DMOSFET 206B的控制電路，比如圖2B中所示的控制器202以及其他週邊電路，例如保護電路、內部基準電壓產生電路等等。根據本發明的一個實施例，第三晶片507垂直堆疊在第一倒裝晶片503上，其晶片基底黏貼在第一倒裝晶片503的底面；在另一個實施例中，第三晶片507垂直堆疊在第二倒裝晶片504上，其晶片基底黏貼在第二倒裝晶片504的底面。在此結構中，不論是第一倒裝晶片503的底面還是第二倒裝晶片504的底面均電連接至電氣地，因此電氣環境無雜訊，形成在第三晶片507上的控制電路和其他週邊電路不會受第一倒裝晶片503和第二倒裝晶片504雜訊的影響。因此在第三晶片507和第一倒裝晶片503或第二倒裝晶片504之間不需要特殊隔離材料。
繼續參見圖5，引線框結構501進一步包括第一多個電氣引線530和第二多個電氣引線540，這些引線均被放置在引線框結構501的四周(上側、下側、左側和右側)。根據本發明的一個實施例，第一多個電氣引線530的每一個引線是單獨的金屬線，包括一個指形引線530F和形成在指形引線530F末端的第一電接觸點530B1，此處，第一倒裝晶片503和第二倒裝晶片504通過電耦合單元(如503B)電連接至電氣引線530。同電接觸點512B/513B類似，有無電接觸點530B1取決於導電耦合元件503B的結構/材料。第一多個電氣引線530的每一個引線還包括形成在指形引線530F首端的第二鍵結點530B2，此處，第三晶片507通過鍵結線電連接至電氣引線530。在一個實施例中，第一多個電氣引線530作為輸入/輸出電氣引線，用於接收來自外部電路或者第三晶片507上的控制電路及其他週邊電路的供電電壓、控制信號和驅動信號等，並為形成在第一倒裝晶片503上的第一DMOSFET 204B和形成在第二倒裝晶片504上的第二DMOSFET 206B提供輸入/輸出信號，比如供電電壓、控制信號和驅動信號等。在一個實施例中，第一多個電氣引線530還作為電氣引線，接收來自外部電路或第一倒裝晶片503和第二倒裝晶片504的輸入/輸出信號，比如供電電壓、控制信號和其他電信號等，同時為第三晶片507上的控制電路和其他週邊電路提供供電電壓、控制信號及其他電信號。因此，根據本發明實施例，第一多個電氣引線530不僅為外部電路和積體電路500之間提供電氣路徑，還為形成在第一倒裝晶片503上的第一DMOSFET 204B與形成在第二倒裝晶片504上的第二DMOSFET 206B和第三晶片507上的控制電路與其他週邊電路之間提供電氣路徑。根據本發明的一個實施例，第二多個電氣引線540的每一個引線是單獨的金屬線，包括一個接觸墊540P和鍵結點540B，此處，第三晶片507通過鍵結線電連接至電氣引線540。在一個實施例中，第二多個電氣引線540作為輸入/輸出電氣引線，為第三晶片507提供輸入/輸出信號，如供電電壓、控制信號或其他信號，因此可在外部電路和第三晶片507上的控制電路和其他週邊電路之間提供電氣路徑。應該理解，在不同的應用場合，第一多個電氣引線530和第二多個電氣引線540的數量是變化的，其接收和輸出的輸入/輸出信號由積體電路500的不同功能決定。
圖6為根據本發明一個實施例，在圖5所示的積體電路中沿AB軸的截面圖。第一倒裝晶片503的頂面503T朝下，通過導電耦合元件503B、503B1、503B2各自的電接觸點530B1與引線框結構501耦合，電接觸點530B1形成於第一多個電氣引線530中指形引線530F的末端。512B形成在第一多個指形結構512上，513B形成在第二多個指形結構513上。第二倒裝晶片504的頂面504T朝下，通過導電耦合元件504B1和504B2各自的電接觸點522B和523B與引線框結構501耦合。第三晶片507堆疊在第二倒裝晶片504上，其基底黏貼在第二倒裝晶片504底面504BT上。此外，第三晶片507通過鍵結線在鍵結點530B2與第一多個電氣引線530電接觸，鍵結點530B2形成在指形引線530F的首段。第三晶片507通過鍵結線在鍵結點540B與第二多個電氣引線540電接觸，鍵結點540B形成在電氣引線540的接觸墊540P上。在圖5中，沿AB軸的截面中，由於第一多個指形結構512遮擋住導電耦合元件503B2和電接觸點513B，第四多個指形結構523遮擋住導電耦合元件504B1和電接觸點522B，因此圖中未示出。應該理解，圖6所示圖5中的積體電路500的截面圖只是本發明的一個實施例，與前述一樣，引線框結構501也可不包含電接觸點530B1、512B/513B、522B/523B，在這些實施例中，圖中將不會示出所述電接觸點。半導體晶片503、504、507以及引線框結構501均被封裝在複合成型材料502中，並在其表面留出電氣引線510、511、521、530和540。在一個實施例中對於功率轉換器積體電路500可採用方形扁平無引腳(Quad Flat Leadless，QFN)封裝。當然，引線框結構501也可採用有引線封裝結構，比如小外形封裝(Small Outline Package,SOP)、窄間距小外形封裝(Shrink Small-Outline Package,SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package,TSSOP)或其他合適的封裝形式。
繼續參見圖7，根據本發明另一個實施例的積體電路(IC)700的俯視圖，該積體電路實現了圖2B所示開關模式功率轉換器。積體電路700包含引線框結構701、第一晶片702和第二晶片703。引線框結構701除了可支援第一DMOSFET 204B和第二DMOSFET 206B佈置在一個晶片702上，其他與圖5所示引線框501基本一致。在一個實施例中，第一晶片702為半導體倒裝晶片，分為兩個部分，第一部分用於製造第一DMOSFET 204B，其包括多個並聯連接的高側開關元件；第二部分用於製造第二DMOSFET 206B，其包括多個並聯連接的低側開關元件。每一個高側開關元件和低側開關元件包含大量連續並行排列的分立的DMOS電晶體。引線框結構701包括第一部分710和第二部分720和第三部分730。第一部分710作為圖2B中所示的輸入端214接收未調節的輸入電壓VIN，第二部分720作為開關端212，第三部分730作為電氣接地端216。第一部分710包括單向向右延伸的第一多個指形結構711，此處，高側開關元件的汲極通過導電耦合元件702B1電耦接至第一部分710。在第一多個指形結構711上，具有與導電耦合元件702B1接觸的電接觸點711B，因此高側開關元件的汲極耦合至第一部分710，進而連接至固定輸入電壓VIN。第二部分720包括單向向左延伸的第二多個指形結構721，此處，高側開關元件的源極通過導電耦合元件702B2電耦接至第二部分720。在第二多個指形結構721上，具有與導電耦合元件702B2接觸的電接觸點721B，因此高側開關元件的源極耦合至第二部分720，進而連接至開關端。第二部分720進一步包括單向向右延伸的第三多個指形結構722，此處，低側開關元件的汲極通過導電耦合元件702B3電耦接至第二部分720。在第三多個指形結構722上，具有與導電耦合元件702B3接觸的電接觸點722B，因此低側開關元件的汲極耦合至第二部分720，進而連接至開關端。第三部分730包括單向向左延伸的第四多個指形結構731，此處，低側開關元件的源極通過導電耦合元件702B4電耦接至第三部分730。在第四多個指形結構731上，具有與導電耦合元件702B4接觸的電接觸點731B，因此低側開關元件的源極耦合至第三部分730，進而連接至電氣地。應該理解，在衆多實施例中，導電耦合元件(比如702B1、702B2、702B3和702B4)不需要電接觸點(比如711B、721B、722B和731B)而與指形結構711、721、722和731電接觸。這取決於導電耦合元件702B1、702B2、702B3和702B4的結構/材料。例如，當導電耦合元件(比如702B1、702B2、702B3和702B4)為銅/錫支柱凸點，則不需要電接觸點(比如711B、721B、722B和731B)；當導電耦合元件(比如702B1、702B2、702B3和702B4)為焊錫凸點，則需要電接觸點(711B、721B、722B和731B)，此時電接觸點為常規鍍銀區。在各種實施例中，導電耦合元件702B1-702B4可包含導電焊錫凸點、支柱凸點、管腳、焊盤或其結合等結構用以導電連接。在如圖7所示實施例中，導電耦合元件702B1-702B4為倒裝晶片銅/錫支柱凸點。在其他實施例中，導電耦合元件702B1-702B4互相電氣隔離，使得在第一倒裝晶片702和引線框結構701之間確立獨立的平行的電氣路徑。
繼續參見圖7，電氣引線710L、720L和730L分別形成在第一部分710、第二部分720和第三部分730上，作為外部電路的輸入端214、開關端212和電氣接地端216，電耦接至半導體倒裝晶片702上。
繼續參見圖7，第二晶片703垂直堆疊在第一晶片701上，其晶片基底黏貼在頂面朝下的第一倒裝晶片702的底面。第二晶片703進一步包括第一DMOSFET 204B和第二DMOSFET 206B的控制電路，例如圖2B所示的控制器202，以及其他週邊電路，例如保護電路、內部基準電壓產生電路等等。在此結構中，因為第一倒裝晶片702的底面連接至電氣地，因此電氣環境無雜訊，形成在第二晶片703上的控制電路和其他週邊電路不會受第一倒裝晶片702雜訊的影響。因此在第一晶片702和第二晶片703之間不需要特殊隔離材料。
繼續參見圖7，引線框結構701進一步包括第一多個電氣引線740和第二多個電氣引線750被放置在引線框結構501的四周(上側、下側、左側和右側)。根據本發明的一個實施例，第一多個電氣引線740的每一個引線是單獨的金屬線，包括一個指形引線740F和形成在指形引線740F末端的第一電接觸點740B1，此處，第一晶片702通過電耦合單元702B電連接至電氣引線740。這裏應理解，有無電接觸點740B1取決於導電耦合元件702B的結構/材料。第一多個電氣引線740的每一個引線進一步包括形成在指形引線740F首端的第二鍵結點740B2，此處，第二晶片703通過鍵結線電連接至電氣引線740。在一個實施例中，第一多個電氣引線740作為輸入/輸出電氣引線，用於接收來自外部電路或者第二晶片703上的控制電路及其他週邊電路的供電電壓、控制信號和驅動信號等，並為形成在第一晶片702上的第一DMOSFET 204B和第二DMOSFET 206B提供輸入/輸出信號，比如供電電壓、控制信號和驅動信號等。在一個實施例中，第一多個電氣引線740還作為電氣引線，接收來自外部電路或第一晶片702的輸入/輸出信號，比如供電電壓、控制信號和其他電信號等，以及為第二晶片703上的控制電路和其他週邊電路提供供電電壓、控制信號及其他電信號。根據本發明的一個實施例，第二多個電氣引線750的每一個引線是單獨的金屬線，包括一個接觸墊750P和鍵結點750B，此處，第二晶片703通過鍵結線電連接至電氣引線750。在一個實施例中，第二多個電氣引線750作為輸入/輸出電氣引線，為第二晶片703提供輸入/輸出信號，如供電電壓、控制信號或其他信號，因此可在外部電路和第二晶片703上的控制電路和其他週邊電路之間提供電氣路徑。應該理解，在不同的應用場合，第一多個電氣引線740和第二多個電氣引線750的數量是變化的，其接收和輸出的輸入/輸出信號由積體電路700的不同功能決定。
在一個實施例中，對於功率轉換器積體電路700可採用方形扁平無引腳(Quad Flat Leadless，QFN)封裝。當然，引線框結構701也可採用有引線封裝結構，比如小外形封裝(Small Outline Package,SOP)、窄間距小外形封裝(Shrink Small-Outline Package,SOP)、薄型窄間距小外形封裝(Thin Shrink Small-Outline Package,TSSOP)或其他合適的封裝形式。
針對上面的發明技術，可能會有很多改進和變換例。因此必須明白，在本發明所附申請專利範圍範圍內，可採用與以上公開的具體描述不同的其他方式來實施本發明。當然，應意識到，以上公開的內容只是本發明的一個或多個較佳實施例，在所附申請專利範圍提出的本發明的精神和範圍內尚可進行很多修改，這種修改是可以預見的，對於本領域的普通技術人員來說它們顯然未超出與所附申請專利範圍定義的本發明的精神和範圍。
雖然這裏只討論了該積體電路運用於開關模式功率轉換器的情況，但是本發明同樣可以運用在D類音頻放大器、電機控制、冷陰極螢光燈驅動以及小功率設備等。
應該理解到以上公開的內容只是對本發明的一個較佳實施例進行的描述，在不違背本發明精神和保護範圍內還有可修改的方案，因此本發明不被限制在所附申請專利範圍的範圍內。
100．．．開關功率轉換器
101．．．高側功率開關
102．．．低側功率開關
103．．．控制器
104．．．引線框結構
202．．．控制器
204．．．第一開關元件
204A．．．第一VFET
204B．．．第一DMOSFET
206．．．第二開關元件
206A．．．第二VFET
206B．．．第二DMOSFET
208．．．輸出端
210．．．輸入端
212．．．開關端子(SW)
214．．．系統輸入端
216．．．電氣接地端
218．．．電氣地
300．．．積體電路
301．．．引線框結構
302．．．複合成型材料
303．．．第一晶片
303A．．．下層
303B．．．上層
303C．．．區域
303D．．．區域
303F．．．鍵結點
304．．．第二晶片
304A．．．下層
304B．．．上層
304C．．．區域
304D．．．區域
304F．．．鍵結點
305．．．第一部分
305L．．．電氣引線
306．．．第二部分
306F．．．鍵結點
306L．．．電氣引線
307．．．第三部分
307F．．．鍵結點
307L．．．金屬引線
308．．．第三晶片
309．．．電氣引線
309B．．．鍵結點
309P．．．接觸墊
500．．．積體電路
502．．．複合成型材料
503．．．第一倒裝晶片
503B、503B1、503B2．．．導電耦合元件
503T．．．頂面
504．．．第二倒裝晶片
504B1、504B2．．．導電耦合元件
504T．．．頂面
505．．．第一部分
506．．．第二部分
507．．．第三晶片
510．．．第一電氣引線
511．．．第二電氣引線
512．．．第一多個指形結構
512B．．．電接觸點和
513．．．第二多個指形結構
513B．．．電接觸點
521．．．第三電氣引線
522．．．第三多個指形結構
522B．．．電接觸點
523．．．第四多個指形結構
523B．．．電接觸點
530．．．第一多個電氣引線
530B1．．．第一電接觸點
530B2．．．第二鍵結點
530F．．．指形引線
540．．．第二多個電氣引線
540B．．．鍵結點
540P．．．接觸墊
700．．．積體電路
701．．．引線框結構
702．．．第一晶片
702B、702B1-702B4．．．導電耦合元件
703．．．第二晶片
710．．．第一部分
710L．．．電氣引線
711．．．第一多個指形結構
711B．．．電接觸點
720．．．第二部分
720L．．．電氣引線
721．．．第二多個指形結構
721B．．．電接觸點
722．．．第三多個指形結構
722B．．．電接觸點
730．．．第三部分
730L．．．電氣引線
731．．．第四多個指形結構
731B．．．電接觸點
740．．．第一多個電氣引線
740B1．．．電接觸點
740B2．．．第二鍵結點
740F．．．指形引線
750．．．第二多個電氣引線
750B．．．鍵結點
750P．．．接觸墊
附圖作為說明書的一部分，對本發明實施例進行說明，並與實施例一起對本發明原理進行解釋。
圖1所示為開關功率轉換器的傳統封裝方案的俯視圖。
圖2A所示為根據本發明一個實施例，一個開關模式功率轉換器的示意圖。
圖2B所示為根據本發明一個實施例，另一個開關模式功率轉換器的示意圖。
圖3所示為根據本發明一個實施例的積體電路(IC)的示意性實施例的俯視圖，該積體電路實現了如圖2A所示開關模式功率轉換器。
圖4所示為根據本發明一個實施例，在圖3所示的積體電路中沿AB軸的截面圖。
圖5所示為根據本發明一個實施例的積體電路(IC)的俯視圖，該積體電路實現了圖2B所示開關模式功率轉換器。
圖6所示為根據本發明一個實施例，在圖5所示的積體電路中沿AB軸的截面圖。
圖7所示為根據本發明另一個實施例的積體電路(IC)的俯視圖，該積體電路實現了圖2B所示開關模式功率轉換器。
300．．．積體電路
301．．．引線框結構
302．．．複合成型材料
303．．．第一晶片
303A．．．下層
303B．．．上層
303C．．．區域
303D．．．區域
303F．．．鍵結點
304．．．第二晶片
304A．．．下層
304B．．．上層
304C．．．區域
304D．．．區域
304F．．．鍵結點
305．．．第一部分
305L．．．電氣引線
306．．．第二部分
306F．．．鍵結點
306L．．．電氣引線
307．．．第三部分
307F．．．鍵結點
307L．．．金屬引線
308．．．第三晶片
309．．．電氣引線
309B．．．鍵結點
309P．．．接觸墊

Claims (9)

  1. 一種半導體裝置，包括：第一半導體晶片，具有第一開關裝置；第二半導體晶片，具有第二開關裝置；第三半導體晶片，具有控制電路和其他週邊電路；以及引線框結構，至少包括第一部分和第二部分，該引線框結構用於支撐該第一半導體晶片和該第二半導體晶片；其中，該第一半導體晶片和該第二半導體晶片中的至少之一具有耦接至電氣地的無雜訊的電氣表面，用於接收該第三半導體晶片，使得該第三半導體晶片垂直堆疊於具有該無雜訊電氣表面的該第一半導體晶片或該第二半導體晶片上，該第三半導體晶片的基底無隔離地黏貼在該無雜訊的電氣表面上；其中，該第一開關裝置包括第一高電壓垂直場效電晶體，該第二開關裝置包括第二高電壓垂直場效電晶體；該第一半導體晶片包括下層和上層，該下層具有該第一高電壓垂直場效電晶體的汲極；第二半導體晶片包括下層和上層，下層具有該第二高電壓垂直場效電晶體的汲極；該引線框結構的該第一部分用於支撐該第一半導體晶片，該第一部分與該第一高電壓垂直場效電晶體的汲極電連接於第一半導體晶片的下層底面，該第一部分進一步包括第一電氣引線，用以將該第一半導體晶片的下層底面電 耦接至供電電壓；該引線框結構的該第二部分用於支撐該第二半導體晶片，該第二部分與該第二高電壓垂直場效電晶體的汲極電連接於該第二半導體晶片的下層底面，該第二部分進一步包括第二電氣引線，用於將該第二半導體晶片的下層底面電耦接至開關節點。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，該引線框結構的該第一部分和該第二部分互相電氣隔離。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，該引線框結構進一步包括與該第一部分和該第二部分電氣隔離的第三部分，該第三部分包括第三電氣引線，用於電連接至電氣地。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，該引線框結構進一步包括多個輸入/輸出電氣引線，用於將該第一、第二和第三半導體晶片電耦接至外部電路。
  5. 如申請專利範圍第3項所述的半導體裝置，其中，該第一半導體晶片的上層包括具有該第一高電壓垂直場效電晶體的源極的較大區域和具有該第一高電壓垂直場效電晶體的閘極的較小區域；所述第二半導體晶片的上層包括具有該第二高電壓垂直場效電晶體的源極的較大區域和具有該第二高電壓垂直 場效電晶體的閘極的較小區域。
  6. 如申請專利範圍第5項所述的半導體裝置，其中，該第一半導體晶片上層的較大區域通過鍵結線電耦接至該引線框結構的該第二部分。
  7. 如申請專利範圍第5項所述的半導體裝置，其中，該第二半導體晶片上層的較大區域通過該鍵結線電耦接至該引線框結構的該第三部分。
  8. 如申請專利範圍第7項所述的半導體裝置，其中，該第三半導體晶片垂直堆疊在該第二半導體晶片上，該第三半導體晶片的基底黏貼在該第二半導體晶片上層的較大區域上。
  9. 如申請專利範圍第5項所述的半導體裝置，其中，該第三半導體晶片通過該鍵結線電耦接至該第一和第二半導體晶片上層的較小區域上，用於為該第一和第二高電壓垂直場效電晶體的閘極提供控制信號。
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