JP3650001B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に複数の半導体チップが平面的に、または重ね合わせて実装された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、メモリの容量を増大させるために、また回路機能を拡大するために複数のチップが１パッケージされている。
【０００３】
例えば、図１２には、２つの半導体チップ１、２が２次元で配置され、１パッケージされた半導体装置３が示されている。この半導体装置３は、リードフレームで構成され第１のダイパッド４と第２のダイパッド５の周囲には、リード６が多数配置されている。また第１のダイパッド４と第２のダイパッド５の間には、ブリッヂ７が配置されている。そして第１のダイパッド４の上には第１の半導体チップ１が固着され、第２のダイパッド５の上には第２の半導体チップ２が固着され、半導体チップ１、２の第１のボンディングパッド８とリード６上の第２のボンディングパッド９との間は、金属細線１０が接続されている。また第１の半導体チップ１と第２の半導体チップ２を電気的に接続するため、ブリッヂ７を使っている。つまり第１の半導体チップ１のボンディングパッド８とブリッヂ７、このブリッヂ７と前記第２の半導体チップ２のボンディングパッド８ａは、金属細線１０を介して接続されている。そして、全体が絶縁性樹脂１１で１パッケージされている。
【０００４】
また金属細線１０は、一方がボールボンディング、他方がスティッチボンディングで接続されている。このスティッチボンディングは、超音波が長時間加えられ、半導体チップの劣化を招くため、半導体チップ側でボールボンディング、リード６上のボンディングパッド側でスティッチボンディングが採用されている。
【０００５】
しかし第１の半導体チップ１と第２の半導体チップ２を金属細線１０で直接接続する場合、必ずどちらかの半導体チップがスティッチボンディングで接続される。そのため、本構造ではブリッヂ７を形成する事により、どちらの半導体チップもボールボンディングで接続されるように構成している。
【０００６】
【発明が解決しようとする課題】
しかしながら前述した図１２のリードフレームに於いて、リード６…は、タイバーで連結されているため、取り扱いが容易であるが、ブリッヂ７は、アイランド状に形成されるため、このままでは落下してしまい、色々な工夫が施されている。
【０００７】
ここでは、第１のダイパッド４と第２のダイパッド５を連結させる連結片１２を設け、この連結片１２と前記ブリッヂ…を接着テープ１３で貼り合わせている。
【０００８】
しかしこの接着テープ１３は、モールド時に熱が加えられるため、耐熱性が必要であり、高価なものであり、半導体装置としてコストアップになる問題があった。
【０００９】
またブリッヂ７を落下させずに支持する方法としては、フレキシブルシート、セラミック基板またはプリント基板等の支持基板の上にブリッヂを含めたリードパターンを形成し、これをモールドする方法が考えられる。しかしこの支持基板を採用すれば、半導体装置として厚くなり、コストアップになってしまう問題があった。また支持基板にモールドされた半導体チップは、支持基板で熱的に絶縁されるため、半導体チップが温度上昇してしまう問題がった。特に、半導体チップが温度上昇すると、駆動電流の低下、駆動周波数の低下を招き、本来の半導体チップの能力を引き出せない問題もあった。
【００１０】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第１に、お互いが電気的に接続される第１の半導体チップおよび第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップの間に設けられ、前記第１の半導体チップと前記第２の半導体チップを電気的に接続するブリッヂと、前記第１の半導体チップと前記第２の半導体チップの搭載領域を囲むように設けられ、裏面の少なくとも一部が外部との接続電極となる外部接続電極と、前記第１の半導体チップと前記外部接続電極、前記第２の半導体チップと前記外部接続電極を電気的に接続する第１の金属細線と、前記第１の半導体チップと前記ブリッヂ、前記第２の半導体チップと前記ブリッヂを電気的に接続する第２の金属細線と、前記第１の半導体チップ、前記第２の半導体チップ、前記外部接続電極、第１の金属細線および前記第２の金属細線を封止する絶縁性樹脂とを備えた半導体装置に於いて、
前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電極の裏面を露出し、前記第２の金属細線は、前記第１の半導体チップおよび前記第２の半導体チップ上でボールボンディングされ、前記ブリッヂ上でスティッチボンディングされることで解決するものである。
【００１１】
後述する製造方法から明らかな様に、ブリッヂ、外部接続電極は、絶縁性樹脂で支持されているため、従来のような接着テープが不要となり、しかも半導体チップの裏面は、直接実装基板へと実装されるため、半導体チップの温度上昇を防止することができる。
【００１２】
第２に、前記絶縁性樹脂の裏面および前記ブリッヂの裏面に絶縁被膜が設けられることにより、ブリッヂの裏面に実装基板上の配線を延在させることが可能となり、実装基板側の配線パターンの簡略化がはかれる。
【００１３】
第３に、前記絶縁性樹脂の裏面、前記ブリッヂの裏面および前記外部接続電極の裏面に絶縁被膜が設けられ、前記外部接続電極の一部が露出されることで、実装基板側の電極と接続出来るようになり、または絶縁もはかれる。
【００１４】
第４に、樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、外部接続電極およびブリッヂが凸状に形成されている表面を有する板状体を用意し、
前記半導体素子搭載領域に半導体素子を搭載すると共に、前記外部接続電極と前記半導体チップ、ブリッヂと前記半導体チップを電気的に接続し、
前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に絶縁性樹脂を充填し、
前記充填された樹脂の裏面に露出する板状体を取り除いて前記凸部をそれぞれ分離する工程とを有することで解決するものである。
【００１５】
半導体チップの搭載、電気的接続および絶縁性樹脂の充填までは、外部接続電極やブリッヂとなる板状体を支持基板として活用し、外部接続電極やブリッヂの分離は、硬化された絶縁性樹脂を支持基板として採用していることにより、従来用いていたプリント基板、セラミック基板等の支持基板が不要となる。またブリッヂも接着テープを採用することなく形成できる。
【００１６】
【発明の実施の形態】
半導体装置を説明する第１の実施の形態
図１Ａは、本発明による半導体装置の平面図であり、図１Ｂ〜図１Ｅは、図１ＡのＡ−Ａ線に対応する断面図である。また図１Ｂ〜図１Ｅで、半導体装置の裏面構造を４タイプで示した。
【００１７】
本発明は、第１のダイパッド５０と第２のダイパッド５１が実質同一平面に配置され、この周囲には、外部接続電極５２が設けられている。この外部接続電極５２は、表面がボンディングパッドとなり、裏面が外部と接続される。そして第１のダイパッド５０と第２のダイパッド５１の間には、少なくとも１つのブリッヂ５３が設けられている。
【００１８】
また第１のダイパッド５０の上には、第１の半導体チップ５４が固着され、第２のダイパッド５１には第２の半導体チップ５５が固着され、金属細線を介して接続されている。
【００１９】
金属細線には、外部接続電極５２と接続される第１の金属細線５６とブリッヂ５３に接続される第２の金属細線５７がある。また半導体チップの表面には、複数のボンディングパッドが設けられている。そしてそのボンディングパッドの入出力信号に基づき、少なくとも一部のボンディングパッドが選択され、これに対応して外部接続電極５２の位置や数が決定されている。そしてこの選択された半導体チップ上のボンディングパッド５８と外部接続電極５２が第１の金属細線５６を介して接続されている。
【００２０】
一方第１の半導体チップ５４と第２の半導体チップ５５との接続は、第１の半導体チップ５４のボンディングパッド５９とブリッヂ５３の一端が第２の金属細線５７で接続され、ブリッヂ５３の他端と第２の半導体チップ５５のボンディングパッド６０が第２の金属細線５７を介して接続されている。
【００２１】
本構造は、ブリッヂ５３が設けられるため、第１の半導体チップ５４、第２の半導体チップ５５側で接続される金属細線５６、５７は、全てボールボンディングで接続できる。
【００２２】
また図７〜図１１の説明からも明らかな様に、外部接続電極５２、ブリッヂ５３は、導電箔をハーフエッチングし、完全に分離する前に絶縁性樹脂６１でモールドして支持するため、従来用いた接着テープは全く不要となる。
【００２３】
本発明は、外部接続電極５２、ブリッヂ５３が、支持リードやタブ吊りリード等の連結片で支持されず、独立して絶縁性樹脂６１に封止される事にある。しかもこれら独立した外部接続電極５２、ブリッヂ５３は、接着テープもなく封止されていることにある。従って完成品には、前記連結片の切断箇所がないものである。
【００２４】
従来のリードフレームは、吊りリード、タイバー等の連結部材を切除して、完成されたものである。つまりリードの表面から側面、裏面に渡るまで完成品として加工されている。従って完成品のリードフレームであるが故に連結部材が必要になるわけである。そしてこのリードフレームに半導体チップを搭載した後、絶縁性樹脂で封止し、この連結部材を切断していた。そのため、どこにも連結されず島状に配置されるブリッヂ７は、図１２の如く接着テープ１３のような支持部材で接着固定するしか方法は無かった。
【００２５】
しかし本発明に於いて、リードフレームの製造側で、導電箔がハーフエッチングされ、外部接続電極５２、ブリッヂ５３が半完成品の状態で半導体メーカーに供給される。そして半導体メーカー側で素子の実装、電気的接続、絶縁性樹脂による封止を行い、最後に外部接続電極５２、ブリッヂ５３の形状が全域に渡り分離されるように、外部接続電極５２、ブリッヂ５３の裏面を加工している。従って、タブ吊りリード等の連結部材、接着テープを採用することなく、しかも連結部材の機械的分離もなく完成品とする事ができる。
【００２６】
絶縁性樹脂６１の裏面は、図１Ａの斜線部で示した領域が露出している。これを示したものが図１Ｂである。この露出領域に対応した電極を実装基板側に形成し、本半導体装置を固着すると、半導体チップ５４、５５から発生する熱は、熱伝導の優れたダイパッド５０、５１を介し、実装基板側の電極に放熱できる。従来の半導体装置は、全領域がパッケージされていたり、ＳＭＤでは、半田ボールだけが熱伝導部材であり、放熱性が劣り、半導体チップの特性を最大限に発揮できなかったが、本半導体装置は、非常に放熱性が優れ、半導体チップの特性をより発揮させることができる。
【００２７】
図１Ｃは、前述した構造（図１Ｂ）の第１の変形例である。図１Ｂでは、斜線の部分が露出しているため、実装基板側の配線を本半導体装置の裏面に延在させることが難しかった。また外部接続電極５２、ダイパッド５０、５１にロウ材を塗布すると、面積の違いから、ロウ材の厚みが異なり、半導体装置が傾いてしまう問題も発生した。
【００２８】
本発明は、図１Ｃの様に半導体装置の裏面に絶縁被膜６２を形成することで前記問題点を解決している。図１Ａで示した点線の○は、絶縁被膜６２から露出した外部接続電極５２、ダイパッド５０、５１を示すものである。つまりこの○以外は絶縁被膜６２で覆われているため、実装基板に設けられる配線を本半導体装置の裏面に延在させることができる特徴を持つ。更には、○の部分のサイズが実質同一サイズであるため、ロウ材の厚みは実質同一になる。これは、半田印刷後、リフロー後でも同様である。またＡｇ、Ａｕ、Ａｇ−Ｐｄ等の導電ペーストでも同様のことが言える。
【００２９】
続いて第２の変形例を図１Ｄに示す。ダイパッド５０、５１、外部接続電極５２の裏面が絶縁性樹脂６１の裏面よりも凹むように形成されている。この凹み部６３の深さを調整すれば、ここに形成されたロウ材、導電ペーストの量をコントロールでき、接着強度を調整することができる。更には絶縁性樹脂６１から成る飛び出し部６４が有るので、前記ロウ材または導電ペーストが半導体装置の裏面で接触する事も無くなる。尚、図１Ｃと同様に絶縁被膜６２を被覆し、○で示した部分のみを露出させても良い。
【００３０】
更に第３の変形例を図１Ｅに示す。これは、図１Ｄと逆に凸部６５を設けた例である。この凸部の高さを調整することにより、実装基板側にダストが存在しても、半導体装置を良好に接続できるメリットを有する。例えば、図１Ｂ、図１Ｃの半導体装置に於いて、半導体装置と実装基板の間にダストがあると、ロウ材がお互いに融合せず、半田不良になる事が想定できる。しかし凸部を設けることにより、この問題が解決される。
【００３１】
半導体装置を説明する第２の実施の形態
図２Ａは、本発明による半導体装置の平面図であり、図２Ｂ〜図２Ｅは、図２ＡのＡ−Ａ線に対応する断面図である。第１の実施の形態と同様に図２Ｂ〜図２Ｅで、半導体装置の裏面構造を示した。
【００３２】
本発明は、フェイスダウン用の半導体チップ５４、５５を採用することにより、外部接続電極５２を半導体チップの真下に配置でき、本半導体装置の平面積も厚みも小さくできる特徴を有するものである。
【００３３】
第１の半導体チップ５４、第２の半導体チップ５５は、フェイスダウン用のベアチップ、フリップチップ、ＳＭＤ、ウェハスケールＣＳＰ等が活用でき、これら半導体チップ５４、５５上の電極と対応する位置に外部接続電極５２が設けられている。そして外部接続電極５２と半導体チップ５４、５５上の電極が接続手段を介して接続される。この接続手段としては、Ａｕバンプ、ロウ材、半田ボール、導電ボール、異方性導電性樹脂等が可能である。
【００３４】
またブリッヂ５３は、外部接続電極５２ａ、５２ｂと一体で形成され、第１の半導体チップ５４のボンディングパッド５９から第２の半導体チップ５５のボンディングパッド６０に延在されている。
【００３５】
本半導体装置の熱は、半田ボールを介して伝わる程度であり、放熱性に劣る。しかし絶縁性樹脂６１から半導体チップ５４、５５の裏面を露出することにより、また半導体チップ５４、５５裏面の絶縁性樹脂の厚みを薄くすることにより半導体チップの温度上昇を防止することができる。また半導体チップの裏面側に放熱フィンを装着しても良い。
半導体装置を説明する第３の実施の形態
図３Ａは、本発明による半導体装置の平面図であり、図３Ｂ〜図３Ｅは、図３ＡのＡ−Ａ線に対応する断面図である。また前述した２つの実施の形態と同様に図３Ｂ〜図３Ｅで、半導体装置の裏面構造を４タイプで示した。
【００３６】
本発明は、第１の半導体チップ５４の上に第２の半導体チップ５５を重ねたものである。ここでは、２個の半導体チップを重ねたがこれ以上重ねても良い。また金属細線を介して接続されるため、上方の半導体チップの方が小さく形成され、この周囲に下方の半導体チップのボンディングパッドが露出されるような構造で積層される。
【００３７】
まずダイパッド５０があり、この周囲には、外部接続電極５２が設けられている。この外部接続電極５２は、表面がボンディングパッドとなり、裏面が外部と接続される。そして外部接続電極５２の中には、第１の半導体チップ５４と第２の半導体チップ５５を接続するブリッヂ５２Ｃがある。このブリッヂ５２Ｃの数は、それぞれの接続関係により所望の数で形成される。
【００３８】
まずダイパッド５０の上には、第１の半導体チップ５４が固着される。ここで第１の半導体チップ５４が所定の電位に固定されるか、またはフローティングと成るかで固着手段が選択される。つまり所定の電位に固定される場合は、半田または導電ペースト等で固着され、フローティングの場合は、絶縁性接着剤で固着される。そしてこの第１の半導体チップ５４の上には、絶縁性接着剤で第２の半導体チップ５５が固着される。そして第１の半導体チップ５４のボンディングパッド５８Ａと外部接続電極５２Ａが金属細線５６Ａで、第２の半導体チップ５５のボンディングパッド５８Ｂと外部接続電極５２Ｂが金属細線５６Ｂを介して接続されている。
【００３９】
一方第１の半導体チップ５４と第２の半導体チップ５５との接続は、第１の半導体チップ５４のボンディングパッド５９ａと外部接続電極５２Ｃが金属細線６０で接続され、外部接続電極５２Ｃと第２の半導体チップ５５のボンディングパッド５９ｂが金属細線６０を介して接続される。尚、外部接続電極５２Ｃは、少なくとも２本の金属細線が接続されるため、そのサイズが他の外部接続電極よりも大きく形成されても良い。
【００４０】
本構造は、外部接続電極５２Ｃが設けられてあるため、第１の半導体チップ５４、第２の半導体チップ５５側で接続される金属細線は、全てボールボンディングで接続することができる特徴を有する。
【００４１】
また外部接続電極５２は、導電箔をハーフエッチングし、完全に分離する前に絶縁性樹脂６１でモールドして支持するため、従来用いた接着テープは全く不要となる。
【００４２】
本発明は、外部接続電極５２が、支持リードやタブ吊りリード等の連結部材で支持されず、独立して絶縁性樹脂６１に封止される。しかもこれら独立した外部接続電極５２は、接着テープもなく封止されていることにある。従って完成品には、前記連結部材の切断箇所もないものである。
【００４３】
従来のリードフレームは、吊りリード、タイバー等の連結片を除いて、完成されたものである。つまりリードの表面から側面、裏面に渡るまで完成品として加工されている。従って完成品のリードフレームであるが故に連結部材が必要になるわけである。そしてこのリードフレームに半導体チップを搭載した後、絶縁性樹脂で封止し、この連結部材を切断していた。そのため、どこにも連結されず島状に配置されるブリッヂは、接着テープのような支持部材で接着固定するしか方法は無かった。
【００４４】
しかし本発明に於いて、リードフレームの製造側で、外部接続電極５２は、導電箔がハーフエッチングされた半完成品の状態で半導体メーカーに供給される。そして半導体メーカー側で素子の実装、電気的接続、絶縁性樹脂による封止を行い、最後に外部接続電極５２の形状が全域に渡り分離されるように、裏面を加工している。従って、タブ吊りリード等の連結部材、接着テープを採用することなく、しかも連結部材の機械的分離もなく完成品とする事ができる。
【００４５】
絶縁性樹脂６１の裏面は、図３Ａのダイパッド５０と外部接続電極５２…が露出している。これを示したものが図３Ｂである。この露出領域に対応した電極を実装基板側に形成し、本半導体装置を固着すると、半導体チップ５４から発生する熱は、熱伝導の優れたダイパッド５０を介し、実装基板側の電極に放熱できる。従来の半導体装置は、全領域がパッケージされていたり、ＳＭＤでは、半田ボールだけが熱伝導部材であり、放熱性が劣り、半導体チップの特性を最大限に発揮できなかったが、本半導体装置は、非常に放熱性が優れ、半導体チップの特性をより発揮させることができる。
【００４６】
図３Ｃは、前述した構造（図３Ｂ）の第１の変形例である。図３Ｂでは、斜線の部分が露出しているため、実装基板側の配線を本半導体装置の裏面に延在させることが難しかった。また外部接続電極５２やダイパッド５０にロウ材を塗布すると、面積の違いから、ロウ材の厚みが異なり、電気的接続不良が想定できる。
【００４７】
本発明は、図３Ｃの様に半導体装置の裏面に絶縁被膜６２を形成することで解決している。図３Ａで示した点線の○は、絶縁被膜６２から露出した外部接続電極５２、ダイパッド５０を示すものである。つまりこの○以外は絶縁被膜６２で覆われているため、実装基板に設けられる配線を本半導体装置の裏面に延在させることができる。更には、○の部分のサイズが実質同一サイズであるため、ロウ材の厚みは実質同一になる。これは、半田印刷後、リフロー後でも同様である。またＡｇ、Ａｕ、Ａｇ−Ｐｄ等の導電ペーストでも同様のことが言える。
【００４８】
続いて第２の変形例を図３Ｄに示す。ダイパッド５０、外部接続電極５２の裏面が絶縁性樹脂６１の裏面よりも凹むように形成されている。この凹み部６３の深さを調整すれば、ここに形成されたロウ材、導電ペーストの量をコントロールでき、接着強度を調整することができる。更には絶縁性樹脂６１から成る飛び出し部６４が有るので、前記ロウ材または導電ペーストが半導体装置の裏面で接触する事も無くなる。尚、図３Ｃと同様に絶縁性樹脂６１を被覆し、○で示した部分のみを露出させても良い。
【００４９】
更に第３の変形例を図３Ｅに示す。これは、図３Ｄと逆に凸部６５を設けた例である。この凸部の高さを調整することにより、実装基板側にダストが存在しても、半導体装置を良好に接続できるメリットがある。例えば、図３Ｂ、図３Ｃの半導体装置に於いて、半導体装置と実装基板の間にダストがあると、ロウ材がお互いに融合せず、半田不良になる事が想定できる。しかし凸部を設けることにより、この問題が解決される。これは図３Ｄでも同様である。
半導体装置を説明する第４の実施の形態
本実施の形態を図４に示す。図４は、図１と図３の組み合わせで成る。第１のダイパッド５０には、図３の構造の様に、半導体チップ７０、７１が積層される。また第２のダイパッド５１には、第３の半導体チップ７３が固着される。そして第１の半導体チップ７０、第２の半導体チップ７１または第３の半導体チップは、電気的接続に従い、外部接続電極５２…やブリッヂ５３を介して相互に接続される。
【００５０】
詳細な説明は、図１や図３で説明しているので、省略する。
半導体装置を説明する第５の実施の形態
本実施の形態を図５に示す。図５は、図１の変形例であり、ブリッヂ５３Ａとブリッヂ５３Ｂとの間に回路素子が接続されているものである。ここでは回路素子としてチップコンデンサＣが接続されている。
半導体装置を説明する第６の実施の形態
本実施の形態を図６に示す。図６は、図３の変形例であり、２つの外部接続電極の間に回路素子、例えばチップコンデンサＣが接続されているものである。
半導体装置の製造方法を説明する第７の実施の形態
Ｃｕを主材料とした導電箔を採用し、半導体装置８０が製造されるまでを図７〜図１１を採用して説明する。
【００５１】
まず図７の様に導電箔から成る板状体８１を用意する。この板状体８１は、第１の表面８２、第２の表面８３は、平坦であり、更に第２の表面８３に導電パターンが形取られた導電被膜８４またはホトレジストが形成されている。尚、導電パターンは、図８の如く斜線でハッチングされた部分である。また導電被膜の代わりにホトレジストを採用する場合、ホトレジストの下層には、少なくともボンディングパッドに対応する部分に導電被膜が形成される。
【００５２】
続いて、前記導電被膜８４またはホトレジストを介して板状体８１をハーフエッチングする。エッチング深さは、板状体８１の厚みよりも浅ければよい。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
【００５３】
そしてハーフエッチングすることにより、導電パターンが板状体８１の第２の表面８３に凸状に現れる。尚、板状体８１は、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの積層体でも良い。特に、Ａｌ−Ｃｕ−Ａｌの積層体は、熱膨張係数の差により発生する反りを防止できる。（以上図８を参照）
続いて半導体素子搭載領域に半導体素子８５を固着し、半導体素子８５のボンディング電極と第１のパッド８６を電気的に接続する。図面では、半導体素子８５がフェィスアップで実装されるため、接続手段として金属細線８７が採用される。
【００５４】
このボンデイングに於いて、第１のパッド８６は板状体８１と一体であり、しかも板状体８１の裏面は、フラットであるため、ボンディングマシーンのテーブルに面で当接される。従って板状体８１がボンディングテーブルに完全に固定されれば、第１のパッド８６の位置ずれもなく、ボンディングエネルギーを効率よく金属細線８７と第１のパッド８６に伝えることができる。よって、金属細線の固着強度を向上させて接続することができる。ボンディングテーブルの固定は、例えばテーブル全面に複数の真空吸引孔を設けることで可能となる。
【００５５】
またフェィスダウン型の半導体素子を採用する場合、半導体素子８５上の電極は、半田ボール、Ａｕや半田等のバンプが形成され、この真下に第１のパッド８６が来るように配置され、両者が固着される。詳細は、図２を参照。
【００５６】
またパッド８６には、受動素子が半田等のロウ材、Ａｇペースト等の導電ペースト等を介して固着されても良い。尚、ここで採用できる受動素子は、チップ抵抗、チップコンデンサ、印刷抵抗、コイル等である。（以上図９を参照）
そして前記導電パターン、半導体素子８５、および接続手段を覆うように絶縁性樹脂８９が形成される。絶縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良い。
【００５７】
また、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマー、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００５８】
本実施の形態では、絶縁性樹脂の厚さは、金属細線８７の頂部から上に約１００μｍが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
【００５９】
尚、注入に於いて、導電パターンは、シート状の板状体８１と一体で成るため、板状体８１のずれが無い限り、導電パターンの位置ずれは全くない。
ここでも下金型と板状体８１裏面の固定は、真空吸引で実現できる。
【００６０】
以上、絶縁性樹脂８９には、凸部として形成された導電パターン、半導体素子が埋め込まれ、凸部よりも下方の板状体８１が裏面に露出されている。（以上図１０を参照）
続いて、前記絶縁性樹脂８９の裏面に露出している板状体８１を取り除き、導電パターンを個々に分離する。
【００６１】
ここの分離工程は、色々な方法が考えられ、裏面をエッチングにより取り除いても良いし、研磨や研削で削り込んでも良い。また、両方を採用しても良い。例えば、絶縁性樹脂８９が露出するまで削り込んでいくと、板状体８１の削りカスや外側に薄くのばされたバリ状の金属が、絶縁性樹脂８９に食い込んでしまう問題がある。そのため、絶縁性樹脂８９が露出する手前で、削り込みを停止し、その後は、エッチングにより導電パターンを分離すれば、導電パターンの間に位置する絶縁性樹脂に板状体８１の金属が食い込むこと無く形成できる。これにより、微細間隔の導電パターン同士の短絡を防止することができる。
【００６２】
また半導体装置８０と成る１ユニットが複数形成されている場合は、この分離の工程の後に、個々の半導体装置８０としてダイシングする工程がある。
【００６３】
ここではダイシング装置を採用して個々に分離しているが、チョコレートブレークでも、プレスやカットでも可能である。（以上図１１を参照）
以上の製造方法により複数の導電パターン、半導体素子８５および絶縁性樹脂８９の３要素で、軽薄短小のパッケージが実現できる。
【００６４】
次に、以上の製造方法により発生する効果を説明する。
【００６５】
まず第１に、導電パターンは、ハーフエッチングされ、板状体と一体となって支持されているため、従来支持基板として用いた基板を無くすことができる。
【００６６】
第２に、板状体は、ハーフエッチングされて凸部となった導電パターンが形成されるため、導電パターンの微細化が可能となる。従って導電パターン幅、導電パターン間隔を狭くすることができ、より平面サイズの小さいパッケージが形成できる。
【００６７】
第３に、前記３要素で構成されるため、必要最小限で構成でき、極力無駄な材料を無くすことができ、コストを大幅に抑えた薄型の半導体装置が実現できる。
【００６８】
第４に、ダイパッド、外部接続電極、ブリッヂ、配線は、ハーフエッチングで凸部と成って形成され、個別分離は封止の後に行われるため、タイバー、吊りリードは不要となる。よって、タイバー（吊りリード）の形成、タイバー（吊りリード）のカットは、本発明では全く不要となる。更にはブリッヂは、接着テープの支持もなく形成することができる。
【００６９】
第５に、凸部となった導電パターンが絶縁性樹脂に埋め込まれた後、絶縁性樹脂の裏面から板状体を取り除いて、リードを分離しているため、従来のリードフレームのように、リードとリードの間に発生する樹脂バリを無くすことができる。
【００７０】
第６に、半導体素子の裏面が絶縁性樹脂の裏面から露出するので、本半導体装置から発生する熱を、本半導体装置の裏面から効率よく放出することができる。
【００７１】
【発明の効果】
以上の説明から明らかなように、本発明は、導電被膜またはホトレジストを介して導電パターンをハーフエッチングできる構造を有する。更には板状体を表から裏まで、プレスやエッチングで抜かず、途中で止め半導体装置の外部接続電極、ブリッヂの導電パターンとして構成することができる。このハーフエッチングが採用できる構造により、導電パターンの間隔を狭める事ができ、より微細なパターンが可能となる。またダイパッド、外部接続電極、ブリッヂは板状体と一体で構成されるため、変形や反り等が抑制でき、タイバー、吊りリードを不要とする事ができる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事で導電パターンの分離が可能となり、位置ずれも無く所定の位置に導電パターンを配置することができる。特にブリッヂは、従来接着テープを用いて支持していたが、本発明によりこの支持手段を採用することなく絶縁性樹脂に埋め込むことができる。
【００７２】
またハーフエッチングされたシート状の導電箔上に絶縁性樹脂を形成するため、従来リードとリードの間から発生したバリをなくすことができる。
【００７３】
また板状体をＣｕを主材料で構成し、導電被膜をＮｉ、Ａｇ、ＡｕまたはＰｄ等で構成すると、導電被膜をエッチングマスクとして活用することができ、更には、ハーフエッチングした際、その側面を湾曲構造にしたり、導電パターンの表面に導電被膜によるひさしを形成することができ、アンカー効果を持たせた構造とすることができる。従って絶縁性樹脂の裏面に位置する導電パターンの抜け、反りを防止することができる。
【００７４】
また板状体で製造される半導体装置は、半導体素子、導電パターン等の導電路および絶縁性樹脂の必要最小限で構成され、資源に無駄のない半導体装置となる。よってコストを大幅に低減できる半導体装置を実現できる。また絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、非常に小型化、薄型化および軽量化された半導体装置を実現できる。
【００７５】
しかも半導体素子がロウ材、Ａｕ、Ａｇ等の導電被膜を介して直接ダイパッドに固着されている場合、ダイパッドの裏面が露出されているため、半導体素子から発生する熱をダイパッドを介して直接実装基板に伝えることができる。特にこの放熱性により、パワー素子の実装も可能となる。
【００７６】
また本半導体装置は、分離溝の裏面と導電パターンの裏面は、実質一致している平坦な面を有する構造となっており、狭ピッチＱＦＰ等を実装基板に実装しても、半導体装置自身をそのまま水平に移動できるので、外部取り出し用電極のずれの修正が極めて容易となる。
【００７７】
また、絶縁性樹脂の被着時まで板状体で全体を支持し、導電パターンの分離、ダイシングは絶縁性樹脂が支持基板となる。従って、従来例で説明した如く、支持基板が要らなくなり、コスト的にも安価にできるメリットを有する。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置を説明する図である。
【図２】本発明の第２の半導体装置を説明する図である。
【図３】本発明の第３の半導体装置を説明する図である。
【図４】本発明の第４の半導体装置を説明する図である。
【図５】本発明の第５の半導体装置を説明する図である。
【図６】本発明の第６の半導体装置を説明する図である。
【図７】本発明の半導体装置の製造方法を説明する図である。
【図８】本発明の半導体装置の製造方法を説明する図である。
【図９】本発明の半導体装置の製造方法を説明する図である。
【図１０】本発明の半導体装置の製造方法を説明する図である。
【図１１】本発明の半導体装置の製造方法を説明する図である。
【図１２】従来のリードフレームを使った半導体装置を説明する図である。
【符号の説明】
５０ 第１のダイパッド
５１ 第２のダイパッド
５２ 外部接続電極
５３ ブリッヂ
５４ 第１の半導体チップ
５５ 第２の半導体チップ
５６ 金属細線
５７ 金属細線
５８、５９、６０ ボンディングパッド
６１ 絶縁性樹脂
６２ 絶縁被膜

Claims (19)

  1. お互いが電気的に接続される第１の半導体チップおよび第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップの間に設けられ、前記第１の半導体チップと前記第２の半導体チップを電気的に接続するブリッヂと、
    前記第１の半導体チップと前記第２の半導体チップの周囲に設けられ、裏面の少なくとも一部が外部との接続電極となる外部接続電極と、
    前記第１の半導体チップと前記外部接続電極、前記第２の半導体チップと前記外部接続電極を電気的に接続する第１の金属細線と、
    前記第１の半導体チップと前記ブリッヂ、前記第２の半導体チップと前記ブリッヂを電気的に接続する第２の金属細線と、
    前記第１の半導体チップ、前記第２の半導体チップ、前記ブリッヂ、前記外部接続電極、第１の金属細線および前記第２の金属細線を封止する絶縁性樹脂とを備えた半導体装置に於いて、
    前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電極の裏面を露出し、
    前記第２の金属細線は、前記第１の半導体チップおよび前記第２の半導体チップ上でボールボンディングされ、前記ブリッヂ上でスティッチボンディングされ、
    前記絶縁性樹脂の裏面および前記ブリッヂの裏面に絶縁被膜が設けられることを特徴とした半導体装置。
  2. 少なくとも前記外部接続電極の一部が、前記絶縁被膜から露出されることを特徴とした請求項１に記載の半導体装置。
  3. 前記ブリッヂおよび前記外部接続電極の裏面は、前記絶縁樹脂の裏面よりも凹んで形成されることを特徴とした請求項１または請求項２に記載の半導体装置。
  4. お互いが電気的に接続される第１の半導体チップおよび第２の半導体チップと、
    前記第１の半導体チップを固着する第１のダイパッドと、
    前記第２の半導体チップを固着する第２のダイパッドと、
    前記第１の半導体チップと前記第２の半導体チップの間に設けられ、前記第１の半導体チップと前記第２の半導体チップを電気的に接続する少なくとも一つのブリッヂと、
    前記第１の半導体チップと前記第２の半導体チップの搭載領域の周囲に設けられ、裏面の少なくとも一部が外部との接続電極となる外部接続電極と、
    前記第１の半導体チップと前記外部接続電極、前記第２の半導体チップと前記外部接続電極を電気的に接続する第１の金属細線と、
    前記第１の半導体チップ、前記ブリッヂおよび前記第２の半導体チップを電気的に接続する第２の金属細線と、
    前記第１の半導体チップ、前記第２の半導体チップ、前記ブリッヂ、前記外部接続電極、第１の金属細線および前記第２の金属細線を封止する絶縁性樹脂とを備えた半導体装置に於いて、
    前記絶縁性樹脂は、前記第 1 のダイパッド、前記第２のダイパッド、前記ブリッヂおよび前記外部接続電極の裏面を露出し、
    前記第２の金属細線は、前記第１の半導体チップおよび前記第２の半導体チップ上でボールボンディングされ、前記ブリッヂ上でスティッチボンディングされ、
    前記絶縁性樹脂の裏面、前記第１のダイパッド、前記第２のダイパッドおよび前記ブリッヂの裏面に絶縁被膜が設けられることを特徴とした半導体装置。
  5. 少なくとも前記外部接続電極の一部が、前記絶縁被膜から露出されることを特徴とした請求項４に記載の半導体装置。
  6. 前記第１のダイパッド、前記第２のダイパッド、前記ブリッヂおよび前記外部接続電極の裏面は、前記絶縁樹脂の裏面よりも凹んで形成されることを特徴とする請求項４または請求項５に記載の半導体装置。
  7. お互いが積層された第１の半導体チップおよび第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップを電気的に接続するブリッヂと、
    前記第１の半導体チップと前記第２の半導体チップの搭載領域の周囲に設けられ、裏面の少なくとも一部が外部との接続電極となる外部接続電極と、
    前記第１の半導体チップと前記外部接続電極、前記第２の半導体チップと前記外部接続電極を電気的に接続する第１の金属細線と、
    前記第１の半導体チップと前記ブリッヂ、前記第２の半導体チップと前記ブリッヂを電気的に接続する第２の金属細線と、
    前記第１の半導体チップ、前記第２の半導体チップ、前記ブリッヂ、前記外部接続電極、第１の金属細線および前記第２の金属細線を封止する絶縁性樹脂とを備えた半導体装置に於いて、
    前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電極の裏面を露出し、
    前記第２の金属細線は、前記第１の半導体チップおよび前記第２の半導体チップ上でボールボンディングされ、前記ブリッヂ上でスティッチボンディングされ、
    前記絶縁性樹脂の裏面および前記ブリッヂの裏面に絶縁被膜が設けられることを特徴とした半導体装置。
  8. 少なくとも前記外部接続電極の一部が、前記絶縁被膜から露出されることを特徴とした請求項７に記載の半導体装置。
  9. 前記ブリッヂおよび前記外部接続電極の裏面は、前記絶縁樹脂の裏面よりも凹んで形成されることを特徴とする請求項７または請求項８に記載の半導体装置。
  10. お互いが積層された第１の半導体チップおよび第２の半導体チップと、
    下層に配置された前記第１の半導体チップを固着するダイパッドと、
    前記第１の半導体チップと前記第２の半導体チップを電気的に接続する少なくともひとつのブリッヂと、
    前記第１の半導体チップと前記第２の半導体チップの周囲に設けられ、裏面の少なくとも一部が外部との接続電極となる外部接続電極と、
    前記第１の半導体チップと前記外部接続電極、前記第２の半導体チップと前記外部接続電極を電気的に接続する第１の金属細線と、
    前記第１の半導体チップ、前記ブリッヂおよび前記第２の半導体チップを電気的に接続する第２の金属細線と、
    前記第１の半導体チップ、前記第２の半導体チップ、前記ダイパッド、前記ブリッヂ、前記外部接続電極、第１の金属細線および前記第２の金属細線を封止する絶縁性樹脂とを備えた半導体装置に於いて、
    前記絶縁性樹脂は、前記ダイパッド、前記ブリッヂおよび前記外部接続電極の裏面を露出し、
    前記第２の金属細線は、前記第１の半導体チップおよび前記第２の半導体チップ上でボールボンディングされ、前記ブリッヂ上でスティッチボンディングされ、
    前記絶縁性樹脂の裏面、前記ダイパッドおよび前記ブリッヂの裏面に絶縁被膜が設けられることを特徴とした半導体装置。
  11. 少なくとも前記外部接続電極の一部が、前記絶縁被膜から露出されることを特徴とした請求項１０に記載の半導体装置。
  12. 前記ダイパッド、前記ブリッヂおよび前記外部接続電極の裏面よりも凹んで形成されることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  13. 樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、外部接続電極およびブリッヂを含む導電パターンが凸状に形成されている表面を有する板状体を用意し、
    半導体素子搭載領域に半導体素子を搭載すると共に、前記外部接続電極と前記半導体チップ、ブリッヂと前記半導体チップを電気的に接続し、
    前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に絶縁性樹脂を充填し、
    前記充填された樹脂の裏面に露出する板状体を取り除いて、前記導電パターンをそれぞれ分離し、
    絶縁性樹脂の裏面に前記外部接続電極の一部が露出するように絶縁被膜を形成することを特徴とした半導体装置の製造方法。
  14. 前記樹脂封止領域に対応する前記板状体の裏面の全域は、下金型に当接されることを特徴とした請求項１３に記載の半導体装置の製造方法。
  15. 前記金型の当接領域は、真空吸引手段が分散されて配置されることを特徴とした請求項１３に記載の半導体装置の製造方法。
  16. 樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、外部接続電極、ダイパッドおよびブリッヂを含む導電パターンが凸状に形成されている表面を有する板状体を用意し、
    前記ダイパッドに半導体素子を積層して固着すると共に、前記外部接続電極と前記半導体チップ、ブリッヂと前記半導体チップを電気的に接続し、
    前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に樹脂を充填し、
    前記充填された樹脂の裏面に露出する板状体を取り除いて前記導電パターンをそれぞれ分離し、
    この絶縁性樹脂の裏面に、少なくとも前記外部接続電極の一部が露出するように絶縁被膜を形成することを特徴とした半導体装置の製造方法。
  17. 前記絶縁被膜から露出された前記外部接続電極の一部は、実質同一平面であり、
    前記外部接続電極の一部および前記ダイパッドの一部には、ロウ材または導電ペーストが設けられることを特徴とした請求項１６に記載の半導体装置の製造方法。
  18. 前記樹脂封止領域に対応する前記板状体の裏面の全域は、下金型に当接されることを特徴とした請求項１６に記載の半導体装置の製造方法。
  19. 前記下金型の当接領域は、真空吸引手段が分散されて配置されることを特徴とした請求項１６に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP4514709B2 (ja) * 2003-03-11 2010-07-28 古河電気工業株式会社 プリント配線基板、その製造方法、リードフレームパッケージおよび光モジュール
DE10317018A1 (de) * 2003-04-11 2004-11-18 Infineon Technologies Ag Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
JP4587743B2 (ja) * 2004-08-27 2010-11-24 三洋電機株式会社 回路装置
TWI249209B (en) * 2004-12-22 2006-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with support structure and fabrication method thereof
US7537965B2 (en) * 2006-06-21 2009-05-26 Delphi Technologies, Inc. Manufacturing method for a leadless multi-chip electronic module
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
US7750451B2 (en) * 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
KR100802393B1 (ko) * 2007-02-15 2008-02-13 삼성전기주식회사 패키지 기판 및 그 제조방법
US7911053B2 (en) * 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
CN101675510B (zh) * 2007-05-16 2011-12-14 库利克和索夫工业公司 金属线接合方法和接合力校准
US7759806B2 (en) * 2007-09-20 2010-07-20 Stats Chippac Ltd. Integrated circuit package system with multiple device units
US8115285B2 (en) 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US7986048B2 (en) * 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
JP5136458B2 (ja) * 2009-02-20 2013-02-06 ヤマハ株式会社 半導体パッケージ及びその製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
US8212354B2 (en) * 2009-12-17 2012-07-03 Oracle America, Inc. Active plastic bridge chips
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
CN102299083B (zh) * 2010-06-23 2015-11-25 飞思卡尔半导体公司 薄半导体封装及其制造方法
US8314489B2 (en) * 2010-09-13 2012-11-20 Infineon Technologies Ag Semiconductor module and method for production thereof
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking
US8519519B2 (en) * 2010-11-03 2013-08-27 Freescale Semiconductor Inc. Semiconductor device having die pads isolated from interconnect portion and method of assembling same
JP5514134B2 (ja) * 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5936310B2 (ja) * 2011-03-17 2016-06-22 三菱電機株式会社 パワー半導体モジュール及びその取り付け構造
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
JP5752026B2 (ja) 2011-12-16 2015-07-22 ルネサスエレクトロニクス株式会社 半導体装置
US8501517B1 (en) 2012-04-09 2013-08-06 Freescale Semiconductor, Inc. Method of assembling pressure sensor device
JP5974667B2 (ja) * 2012-06-25 2016-08-23 株式会社デンソー 電子装置
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
TWM458672U (zh) * 2013-04-10 2013-08-01 Genesis Photonics Inc 光源模組
DE102014102810A1 (de) * 2014-03-04 2015-09-10 Osram Opto Semiconductors Gmbh Herstellung optoelektronischer Bauelemente
US9355963B2 (en) 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10037970B2 (en) * 2016-09-08 2018-07-31 Nxp Usa, Inc. Multiple interconnections between die
US9773753B1 (en) * 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
US10128169B1 (en) * 2017-05-12 2018-11-13 Stmicroelectronics, Inc. Package with backside protective layer during molding to prevent mold flashing failure
CN112951799B (zh) * 2021-02-05 2022-03-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2439478A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
JP2840317B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH03169062A (ja) * 1989-11-28 1991-07-22 Nec Kyushu Ltd 半導体装置
JP2927053B2 (ja) * 1991-07-05 1999-07-28 日本電気株式会社 リードレスチップキャリア型ハイブリッドｉｃ
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
TW388976B (en) * 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
TW409330B (en) * 1999-03-20 2000-10-21 United Microelectronics Corp Repairable multi-chip module package
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor

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