JP5940257B2 - リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置 - Google Patents

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Description

本発明は、ダイパッド（半導体素子搭載部）が露出するタイプの半導体装置のバリ抑制方法に関する。
半導体素子は情報や信号の処理だけでなく、電気回路や電子回路などの電流や電力の制御にも用いられる。このような電流や電力の制御に用いられる半導体素子は、情報や信号処理に使用される半導体素子に比べて大きな電流や電圧（電力）を消耗するので、これを通常の半導体素子と区別してパワー素子と呼ぶ。
このようなパワー素子が組み込まれた半導体パッケージ（半導体装置ともいう）は、その内部に高電流が流れ、かつ、高電圧下で動作するため、大量の熱が発生することになる。従って、半導体パッケージ内部のチップ（半導体素子）で発生する熱を外部に放出するために、ダイパッドの下面にヒートスプレッダを挿入したり、ヒートスラグを取り付けることになる。しかし、最近では半導体パッケージの製造コストを節減するために、ダイパッドの裏面を半導体パッケージの外部に直接露出させる方法が試みられている。
しかし、ダイパッドの裏面をパッケージから直接露出させるために、ダイパッドの裏面を樹脂成型金型に押し当てて封止樹脂を注入するときに、露出したダイパッドの裏面と樹脂成型金型の隙間から封止樹脂が流れ込んでしまい、ダイパッドの裏面の露出する部分と、封止樹脂で包まれる部分との境界に封止樹脂が正常に成形できず樹脂バリを形成していた。
従って、樹脂バリが形成されることによって、半導体パッケージの裏面がきちんとした形状に露出されず、熱放出通路となるダイパッドの裏面の一部又は全部が樹脂で覆われてしまい、熱放出効果を低下させる原因となっていた。
このため、特許文献１では、ダイパッドの裏面にリング状の溝を形成し、封止樹脂の注入時にダイパッドの裏面と樹脂成型金型との間に侵入した封止樹脂をこの溝内に流入させることで封止樹脂が溝を超えて侵入するのを防止している。
また、特許文献２では、パンチでダイパッドの裏面を押圧することによって、ダイパッドの裏面の露出面周囲に突出壁を形成し、この突出壁によって、封止樹脂が突出壁より内側のダイパッドの裏面に侵入するのを防止している。
特開２００６−１３５１００号公報（図２） 特開２００８−２７０６６１号公報（図１）
しかしながら、特許文献１の場合は、溝によって樹脂バリの形成を抑制し、ダイパッドの裏面の露出する面積を確保できても、溝の内部には封止樹脂が入り込んでしまうため、溝に厚い樹脂バリが形成されるという問題があった。
そして、特許文献２の場合は、ダイパッドの裏面の周囲に突出壁を形成して封止樹脂の侵入を防止しているが、通常ダイパッドの裏面が露出する半導体パッケージ構造の場合は、樹脂封止時にダイパッドを樹脂成型金型の上型で押さえることができないため、突出壁の高さに僅かなバラつきがあった場合は、突出壁の隙間から樹脂が入り込み、ダイパッドの裏面の突出壁内部に厚い樹脂バリを形成するという問題があった。
また、特許文献１、２の何れの発明においても、図４（Ａ）、（Ｂ）に示すように、ダイパッド７０の裏面の角７１が尖っていない場合は、樹脂成型金型の下型７２とダイパッド７０の裏面の角から樹脂が入り込んでしまい、図５（Ａ）、（Ｂ）に示すように、ダイパッド７０の一部が樹脂により押し上げられて、傾いた状態でダイパッド７０の裏面の一部に厚い樹脂バリ７３を形成していた。なお、図４、図５において、７４は半導体素子を、７５、７６はリードを、７７は封止樹脂を、７８は上型を示す。
即ち、特許文献１、２に記載された発明では、ダイパッド７０の裏面への樹脂バリ７３の形成を完全に防止することはできなかった。以上のように、従来の技術では樹脂バリ７３は必ず発生してしまい、樹脂バリ７３が発生した場合は、製品の放熱性を阻害してしまう恐れがあった。そのため、通常の樹脂バリを除去する工法としては、樹脂バリ７３を剥離できる溶液中に半導体パッケージ８０を所定時間浸した後に高水圧の水流にて樹脂バリ７３を除去している。また、放熱性を確保するために、樹脂バリが大きく厚いものを除去する工法として、樹脂成型後に樹脂バリ７３にレーザーを照射し、樹脂バリ７３を炭化した後に、樹脂バリ７３を剥離できる溶液中に、半導体パッケージ８０を所定時間浸した後、更に、高水圧の水流にて樹脂バリ７３を除去している。このような工程を、外装めっき工程の前処理として行っているのが一般的である。
ところが、樹脂バリ７３が厚く形成されている場合や、樹脂バリ７３の面積が広い場合は、樹脂バリ７３を除去するためにレーザーの照射や溶液への浸水等のエネルギーを多く必要とすることから、樹脂バリ７３のみならず、半導体パッケージ８０内の封止樹脂７７とリードフレーム８１をも剥離してしまい、半導体パッケージ８０の製品としての機能を損なう虞があった。
本発明は、かかる事情に鑑みてなされたもので、ダイパッドが底面から露出した半導体装置において、ダイパッドへの樹脂バリの付着がなく、放熱性能のよいリードフレーム、リードフレームの製造方法、及びこれを用いた半導体装置を提供することを目的とする。
前記目的に沿う第１の発明に係るリードフレームは、半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置に使用するリードフレームにおいて、
前記ダイパッドの裏面の外周部に、パッケージ下面方向に突出する第１の金属バリが形成され、前記第１の金属バリの先端が平坦となって揃っており、しかも、前記第１の金属バリの各針の間に樹脂を不均一に滲み出させる隙間が形成されている。
第１の発明に係るリードフレームにおいて、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子が形成され、前記複数の外部端子の各端子外周部に、パッケージ下面方向に突出する第２の金属バリが形成され、前記第２の金属バリの先端が平坦となって揃っており、しかも、前記第２の金属バリの各針の間に樹脂を不均一に滲み出させる隙間が形成されているのが好ましい。
ここで、前記第１、第２の金属バリの高さは０μｍを超え１０μｍ以下とするのがよい。
第２の発明に係るリードフレームの製造方法は、半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置に使用するリードフレームの製造方法において、
前記ダイパッドを打ち抜き形成した際に同時に形成された第１’の金属バリをパンチで押圧することによって、前記ダイパッドの外周部に先端が平坦となって揃った第１の金属バリを形成し、しかも前記第１の金属バリの各針の間に樹脂を不均一に滲み出させる隙間を形成する。
第２の発明に係るリードフレームの製造方法において、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子を打ち抜き形成した際に、同時に前記複数の外部端子の各端子外周部に形成された第２’の金属バリをパンチで押圧することによって、前記各端子外周部に先端が平坦となって揃った第２の金属バリを形成し、しかも前記第２の金属バリの各針の間に樹脂を不均一に滲み出させる隙間を形成するのが好ましい。
なお、前記第１、第２の金属バリの高さは０μｍを超え１０μｍ以下であるのが好ましい。
第３の発明に係る半導体装置は、半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置において、露出している前記ダイパッドの裏面の外周部に、パッケージ下面方向に突出する第１の金属バリが形成され、先端が平坦となって揃っている前記第１の金属バリの各針の隙間から前記ダイパッドの裏面に不均一に滲み出た樹脂が除去されている。
第３の発明に係る半導体装置において、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子が形成され、前記複数の外部端子の各端子外周部に、パッケージ下面方向に突出する第２の金属バリが形成され、先端が平坦となって揃っている前記第２の金属バリの各針の隙間から前記ダイパッドの裏面に不均一に滲み出た樹脂が除去されているのが好ましい。
本発明に係るリードフレーム、リードフレームの製造方法、及び半導体装置においては、以下の効果を有する。
（１）金属バリ（即ち、第１、第２の金属バリ）を叩き、先端を平坦に形成したので、樹脂成型金型の下型に対する面圧が増え、樹脂の注入圧に対して強固にできる。
（２）ダイパッドの周縁領域に下地金属が不均一に露出するよう、面積の小さい不均一の除去しやすい樹脂バリを形成することで、後工程で容易に樹脂バリを除去できる。
（３）従来技術のようにＵ溝、Ｖ溝を付けたり、ダイパッドを曲げ加工したりすると、搭載される半導体素子サイズが制約されるが、本件ではダイパッドに加工を施さないので、ダイパッドを最大限に活用でき、設計上の制約も無くすことができる。
（４）リードフレーム製作時の追加の工数をかけることが無いのでコストパフォーマンスが高い。
（５）そして、金属バリを叩き、先端を平坦に形成し、金属バリの高さを０μｍを超え１０μｍ以下にした場合は、隣り合う金属バリの間から封止樹脂を不均一に漏らすことができる。
（Ａ）〜（Ｃ）は本発明の第１の実施の形態に係るリードフレームの製造方法を示す工程図である。 （Ａ）、（Ｂ）は本発明の第２の実施の形態に係る半導体装置の説明図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 （Ａ）は従来例に係る半導体装置の断面図、（Ｂ）は同半導体装置の一部拡大断面図である。 （Ａ）は従来例に係る半導体装置の断面図、（Ｂ）は同半導体装置のダイパッドの底面図である。
続いて、添付した図面を参照しながら、本発明を具体化した実施の形態について説明する。
図１（Ａ）〜（Ｃ）に示すように、本発明の第１の実施の形態に係るリードフレーム１０は、使用にあっては底面が露出するダイパッド１１を有している。このリードフレーム１０はパンチとダイを用いるプレス加工によって製造され、ダイパッド１１の他に、リード１３、サポートリード１４を有している。
そして、このリードフレーム１０は銅又は銅合金からなる薄板材をパンチ及びダイを用いて打ち抜き加工を行う。この場合、パンチとダイとの間に例えば、１〜１０μｍ程度のクリアランスを有し、薄板材を一部延性破壊するので、ダイパッド１１、リード１３、サポートリード１４の裏面側端部（即ち、外周部）には、パンチの移動方向（即ち、パッケージ下面方向、なおこの場合ダイは固定）に金属バリ１５が発生する。この金属バリ１５は針状となってその高さは、パンチとダイのクリアランスによって変わるが、通常は２５μｍ以下、５μｍ以上となっている。なお、金属バリ１５（以下に説明する金属バリ２７も同じ）を形成する各針の間には隙間が形成されている。
次に、この金属バリ１５を平面パンチによって押し潰す。これによって、金属バリ１５は先端部分が押し潰されて、先部が平面状となった金属バリ１６（即ち、第１の金属バリ）となる。金属バリ１６は高さｈが揃っているが、元々針状となった部分を押し潰すので、各針１７の間には隙間１８を有している。この金属バリ１６の高さｈ（図２（Ｂ）参照）は０μｍを超え、１０μｍ以下（好ましくは３μｍ以下）となっている。なお、各リード１３及びサポートリード１４は図示しないリード枠に固定されている。この後、リード１３とダイパッド１１とを切り離し、ダイパッド１１の押し下げ加工を行って、完成したリードフレーム１０とする。なお、このリードフレーム１０は一枚の短冊又は平板に縦横に複数形成されている。
このリードフレーム１０を用いた、図２（Ａ）に示すような本発明の第２の実施の形態に係る半導体装置２０及びこれを製造する方法について説明する。
まずは、リードフレーム１０のダイパッド１１上に半導体素子２１を固定し、半導体素子２１と各リード１３とをボンディングワイヤ（図示せず）によって連結する。この後、この中間製品を下型と上型（図示せず）に入れて、樹脂封止を行う。なお、金型内に中間製品を入れて樹脂を注入することは周知であるので、詳しい説明は省略する。
ダイパッド１１の底面は下型に押し付けるようにして樹脂封止を行うが、樹脂の一部は金属バリ１６の隙間１８の部分から樹脂バリ２３となって、ダイパッド１１の底面に付着する。しかしながら、ダイパッド１１の底面の周縁領域に付着した樹脂バリ２３は、図２（Ｂ）に示すように、金属バリ１６の各針１７の間の隙間１８から線状に分割されて滲み出し、ダイパッド１１の裏面には斑状に面積の小さい樹脂バリ２３が不均一に形成され、樹脂バリ２３の一部からダイパッド１１の裏面の金属面が不均一に露出している。
これにより、樹脂バリ２３を除去する溶液が、金属面から樹脂バリ２３と金属面との境界に侵入し、樹脂バリ２３を浮かせるため、樹脂バリ２３を容易にしかも確実に除去することができる。更に、樹脂バリ２３は金属バリ１６の高さｈまでの薄バリであるため、周囲の封止樹脂２４との結合力が小さく、従来より樹脂バリを溶かして除去できる溶液中に浸す時間を短くすることができるため、半導体パッケージ（半導体装置２０）の製品としての機能を損なうことなく、水流（ジェット）、必要な場合はブラシを用いて簡単に除去でき、これによって、ダイパッド１１の裏面に金属面を完全に露出できて、半導体素子２１の効率的な放熱が可能となる。
なお、ここで、半導体装置２０の金属バリ１６の高さが１０μｍを超えて形成されていたとしても、基板に実装する際に、ダイパッド１１の裏面に厚さ５〜１８μｍの外装めっきを施し、更に、ダイパッド１１の裏面は高さ５０〜１５０μｍの半田により実装されるため、金属バリ１６の高さが１０μｍより高くなっても熱伝導性には影響を与えない。
本発明は前記実施の形態に限定されるものではなく、例えば、前記実施の形態においては、各リードが半導体装置の横面から突出していたが、半導体装置の底面から端子（外部接続端子）が露出するタイプの半導体装置であっても適用される。即ち、図３の本発明の第３の実施の形態に係る半導体装置２５に示すように、ダイパッド１１の周辺にダイパッド１１の裏面と同一面（即ち、同一面上にある、面一となっている）を有する複数の外部端子２６が形成され、複数の外部端子２６の各端子外周部に、パッケージ下面方向に突出する金属バリを形成しパンチで押圧する。これによって、金属バリ２７（即ち、第２の金属バリ）の先端が平坦となり、樹脂封止時に、この端子の裏側面に回り込んだ樹脂の剥離が容易となる。
１０：リードフレーム、１１：ダイパッド、１３：リード、１４：サポートリード、１５、１６：金属バリ、１７：針、１８：隙間、２０：半導体装置、２１：半導体素子、２３：樹脂バリ、２４：封止樹脂、２５：半導体装置、２６：外部端子、２７：金属バリ

Claims (8)

  1. 半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置に使用するリードフレームにおいて、
    前記ダイパッドの裏面の外周部に、パッケージ下面方向に突出する第１の金属バリが形成され、前記第１の金属バリの先端が平坦となって揃っており、しかも、前記第１の金属バリの各針の間に樹脂を不均一に滲み出させる隙間が形成されていることを特徴とする特徴とするリードフレーム。
  2. 請求項１記載のリードフレームにおいて、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子が形成され、前記複数の外部端子の各端子外周部に、パッケージ下面方向に突出する第２の金属バリが形成され、前記第２の金属バリの先端が平坦となって揃っており、しかも、前記第２の金属バリの各針の間に樹脂を不均一に滲み出させる隙間が形成されていることを特徴とするリードフレーム。
  3. 請求項２記載のリードフレームにおいて、前記第１、第２の金属バリの高さは０μｍを超え１０μｍ以下であることを特徴とするリードフレーム。
  4. 半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置に使用するリードフレームの製造方法において、
    前記ダイパッドを打ち抜き形成した際に同時に形成された第１’の金属バリをパンチで押圧することによって、前記ダイパッドの外周部に先端が平坦となって揃った第１の金属バリを形成し、しかも前記第１の金属バリの各針の間に樹脂を不均一に滲み出させる隙間を形成することを特徴とするリードフレームの製造方法。
  5. 請求項４記載のリードフレームの製造方法において、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子を打ち抜き形成した際に、同時に前記複数の外部端子の各端子外周部に形成された第２’の金属バリをパンチで押圧することによって、前記各端子外周部に先端が平坦となって揃った第２の金属バリを形成し、しかも前記第２の金属バリの各針の間に樹脂を不均一に滲み出させる隙間を形成することを特徴とするリードフレームの製造方法。
  6. 請求項５記載のリードフレームの製造方法において、前記第１、第２の金属バリの高さは０μｍを超え１０μｍ以下であることを特徴とするリードフレームの製造方法。
  7. 半導体素子を載せるダイパッドの裏面が露出するタイプの半導体装置において、露出している前記ダイパッドの裏面の外周部に、パッケージ下面方向に突出する第１の金属バリが形成され、先端が平坦となって揃っている前記第１の金属バリの各針の隙間から前記ダイパッドの裏面に不均一に滲み出た樹脂が除去されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記ダイパッドの周辺に前記ダイパッドの裏面と同一面を有する複数の外部端子が形成され、前記複数の外部端子の各端子外周部に、パッケージ下面方向に突出する第２の金属バリが形成され、先端が平坦となって揃っている前記第２の金属バリの各針の隙間から前記ダイパッドの裏面に不均一に滲み出た樹脂が除去されていることを特徴とする半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956920B2 (en) * 2012-06-01 2015-02-17 Nxp B.V. Leadframe for integrated circuit die packaging in a molded package and a method for preparing such a leadframe
JP6266219B2 (ja) * 2013-03-18 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5167794A (en) * 1990-04-16 1992-12-01 Mitsubishi Denki Kabushiki Kaisha Method for producing lead frame material
JPH0410346A (ja) 1990-04-26 1992-01-14 Nissin Electric Co Ltd イオン注入装置
US5227421A (en) 1990-05-01 1993-07-13 Nippon Paint Co., Ltd. Aqueous pigment-dispersed paste, processes for producing it and therefrom water paint composition
JPH0410346U (ja) * 1990-05-16 1992-01-29
JPH0697340A (ja) * 1991-12-24 1994-04-08 Mitsui High Tec Inc リードフレームの製造方法
JPH05267385A (ja) * 1992-03-17 1993-10-15 Rohm Co Ltd ワイヤーボンディング装置
JPH0794635A (ja) * 1993-09-23 1995-04-07 Toyota Autom Loom Works Ltd 樹脂封止パッケージ
US5558267A (en) * 1995-03-31 1996-09-24 Texas Instruments Incorporated Moat for die pad cavity in bond station heater block
JP3405030B2 (ja) * 1995-12-19 2003-05-12 松下電器産業株式会社 マイクロ波用磁性体材料の製造方法、およびこれを用いた高周波回路部品
JPH0927579A (ja) * 1995-07-10 1997-01-28 Apic Yamada Kk リードフレーム製造装置
US5767480A (en) * 1995-07-28 1998-06-16 National Semiconductor Corporation Hole generation and lead forming for integrated circuit lead frames using laser machining
JP3885321B2 (ja) * 1997-11-19 2007-02-21 株式会社デンソー 樹脂封止型半導体部品の製造方法
JP3510841B2 (ja) * 2000-05-09 2004-03-29 三洋電機株式会社 板状体、リードフレームおよび半導体装置の製造方法
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP3650001B2 (ja) * 2000-07-05 2005-05-18 三洋電機株式会社 半導体装置およびその製造方法
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
TW533566B (en) * 2002-01-31 2003-05-21 Siliconware Precision Industries Co Ltd Short-prevented lead frame and method for fabricating semiconductor package with the same
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2006135100A (ja) 2004-11-05 2006-05-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100723493B1 (ko) * 2005-07-18 2007-06-04 삼성전자주식회사 와이어 본딩 및 플립 칩 본딩이 가능한 스마트 카드 모듈기판 및 이를 포함하는 스마트 카드 모듈
EP1921674A4 (en) * 2005-08-10 2010-08-25 Mitsui High Tec SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP2008270661A (ja) 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
JP5149854B2 (ja) * 2009-03-31 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2011091145A (ja) * 2009-10-21 2011-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5858135B2 (ja) * 2012-02-22 2016-02-10 三菱電機株式会社 半導体装置
US8956920B2 (en) * 2012-06-01 2015-02-17 Nxp B.V. Leadframe for integrated circuit die packaging in a molded package and a method for preparing such a leadframe

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