JP2003124420A - リードフレーム及び該リードフレームを用いた半導体装置の製造方法 - Google Patents

リードフレーム及び該リードフレームを用いた半導体装置の製造方法

Info

Publication number
JP2003124420A
JP2003124420A JP2001317692A JP2001317692A JP2003124420A JP 2003124420 A JP2003124420 A JP 2003124420A JP 2001317692 A JP2001317692 A JP 2001317692A JP 2001317692 A JP2001317692 A JP 2001317692A JP 2003124420 A JP2003124420 A JP 2003124420A
Authority
JP
Japan
Prior art keywords
lead
lead frame
semiconductor device
frame
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001317692A
Other languages
English (en)
Inventor
Hideki Matsuzawa
秀樹 松沢
Shintaro Hayashi
真太郎 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2001317692A priority Critical patent/JP2003124420A/ja
Priority to TW91122551A priority patent/TW575955B/zh
Priority to US10/265,311 priority patent/US6700192B2/en
Priority to KR1020020062020A priority patent/KR20030031843A/ko
Priority to CN02146874A priority patent/CN1412842A/zh
Publication of JP2003124420A publication Critical patent/JP2003124420A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】 ＱＦＮ等のリードレス・パッケージ（半導体
装置）に使用されるリードフレームに関し、半導体装置
の組み立て工程においてダイシングの際にバリが発生し
た場合でも隣合うリード部同士のショートを効果的に防
止し、半導体装置の信頼性の向上を図ると共に、製造期
間の短縮化及びそれに伴う製造コストの低減化にも寄与
することを目的とする。 【解決手段】 半導体素子が搭載されるダイパッド部３
２に向かってフレーム部３４から櫛歯状に延在された複
数のリード部３３を備え、各リード部３３の、最終的に
各半導体装置毎に分割する際の分割線に沿った部分のリ
ード幅Ｗ２を、当該リード部の他の部分のリード幅Ｗ１
よりも細く形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を搭載
するパッケージの基板フレームとして用いられるリード
フレームに係り、特に、ＱＦＮ（Quad Flat Non-leaded
package）等のリードレス・パッケージ（表面実装型半
導体装置）に使用され、パッケージの組み立て工程にお
いてダイシングの際に発生する「バリ」に起因する問題
点の解消に好適なリード形状を有するリードフレーム及
び該リードフレームを用いた半導体装置の製造方法に関
する。
【０００２】
【従来の技術】図１は従来の一形態に係るＱＦＮ等のリ
ードレス・パッケージに使用されるリードフレームの構
成を模式的に示したものである。図中、（ａ）はリード
フレームの一部分を平面的に見た構成、（ｂ）は（ａ）
のＡ−Ａ’線に沿って見たリードフレームの断面構造、
（ｃ）は（ａ）のＢ−Ｂ’線に沿って見たリードフレー
ムの断面構造をそれぞれ示している。
【０００３】図１において、１０はＱＦＮの基板として
用いられるリードフレームを示し、このリードフレーム
１０は、基本的には、銅（Ｃｕ）板などの金属板をパタ
ーニング加工して得られる基板フレーム１１からなって
おり、搭載する半導体素子に対応してダイパッド部１２
及びその周囲のリード部１３が画定されるように形成さ
れている。また、１４はフレーム部を示し、このフレー
ム部１４からダイパッド部１２に向かって各リード部１
３が櫛歯状に延在し、またフレーム部１４の四隅から延
在する４本のサポートバー１５によってダイパッド部１
２が支持されている。
【０００４】また、基板フレーム１１の表面には金属膜
１６が形成され、基板フレーム１１の裏面（図示の例で
は下側の面）には接着テープ１７が貼り付けられてい
る。この接着テープ１７の貼り付け（テーピング）は、
基本的には、後の段階で行うパッケージの組み立て工程
においてモールディングの際に封止樹脂のフレーム裏面
への漏れ出し（「モールドフラッシュ」ともいう。）を
防止するための対策として行われる。
【０００５】また、Ｗ１は各リード部１３のリード幅、
ｄ１は２本の隣合うリード部１３間の間隔（リード間
隔）を示しており、各リード部１３は、一定のリード幅
Ｗ１をもってフレーム部１４から櫛歯状に延在している
（図１（ａ）参照）。また、破線で示すＣＬは、後の段
階で行うパッケージの組み立て工程において最終的にリ
ードフレームを各パッケージ毎に分割する際の切断線を
示す。
【０００６】上記の構成を有するリードフレーム１０を
用いてパッケージ（半導体装置）の組み立てを行う場
合、その基本的なプロセスとして、リードフレームのダ
イパッド部に半導体素子を搭載する工程（ダイ・ボンデ
ィング）、半導体素子の電極とリードフレームのリード
部とをボンディングワイヤにより電気的に接続する工程
（ワイヤ・ボンディング）、半導体素子、ボンディング
ワイヤ等を封止樹脂により封止する工程（モールディン
グ）、接着テープを剥離した後、リードフレームを各パ
ッケージ（半導体装置）単位に分割する工程（ダイシン
グ）などを含む。また、モールディングの形態として
は、個々の半導体素子毎に樹脂封止を行う個別モールデ
ィング方式や、複数個の半導体素子単位で樹脂封止を行
う一括モールディング方式があるが、個別モールディン
グ方式は、一括モールディング方式と比べるとパッケー
ジの組み立ての効率化という点で難点があるため、最近
では一括モールディング方式が主流となっている。
【０００７】図２は上記のリードフレーム１０を用いて
作製された半導体装置の構成を模式的に示したものであ
る。図中、（ａ）は図１（ａ）のＡ−Ａ’線に沿って見
たときの半導体装置の断面構造、（ｂ）は図１（ａ）の
Ｂ−Ｂ’線に沿って見たときの半導体装置の断面構造を
それぞれ示している。
【０００８】図２に例示する半導体装置２０において、
２１はダイパッド部１２上に搭載された半導体素子、２
２は半導体素子２１の各電極と各リード部１３とをそれ
ぞれ電気的に接続するボンディングワイヤ、２３は半導
体素子２１、ボンディングワイヤ２２等を保護するため
の封止樹脂を示す。また、ＢＲはリード部１３から発生
する金属の「バリ」を示し、このようなバリＢＲは、上
述したパッケージの組み立て工程においてダイシングの
際に、切断線ＣＬ（図１（ａ）参照）に沿ってダイサー
等により金属（リード部１３）と樹脂（封止樹脂２３）
を同時に切断したときにその切断方向の下流側に発生す
る。
【０００９】
【発明が解決しようとする課題】一括モールディング方
式によるＱＦＮ等のパッケージ（半導体装置）の組み立
て工程において各パッケージ単位のダイシングを行う
際、上述したようにリード部１３からバリＢＲが発生す
ることが多い。
【００１０】このようなバリＢＲが発生すると、図２
（ｂ）に例示するように隣合うリード部１３同士が電気
的に短絡（ショート）することがあるため、生産性や歩
留りが低下し、最終製品としてのパッケージ（半導体装
置）の信頼性が低下するといった不都合が生じる。
【００１１】かかる不都合に対処するための１つの方法
として、隣合うリード部１３間の間隔（リード間隔ｄ
１）を広げることが考えられる。しかし、リード間隔ｄ
１は、パッケージのサイズと当該パッケージに要求され
る外部端子の数との関係から決まる許容範囲内の値に選
定されるため、リード間隔ｄ１を広げる方法にも限界が
ある。
【００１２】一方、本発明者らが、ダイサーの刃の目の
粗さとダイシングの加工速度をそれぞれ変えて実験を行
った結果、ダイサーの刃の目の粗さが比較的細かく、且
つ、加工速度が比較的遅いほど、バリの発生が著しいこ
とが判っている。
【００１３】このため、金属と樹脂の各材料の種別毎に
バリの発生を極力防止するための最適な条件（最適な刃
の目の粗さ及び加工速度）を求め、その情報に基づいて
ダイシングを行っている。その結果、バリの発生を抑え
た半導体装置を製造するのに煩雑な処理を要してしま
い、それに伴って製造コストが上がるといった課題があ
った。
【００１４】本発明は、かかる従来技術における課題に
鑑み創作されたもので、半導体装置の組み立て工程にお
いてダイシングの際にバリが発生した場合でも隣合うリ
ード部同士のショートを効果的に防止し、半導体装置の
信頼性の向上を図ると共に、製造期間の短縮化及びそれ
に伴う製造コストの低減化にも寄与することができるリ
ードフレーム及び該リードフレームを用いた半導体装置
の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の従来技術の課題を
解決するため、本発明の一形態によれば、半導体装置の
実装面側の周縁部に露出するリード部が外部接続端子と
して用いられるリードフレームであって、半導体素子が
搭載されるダイパッド部に向かってフレーム部から櫛歯
状に延在された複数のリード部を有し、各リード部の、
最終的に各半導体装置毎に分割する際の分割線に沿った
部分のリード幅が、当該リード部の他の部分のリード幅
よりも細く形成されていることを特徴とするリードフレ
ームが提供される。
【００１６】本発明に係るリードフレームの構成によれ
ば、後の段階で行うパッケージ（半導体装置）の組み立
てを行うときにフレーム部から切り離される部分（つま
り、最終的に各半導体装置毎に分割する際の分割線に沿
った部分）のリード幅が相対的に細く形成されているの
で、この部分に対応するリード間隔（最終的にパッケー
ジから露出するリード間隔）は相対的に広くなる。
【００１７】従って、ダイシングの際にリード部からバ
リが発生した場合でも、隣合うリード部同士のショート
が発生し難くなり、実質的にショートの発生を防止する
ことができる。これは、最終製品としての半導体装置の
信頼性の向上と、製造期間の短縮化及びそれに伴う製造
コストの低減化に寄与するものである。
【００１８】また、本発明の他の形態によれば、上記の
形態に係るリードフレームを用いた半導体装置の製造方
法であって、前記リードフレームの各ダイパッド部上に
それぞれ半導体素子を搭載する工程と、前記半導体素子
の電極と前記リードフレームの該電極と対応するリード
部とをそれぞれボンディングワイヤにより電気的に接続
する工程と、前記半導体素子と前記ボンディングワイヤ
と前記リード部とを封止樹脂により封止する工程と、前
記接着テープを剥離する工程と、前記封止樹脂により封
止されたリードフレームを、前記各リード部のリード幅
が細く形成されている部分を通過する切断線に沿って、
各々の半導体装置に分割する工程とを含むことを特徴と
する半導体装置の製造方法が提供される。
【００１９】
【発明の実施の形態】図３は本発明の一実施形態に係る
ＱＦＮ等のリードレス・パッケージに使用されるリード
フレームの構成を模式的に示したものである。図中、
（ａ）はリードフレームの一部分を平面的に見た構成、
（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレー
ムの断面構造、（ｃ）は（ａ）のＢ−Ｂ’線に沿って見
たリードフレームの断面構造をそれぞれ示している。
【００２０】本実施形態に係るリードフレーム３０は、
基本的には、図１に示したリードフレーム１０と同じ構
成を有している。すなわち、リードフレーム３０は、基
本的には金属板をパターニング加工して得られる基板フ
レーム３１からなっており、搭載する個々の半導体素子
に対応してダイパッド部３２及びその周囲のリード部３
３が画定されるように形成されている。また、３４はフ
レーム部を示し、このフレーム部３４からダイパッド部
３２に向かって各リード部３３が櫛歯状に延在し、また
フレーム部３４の四隅から延在する４本のサポートバー
３５によってダイパッド部３２が支持されている。各リ
ード部３３は、半導体素子の電極に電気的に接続される
インナーリード部と、実装用基板の配線に電気的に接続
されるアウターリード部（外部接続端子）とからなって
いる。また、基板フレーム３１の表面には金属膜（めっ
き被膜）３６が形成され、基板フレーム３１の裏面（図
示の例では下側の面）には、主としてモールドフラッシ
ュを防止するための接着テープ３７が貼り付けられてい
る。また、Ｗ２は各リード部３３のリード幅、ｄ２は２
本の隣合うリード部３３間の間隔（リード間隔）、破線
で示すＣＬは切断線を示す。
【００２１】本実施形態に係るリードフレーム３０は、
これを用いた半導体装置の製造方法に関連して後述する
するように、半導体装置の組み立てを行うときに各リー
ド部３３がフレーム部３４から切り離される部分（切断
線ＣＬが通過している部分）のリード幅Ｗ２が他の部分
のリード幅Ｗ１よりも細く形成されていること（Ｗ２＜
Ｗ１）を特徴としている。つまり、細く形成されている
部分（リード幅Ｗ２）に対応するリード間隔ｄ２が、他
の部分（リード幅Ｗ１）に対応するリード間隔ｄ１より
も広くなるよう形成されている（ｄ２＞ｄ１）。
【００２２】ここに、リード幅Ｗ１及びリード間隔ｄ１
は、それぞれ図１に示したリード部１３のリード幅Ｗ１
及びリード間隔ｄ１と同じである。つまり、従来例（図
１）では、各リード部１３が一定のリード幅Ｗ１をもっ
てフレーム部１４から櫛歯状に延在しているのに対し、
本実施形態（図３）では、各リード部３３が相対的に細
いリード幅Ｗ２をもってフレーム部３４から櫛歯状に規
定距離だけ延び、さらにリード幅Ｗ１をもって延在して
いる。
【００２３】因みに、細く形成されている部分のリード
幅Ｗ２は、リードフレーム３０（基板フレーム３１）を
エッチングにより形成する場合、１００μｍ以下にする
ことが可能である。
【００２４】本実施形態に係るリードフレーム３０の構
成によれば、パッケージ（半導体装置）の組み立てを行
うときに各リード部３３がフレーム部３４から切り離さ
れる部分のリード幅Ｗ２が相対的に細く（Ｗ２＜Ｗ１）
形成されているので、この部分（リード幅Ｗ２）に対応
するリード間隔ｄ２（すなわち、最終的にパッケージの
外周縁側のリード間隔）は相対的に広くなる（ｄ２＞ｄ
１）。
【００２５】従って、各パッケージに分割するためのダ
イシングを行った際に図４（ｂ）に例示したようなリー
ド部３３からのバリＢＲが発生した場合でも、隣合うリ
ード部３３同士のショートが発生し難くなり、実質的に
ショートの発生を防止することができる。これによっ
て、最終製品としてのパッケージ（半導体装置）の信頼
性が向上し、また、製造期間の短縮化及びそれに伴う製
造コストの低減化を図ることが可能となる。
【００２６】また、従来は、最終的にパッケージの外周
縁側のリード間隔ｄ１が相対的に狭いことに起因して、
バリＢＲの発生を極力防止するために金属と樹脂の各材
料の種別毎にダイシング用の刃の目の粗さと加工速度に
ついての最適な条件を各々求める必要があったが、本実
施形態では、上記のようにリード間隔ｄ２が相対的に広
いので、従来のような厳密な条件出しの必要が無くな
る。その結果、バリが発生し難いリードフレームを製造
するのに要する期間を短縮することができ、それに伴っ
て製造コストの低減化を図ることが可能となる。
【００２７】さらに、リード間隔ｄ２が相対的に広くな
ることによりバリＢＲの許容範囲が広がるので、ダイシ
ングの加工速度を速くすることができる。これは、製造
コストの低減化に寄与する。
【００２８】本実施形態に係るリードフレーム３０は、
特に図示はしないが、当業者には周知のエッチング又は
プレスによる金属板のパターニング加工、電解めっきな
どの処理を経て製造することができる。その製造方法の
一例を以下に説明する。
【００２９】先ず、エッチング又はプレスにより、金属
板を、図３（ａ）の平面構成に示した形状にパターニン
グ加工して基板フレーム３１を形成する。金属板の材料
としては、例えば、銅（Ｃｕ）又はＣｕをベースにした
合金、鉄−ニッケル（Ｆｅ−Ｎｉ）又はＦｅ−Ｎｉをベ
ースにした合金等が用いられる。
【００３０】次に、基板フレーム３１の全面に、電解め
っきにより金属膜３６を形成する。例えば、基板フレー
ム３１を給電層として、その表面に密着性向上のための
ニッケル（Ｎｉ）めっきを施した後、導電性向上のため
のパラジウム（Ｐｄ）めっきを施し、さらにＰｄ層上に
金（Ａｕ）めっきを施して金属膜（Ｎｉ／Ｐｄ／Ａｕ）
３６を形成する。
【００３１】最後に、基板フレーム３１の裏面（図３の
例示では下側の面）に、エポキシ樹脂、ポリイミド樹
脂、ポリエステル樹脂などからなる接着テープ３７を貼
り付けて、リードフレーム３０を得る。
【００３２】図４は本実施形態に係るリードフレーム３
０を用いて製造された半導体装置の構成を模式的に示し
たものである。図中、（ａ）は図３（ａ）のＡ−Ａ’線
に沿って見たときの半導体装置の断面構造、（ｂ）は図
３（ａ）のＢ−Ｂ’線に沿って見たときの半導体装置の
断面構造をそれぞれ示している。
【００３３】図示の半導体装置４０において、４１はダ
イパッド部３２上に搭載された半導体素子、４２は半導
体素子４１の各電極と各リード部３３とをそれぞれ電気
的に接続するボンディングワイヤ、４３は半導体素子４
１、ボンディングワイヤ４２等を保護するための封止樹
脂を示す。また、ＢＲは後述するパッケージの組み立て
工程においてダイシングの際にリード部３３から発生す
る金属の「バリ」を示し、このバリＢＲは、従来例（図
２（ｂ）参照）に示したものと同等のものである。
【００３４】以下、半導体装置４０を製造する方法につ
いて、その製造工程を示す図５を参照しながら説明す
る。
【００３５】先ず最初の工程では（図５（ａ）参照）、
リードフレーム３０の接着テープ３７が貼り付けられて
いる側の面を下にして保持用の治具（図示せず）で保持
し、リードフレーム３０の各ダイパッド部３２上にそれ
ぞれ半導体素子４１を搭載する。具体的には、ダイパッ
ド部３２にエポキシ系樹脂等の接着剤を塗布し、半導体
素子４１の裏面（電極が形成されている側と反対側の
面）を下にして、接着剤によりダイパッド部３２に半導
体素子４１を接着する。
【００３６】次の工程では（図５（ｂ）参照）、各半導
体素子４１の各電極とリードフレーム３０の一方の面側
（図示の例では上側）の対応する各リード部３３とをそ
れぞれボンディングワイヤ４２により電気的に接続す
る。これによって、各半導体素子４１がリードフレーム
３０に搭載されたことになる。
【００３７】なお、この段階では、図３（ａ）に示した
平面構成から理解されるように、リード部３３は隣合う
２つのダイパッド部３２によって共有されている。
【００３８】次の工程では（図５（ｃ）参照）、一括モ
ールディング方式により、リードフレーム３０の半導体
素子４１が搭載されている側の全面を封止樹脂４３で封
止する。これは、特に図示はしないが、モールディング
金型（１組の上型及び下型）の下型上にリードフレーム
３０を載せ、上方から上型で挟み込むようにして、封止
樹脂４３を充填することにより行われる。封止方法の一
手段としては、例えばトランスファモールド法が用いら
れる。
【００３９】次の工程では（図５（ｄ）参照）、封止樹
脂４３で封止されたリードフレーム３０（図５（ｃ））
をモールディング金型から取り出し、接着テープ３７を
基板フレーム３１から剥離する。
【００４０】最後の工程では（図５（ｅ）参照）、ダイ
サー等により、破線で示すように分割線Ｄ−Ｄ’に沿っ
て基板フレーム３１（各半導体素子４１が搭載され、全
面が封止樹脂４３により封止されたリードフレーム）を
それぞれ１個の半導体素子４１が含まれるように各パッ
ケージ単位に分割する。なお、分割線Ｄ−Ｄ’は、図３
（ａ）において破線で示す切断線ＣＬ、すなわち、各リ
ード部３３のリード幅が細く形成されている部分（リー
ド幅Ｗ２）を通過する線に沿っている。
【００４１】以上の工程により、ＱＦＮのパッケージ構
造を有する半導体装置４０（図４）が作製されたことに
なる。
【００４２】上述した実施形態では、図３に例示したよ
うなリード形状（リード部３３）を有するリードフレー
ム３０及びこれを用いた半導体装置４０の製造方法を例
にとって説明したが、リード部のリード形状は図３の例
示に限定されないことはもちろんである。
【００４３】本発明は、その要旨構成からも明らかなよ
うに、パッケージ（半導体装置）の組み立てを行うとき
にフレーム部３４から切り離される部分のリード幅Ｗ２
が相対的に細く形成されているリード部（リード形状）
を有するリードフレームであれば、同様に適用すること
が可能である。
【００４４】図６は、図３に例示したリード部３３（リ
ード形状）の各種変形例に係る構成を模式的に示したも
のである。
【００４５】図６において、（ａ）はフレーム部３４か
ら切り離される部分（切断線ＣＬが通過している部分）
のリード幅をリード部３３の両側において細く形成した
場合のリード形状、（ｂ）はリード幅が相対的に太い部
分から細く形成されている部分にかけてテーパ上に形成
した場合のリード形状、（ｃ）は（ｂ）のリード形状に
対し、フレーム部３４から切り離される部分のリード幅
をリード部３３の両側において細く形成した場合のリー
ド形状、（ｄ）は図３（ａ）に例示したリード形状に対
し、リード部３３のリード幅を細く形成する部分を一部
分（リード部の片側）に限定した場合のリード形状、
（ｅ）は（ａ）のリード形状に対し、リード部３３のリ
ード幅を細く形成する部分をリード部の中途部分に両側
から形成した場合のリード形状、（ｆ）は（ｂ）のリー
ド形状に対し、リード部３３のリード幅を細く形成する
部分をリード部の中途部分に片側から形成した場合のリ
ード形状、（ｇ）は（ｃ）のリード形状に対し、リード
部３３のリード幅を細く形成する部分をリード部の中途
部分に両側から形成した場合のリード形状を示す。
【００４６】
【発明の効果】以上説明したように本発明によれば、半
導体装置（パッケージ）の組み立てを行うときにフレー
ム部から切り離す部分のリード幅を相対的に細く形成す
ることにより、ダイシングの際にリード部からバリが発
生した場合でも、隣合うリード部同士のショートを効果
的に防止することができる。これによって、最終製品と
しての半導体装置の信頼性の向上と、製造期間の短縮化
及びそれに伴う製造コストの低減化を図ることが可能と
なる。
【図面の簡単な説明】
【図１】従来の一形態に係るリードフレームの構成を模
式的に示す図である。
【図２】図１のリードフレームを用いて作製された半導
体装置の構成を示す断面図である。
【図３】本発明の一実施形態に係るリードフレームの構
成を模式的に示す図である。
【図４】図３のリードフレームを用いて作製された半導
体装置の構成を示す断面図である。
【図５】図４の半導体装置の製造工程を示す断面図であ
る。
【図６】図３のリードフレームにおけるリード部（リー
ド形状）の各種変形例を示す図である。
【符号の説明】
３０…リードフレーム、 ３１…基板フレーム、 ３２…ダイパッド部、 ３３…リード部、 ３４…フレーム部、 ３５…サポートバー、 ３６…金属膜、 ３７…接着テープ、 ４０…半導体装置、 ４１…半導体素子、 ４２…ボンディングワイヤ、 ４３…封止樹脂、 ＢＲ…バリ、 ＣＬ…切断線、 ｄ１，ｄ２…リード間隔（隣合うリード部間の間隔）、 Ｗ１，Ｗ２…リード幅。
フロントページの続き Ｆターム(参考） 4M109 AA01 BA01 CA21 FA04 FA05 5F061 AA01 BA01 CA21 CB13 DD12 DD14 5F067 AA01 BC04 BC12 DE14

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の実装面側の周縁部に露出す
    るリード部が外部接続端子として用いられるリードフレ
    ームであって、 半導体素子が搭載されるダイパッド部に向かってフレー
    ム部から櫛歯状に延在された複数のリード部を有し、 各リード部の、最終的に各半導体装置毎に分割する際の
    分割線に沿った部分のリード幅が、当該リード部の他の
    部分のリード幅よりも細く形成されていることを特徴と
    するリードフレーム。
  2. 【請求項２】 前記ダイパッド部が複数の箇所に画定さ
    れていると共に、各ダイパッド部を囲むように設けられ
    たフレーム部から当該ダイパッド部に向かって前記複数
    のリード部が延在されていることを特徴とする請求項１
    に記載のリードフレーム。
  3. 【請求項３】 前記リードフレームの一方の面に接着テ
    ープが貼り付けられていることを特徴とする請求項２に
    記載のリードフレーム。
  4. 【請求項４】 請求項３に記載のリードフレームを用い
    た半導体装置の製造方法であって、 前記リードフレームの各ダイパッド部上にそれぞれ半導
    体素子を搭載する工程と、 前記半導体素子の電極と前記リードフレームの該電極と
    対応するリード部とをそれぞれボンディングワイヤによ
    り電気的に接続する工程と、 前記半導体素子と前記ボンディングワイヤと前記リード
    部とを封止樹脂により封止する工程と、 前記接着テープを剥離する工程と、 前記封止樹脂により封止されたリードフレームを、前記
    各リード部のリード幅が細く形成されている部分を通過
    する切断線に沿って、各々の半導体装置に分割する工程
    とを含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記封止樹脂による封止工程は、リード
    フレームの半導体素子が搭載されている側の全面に対し
    樹脂封止を行う一括モールディング方式であることを特
    徴とする請求項４に記載の半導体装置の製造方法。
JP2001317692A 2001-10-16 2001-10-16 リードフレーム及び該リードフレームを用いた半導体装置の製造方法 Pending JP2003124420A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001317692A JP2003124420A (ja) 2001-10-16 2001-10-16 リードフレーム及び該リードフレームを用いた半導体装置の製造方法
TW91122551A TW575955B (en) 2001-10-16 2002-09-30 Leadframe and method of manufacturing a semiconductor device using the same
US10/265,311 US6700192B2 (en) 2001-10-16 2002-10-07 Leadframe and method of manufacturing a semiconductor device using the same
KR1020020062020A KR20030031843A (ko) 2001-10-16 2002-10-11 리드프레임 및 그 리드프레임을 사용한 반도체 장치의제조 방법
CN02146874A CN1412842A (zh) 2001-10-16 2002-10-16 引线框架以及利用该引线框架制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001317692A JP2003124420A (ja) 2001-10-16 2001-10-16 リードフレーム及び該リードフレームを用いた半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003124420A true JP2003124420A (ja) 2003-04-25

Family

ID=19135523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001317692A Pending JP2003124420A (ja) 2001-10-16 2001-10-16 リードフレーム及び該リードフレームを用いた半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6700192B2 (ja)
JP (1) JP2003124420A (ja)
KR (1) KR20030031843A (ja)
CN (1) CN1412842A (ja)
TW (1) TW575955B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027526A (ja) * 2005-07-20 2007-02-01 Kyushu Institute Of Technology 両面電極パッケージ及びその製造方法
EP2100981A2 (en) 2008-03-07 2009-09-16 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Copper alloy sheet and QFN package
JP2010283246A (ja) * 2009-06-08 2010-12-16 Mitsui High Tec Inc リードフレーム及び半導体装置
JP2012114354A (ja) * 2010-11-26 2012-06-14 Dainippon Printing Co Ltd リードフレームおよびリードフレームの製造方法
JP2015072946A (ja) * 2013-10-01 2015-04-16 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2016105524A (ja) * 2016-03-10 2016-06-09 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2017123479A (ja) * 2017-03-07 2017-07-13 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
KR20170105130A (ko) * 2010-11-02 2017-09-18 다이니폰 인사츠 가부시키가이샤 리드 프레임 및 반도체 장치
JP2017195344A (ja) * 2016-04-22 2017-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2018191012A (ja) * 2018-09-05 2018-11-29 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2020077694A (ja) * 2018-11-06 2020-05-21 ローム株式会社 半導体装置

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822322B1 (en) * 2000-02-23 2004-11-23 Oki Electric Industry Co., Ltd. Substrate for mounting a semiconductor chip and method for manufacturing a semiconductor device
US20050179541A1 (en) * 2001-08-31 2005-08-18 Red Wolf Technologies, Inc. Personal property security device
US20050030175A1 (en) * 2003-08-07 2005-02-10 Wolfe Daniel G. Security apparatus, system, and method
KR20030053970A (ko) * 2001-12-24 2003-07-02 동부전자 주식회사 반도체 패키지의 리드 프레임
US6710246B1 (en) 2002-08-02 2004-03-23 National Semiconductor Corporation Apparatus and method of manufacturing a stackable package for a semiconductor device
US6723585B1 (en) * 2002-10-31 2004-04-20 National Semiconductor Corporation Leadless package
US6781243B1 (en) * 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
US7253506B2 (en) * 2003-06-23 2007-08-07 Power-One, Inc. Micro lead frame package
DE10334384B4 (de) * 2003-07-28 2014-03-27 Infineon Technologies Ag Chipvorrichtung
TWI338358B (en) * 2003-11-19 2011-03-01 Rohm Co Ltd Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
KR20050083322A (ko) * 2004-02-23 2005-08-26 삼성테크윈 주식회사 반도체 패키지용 리이드 프레임과 이의 제조방법
US6929485B1 (en) * 2004-03-16 2005-08-16 Agilent Technologies, Inc. Lead frame with interdigitated pins
JP4469654B2 (ja) * 2004-05-13 2010-05-26 パナソニック株式会社 半導体装置及び半導体装置の製造方法
US7394151B2 (en) * 2005-02-15 2008-07-01 Alpha & Omega Semiconductor Limited Semiconductor package with plated connection
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
NL1029169C2 (nl) * 2005-06-02 2006-12-05 Fico Bv Vlakke drager voor elektronische componenten, omhulde elektronische component en werkwijze.
KR100722597B1 (ko) * 2005-07-04 2007-05-28 삼성전기주식회사 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지기판
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7947534B2 (en) * 2006-02-04 2011-05-24 Stats Chippac Ltd. Integrated circuit packaging system including a non-leaded package
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
CN100407384C (zh) * 2006-11-24 2008-07-30 宁波康强电子股份有限公司 三极管引线框架的制造方法
KR100789419B1 (ko) * 2006-11-27 2007-12-28 (주)원일사 리드프레임 모재 가공방법
CN100454503C (zh) * 2007-03-21 2009-01-21 宁波康强电子股份有限公司 三极管引线框架的制造方法
CN100440463C (zh) * 2007-03-21 2008-12-03 宁波康强电子股份有限公司 表面贴装用的引线框架的制造方法
US20080237814A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Isolated solder pads
CN101308831B (zh) * 2007-05-17 2010-06-09 南茂科技股份有限公司 用于无引线封装的引线框及其封装结构
KR101041199B1 (ko) * 2007-07-27 2011-06-13 엔지케이 인슐레이터 엘티디 세라믹 성형체, 세라믹 부품, 세라믹 성형체의 제조 방법및 세라믹 부품의 제조 방법
US7705476B2 (en) * 2007-11-06 2010-04-27 National Semiconductor Corporation Integrated circuit package
US20090160039A1 (en) * 2007-12-20 2009-06-25 National Semiconductor Corporation Method and leadframe for packaging integrated circuits
US7619303B2 (en) * 2007-12-20 2009-11-17 National Semiconductor Corporation Integrated circuit package
US8642394B2 (en) * 2008-01-28 2014-02-04 Infineon Technologies Ag Method of manufacturing electronic device on leadframe
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
CN102142419B (zh) * 2010-02-03 2013-04-10 亿光电子工业股份有限公司 双边导线架结构
CN102202827A (zh) * 2010-07-20 2011-09-28 联发软件设计(深圳)有限公司 用于多列方形扁平无引脚芯片的预上锡方法以及返修方法
CN102064144A (zh) * 2010-11-10 2011-05-18 日月光半导体制造股份有限公司 四方扁平无引脚封装及其制作方法
EP2523211B1 (en) * 2011-05-10 2019-10-23 Nexperia B.V. Leadframe and method for packaging semiconductor die
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
US20140131086A1 (en) * 2011-09-06 2014-05-15 Texas Instuments Incorporated Lead Frame Strip with Half (1/2) Thickness Pull Out Tab
JP6406787B2 (ja) * 2014-10-23 2018-10-17 株式会社三井ハイテック リードフレーム及びその製造方法
JP6518547B2 (ja) * 2015-08-07 2019-05-22 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632528B2 (ja) * 1988-02-08 1997-07-23 新光電気工業株式会社 リードフレーム
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
JP2001168223A (ja) * 1999-12-07 2001-06-22 Fujitsu Ltd 半導体装置
JP2001320007A (ja) 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP3704304B2 (ja) * 2001-10-26 2005-10-12 新光電気工業株式会社 リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027526A (ja) * 2005-07-20 2007-02-01 Kyushu Institute Of Technology 両面電極パッケージ及びその製造方法
JP4635202B2 (ja) * 2005-07-20 2011-02-23 国立大学法人九州工業大学 両面電極パッケージの製造方法
EP2100981A2 (en) 2008-03-07 2009-09-16 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Copper alloy sheet and QFN package
US7928541B2 (en) 2008-03-07 2011-04-19 Kobe Steel, Ltd. Copper alloy sheet and QFN package
JP2010283246A (ja) * 2009-06-08 2010-12-16 Mitsui High Tec Inc リードフレーム及び半導体装置
KR20170105130A (ko) * 2010-11-02 2017-09-18 다이니폰 인사츠 가부시키가이샤 리드 프레임 및 반도체 장치
KR101890084B1 (ko) * 2010-11-02 2018-08-20 다이니폰 인사츠 가부시키가이샤 리드 프레임 및 반도체 장치
JP2012114354A (ja) * 2010-11-26 2012-06-14 Dainippon Printing Co Ltd リードフレームおよびリードフレームの製造方法
JP2015072946A (ja) * 2013-10-01 2015-04-16 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2016105524A (ja) * 2016-03-10 2016-06-09 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2017195344A (ja) * 2016-04-22 2017-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017123479A (ja) * 2017-03-07 2017-07-13 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2018191012A (ja) * 2018-09-05 2018-11-29 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
JP2020077694A (ja) * 2018-11-06 2020-05-21 ローム株式会社 半導体装置
JP7231382B2 (ja) 2018-11-06 2023-03-01 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US6700192B2 (en) 2004-03-02
TW575955B (en) 2004-02-11
CN1412842A (zh) 2003-04-23
KR20030031843A (ko) 2003-04-23
US20030071344A1 (en) 2003-04-17

Similar Documents

Publication Publication Date Title
JP2003124420A (ja) リードフレーム及び該リードフレームを用いた半導体装置の製造方法
JP3704304B2 (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP3839321B2 (ja) 半導体装置およびその製造方法
JP3780122B2 (ja) 半導体装置の製造方法
TW558819B (en) Leadframe, method of manufacturing the same, and method of manufacturing a semiconductor device using the same
US7019388B2 (en) Semiconductor device
US20110177657A1 (en) Semiconductor device
JPH11340409A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2003078094A (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP2004071801A (ja) リードフレーム及びその製造方法
JP2002261228A (ja) リードフレーム
JP2001077274A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
US6573612B1 (en) Resin-encapsulated semiconductor device including resin extending beyond edge of substrate
US6716675B2 (en) Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
JP7174363B2 (ja) リードフレームおよび半導体装置
JP2003309241A (ja) リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2005203390A (ja) 樹脂封止型半導体装置の製造方法
JP2004247613A (ja) 半導体装置およびその製造方法
JP4317665B2 (ja) 樹脂封止型半導体装置の製造方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
JP4066050B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP4651218B2 (ja) 半導体装置の製造方法
JP2006216993A (ja) 樹脂封止型半導体装置
JP2001077275A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2002164496A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060815

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070116