JP2020077694A

JP2020077694A - 半導体装置

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Publication number: JP2020077694A
Application number: JP2018208809A
Authority: JP
Inventors: 賢治藤井; Kenji Fujii; 泰正糟谷; Yasumasa Kasuya
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-11-06
Filing date: 2018-11-06
Publication date: 2020-05-21
Anticipated expiration: 2038-11-06
Also published as: JP7231382B2

Abstract

【課題】封止樹脂の側面から露出したリードの端面において発生する金属バリを抑制することが可能な半導体装置を提供する。【解決手段】第１裏面１０２を有し、かつ第１方向ｘに延びる第１リード１０と、第１リード１０に接続された半導体素子と、第１リード１０の一部、および前記半導体素子を覆う封止樹脂４０と、を備え、第１リード１０は、主部１１、および主部１１の第１方向ｘの両端につながる一対の側部１２を含み、一対の側部１２の各々は、第１方向ｘを向く第１端面１２１を有し、封止樹脂４０は、第１裏面１０２が露出する底面４２、および第１方向ｘにおいて互いに離間した一対の第１側面４３１を有し、一対の第１側面４３１の各々から、第１端面１２１が第１側面４３１と面一となるように露出し、第２方向ｙにおいて、一対の第１端面１２１の各々の寸法は、主部１１の第１裏面１０２の寸法よりも小である。【選択図】図４

Description

本発明は、パッケージ形式が特にＱＦＮである半導体装置に関する。

半導体装置のパッケージ形式の一つとして、ＱＦＮ（Quad For Non-Lead Package）が知られている。特許文献１には、ＱＦＮの半導体装置の一例が開示されている。

当該半導体装置においては、複数のリード（特許文献１では端子部）の端面が、封止樹脂（特許文献１ではパッケージ材）の側面と面一となるように露出している。あわせて、複数のリードの裏面が、封止樹脂の底面と面一となるように露出している。このため、当該半導体装置は、封止樹脂の側面からリードが突出するＱＦＰ（Quad Flat Package）と比較して、配線基板に対する実装面積を縮小することができるという利点がある。

ＱＦＮの半導体装置の製造においては、他のパッケージ形式の半導体装置と同様に、ブレードダイシングにより個片化を行う。個片化により、封止樹脂の側面から複数のリードの端面が現れる。実装性の向上などの理由により、複数のリードの各々の体積を大きくすると、端面の面積が自ずと大きくなる。この場合、ブレードダイシングにより複数のリードの端面において発生する金属バリの量が多くなる。金属バリの量が多くなると、配線基板に対する半導体装置の実装性が低下することが懸念される。

特開２０１７−１５７６０３号公報

本発明は上記事情に鑑み、封止樹脂の側面から露出したリードの端面において発生する金属バリを抑制することが可能な半導体装置を提供することをその課題とする。

本発明によれば、厚さ方向において互いに反対側を向く第１主面および第１裏面を有し、かつ前記厚さ方向に対して直交する第１方向に延びる第１リードと、前記厚さ方向において前記第１主面に対向する側に設けられた複数の第１電極を有し、複数の前記第１電極が前記第１主面に接続された半導体素子と、前記第１リードの一部と、前記半導体素子とを覆う封止樹脂と、を備え、前記第１リードは、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、一対の前記側部の各々は、前記第１主面および前記第１裏面の双方につながり、かつ前記第１方向を向く第１端面を有し、前記封止樹脂は、前記厚さ方向において前記第１裏面と同じ側を向き、かつ前記第１裏面が露出する底面と、前記底面につながり、かつ前記第１方向において互いに離間した一対の第１側面と、を有し、一対の前記第１側面の各々から、前記第１端面が前記第１側面と面一となるように露出し、前記厚さ方向および前記第１方向の双方に対して直交する第２方向において、一対の前記第１端面の各々の寸法は、前記主部の前記第１裏面の寸法よりも小であることを特徴とする半導体装置が提供される。

本発明の実施において好ましくは、一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第２方向の両側から前記側部の内方に向けて凹むくびれ部が形成されている。

本発明の実施において好ましくは、一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第２方向の片側から前記側部の内方に向けて凹む切欠部が形成されている。

本発明の実施において好ましくは、一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている。

本発明の実施において好ましくは、前記第１主面の面積は、前記第１裏面の面積よりも大である。

本発明の実施において好ましくは、前記厚さ方向において前記第１主面と同じ側を向く第２主面、および前記第２主面とは反対側を向く第２裏面を有し、かつ前記第１リードよりも前記第２方向の一方側に位置する複数の第２リードをさらに備え、複数の前記第２リードのそれぞれ一部ずつが前記封止樹脂に覆われ、前記半導体素子は、前記厚さ方向において前記第１主面に対向する側に設けられた複数の第２電極を有し、複数の前記第２電極の少なくとも一部が、複数の前記第２主面に接続されている。

本発明の実施において好ましくは、複数の前記第２リードの各々は、前記第２主面および前記第２裏面の双方につながり、かつ前記第２方向を向く第２端面を有し、前記封止樹脂は、前記底面および一対の前記第１側面の双方につながり、かつ前記第２方向において互いに離間した一対の第２側面と、を有し、前記底面から複数の前記第２裏面が露出し、前記第２方向の一方側に位置する前記第２側面から、複数の前記第２端面が前記第２側面と面一となるように露出している。

本発明の実施において好ましくは、複数の前記第２リードの各々において、前記第２主面の面積は、前記第２裏面の面積よりも大である。

本発明の実施において好ましくは、前記半導体素子は、半導体基板と、前記厚さ方向において前記第１主面に対向する側に前記半導体基板に積層された半導体層と、を有し、前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、複数の前記第１電極は、前記スイッチング回路に導通し、複数の前記第２電極は、前記制御回路に導通している。

本発明の実施において好ましくは、複数の前記第１電極と、複数の前記第２主面に接続された複数の前記第２電極の各々は、前記スイッチング回路および前記制御回路のいずれかに導通する基部と、前記基部から前記第１主面および前記第２主面のいずれかに向けて突出する柱状部と、を有し、前記柱状部が、前記第１主面および前記第２主面のいずれかに電気的に接合されている。

本発明の実施において好ましくは、前記柱状部の構成材料は、銅を含む。

本発明の実施において好ましくは、前記第１主面および前記第２主面のいずれかと、前記柱状部と、の間に介在する接合層をさらに備え、前記柱状部は、前記厚さ方向において前記第１主面および前記第２主面のいずれかに対向する側に設けられた保護層を有する。

本発明の実施において好ましくは、前記保護層の構成材料は、ニッケルである。

本発明の実施において好ましくは、前記第１リードは、第１入力端子、第２入力端子および出力端子を含み、前記第１入力端子、前記第２入力端子および前記出力端子は、前記第２方向に沿って配列されている。

本発明の実施において好ましくは、前記第１入力端子は、前記第２方向において前記出力端子と複数の前記第２リードとの間に位置し、前記第２入力端子は、前記出力端子よりも前記第２方向の他方側に位置する。

本発明の実施において好ましくは、前記第２入力端子は、前記主部の前記第２方向の他方側から突出する複数の突出部を含み、複数の前記突出部の各々は、前記第１主面および前記第１裏面の双方につながり、かつ前記第２方向を向く副端面を有し、前記第２方向の他方側に位置する前記第２側面から、複数の前記副端面が前記第２側面と面一となるように露出している。

本発明にかかる半導体装置によれば、封止樹脂の側面から露出したリードの端面において発生する金属バリを抑制することが可能となる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の一実施形態にかかる半導体装置の斜視図である。図１に示す半導体装置の平面図（封止樹脂を透過）である。図１に示す半導体装置の平面図（半導体素子および封止樹脂を透過）である。図１に示す半導体装置の底面図である。図１に示す半導体装置の正面図である。図１に示す半導体装置の背面図である。図１に示す半導体装置の右側面図である。図１に示す半導体装置の左側面図である。図３の部分拡大図である。本発明の一実施形態にかかる半導体装置の部分拡大平面図である。図３の部分拡大図である。図３のＸＩＩ−ＸＩＩ線に沿う断面図である。図３のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。図３のＸＩＶ−ＸＩＶ線に沿う断面図である。図３のＸＶ−ＸＶ線に沿う断面図である。図１２の部分拡大図（第１電極付近）である。図１２の部分拡大図（第２電極付近）である。図１５の部分拡大図（第２電極付近）である。

本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。

図１〜図１８に基づき、本発明の一実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１リード１０、複数の第２リード２１、一対の第３リード２２、半導体素子３０、接合層３９および封止樹脂４０を備える。図１に示すように、半導体装置Ａ１０のパッケージ形式は、ＱＦＮである。半導体素子３０は、その内部にスイッチング回路３２１および制御回路３２２（それぞれ詳細は後述）が構成されたフリップチップ型のＬＳＩである。半導体装置Ａ１０においては、スイッチング回路３２１により直流電力（電圧）が交流電力（電圧）に変換される。半導体装置Ａ１０は、たとえばＤＣ／ＤＣコンバータの回路を構成する一要素に用いられる。ここで、図２は、理解の便宜上、封止樹脂４０を透過している。図３は、理解の便宜上、半導体素子３０および封止樹脂４０を透過している。これらの図において、透過した半導体素子３０および封止樹脂４０をそれぞれ想像線（二点鎖線）で示している。図１０が図示する対象および範囲は、図９が図示するこれらと同一である。

半導体装置Ａ１０の説明においては、第１リード１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て正方形状である。また、半導体装置Ａ１０の説明においては、便宜上、第２方向ｙにおいて複数の第２リード２１が位置する側を「第２方向ｙの一方側」と呼ぶ。第２方向ｙにおいて第１リード１０が位置する側を「第２方向ｙの他方側」と呼ぶ。

第１リード１０、複数の第２リード２１および一対の第３リード２２は、図２に示すように、半導体素子３０を支持するとともに、半導体装置Ａ１０を配線基板に実装するための端子をなしている。図１２〜図１５に示すように、第１リード１０、複数の第２リード２１および一対の第３リード２２の各々は、その一部が封止樹脂４０に覆われている。第１リード１０、複数の第２リード２１および一対の第３リード２２は、いずれも同一のリードフレームから構成される。当該リードフレームの構成材料は、たとえば、銅（Ｃｕ）または銅合金である。

第１リード１０は、図３および図４に示すように、厚さ方向ｚに沿って視て第２方向ｙに延びる帯状である。図１２〜図１４に示すように、第１リード１０は、厚さ方向ｚにおいて互いに反対側を向く第１主面１０１および第１裏面１０２を有する。第１主面１０１は、厚さ方向ｚの一方側を向き、かつ半導体素子３０に対向している。第１主面１０１は、封止樹脂４０に覆われている。第１裏面１０２は、厚さ方向ｚの他方側を向く。第１裏面１０２は、封止樹脂４０から露出している。

図３に示すように、第１リード１０は、第１入力端子１０Ａ、第２入力端子１０Ｂおよび出力端子１０Ｃの３つの端子を含む。第１入力端子１０Ａおよび第２入力端子１０Ｂは、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される。第１入力端子１０Ａは、正極（Ｐ端子）である。第２入力端子１０Ｂは、負極（Ｎ端子）である。出力端子１０Ｃは、半導体素子３０に構成されたスイッチング回路３２１により電力変換された交流電力（電圧）が出力される。これらの端子は、第２方向ｙの一方側から他方側に向けて、第１入力端子１０Ａ、出力端子１０Ｃ、第２入力端子１０Ｂの順に第２方向ｙに沿って配列されている。

図３に示すように、第１入力端子１０Ａは、第２方向ｙにおいて複数の第２リード２１と出力端子１０Ｃとの間に位置する。出力端子１０Ｃは、第２方向ｙにおいて第１入力端子１０Ａと第２入力端子１０Ｂとの間に位置する。第１入力端子１０Ａおよび出力端子１０Ｃの各々は、主部１１および一対の側部１２を含む。図３および図４に示すように、主部１１は、第１方向ｘに延びている。第１リード１０において、半導体素子３０は、主部１１の第１主面１０１に支持されている。一対の側部１２は、主部１１の第１方向ｘの両端につながっている。図１３および図１４に示すように、一対の側部１２の各々は、第１端面１２１を有する。第１端面１２１は、第１主面１０１および第１裏面１０２の双方につながり、かつ第１方向ｘを向く。第１端面１２１は、封止樹脂４０から露出している。

図９に示すように、第１入力端子１０Ａおよび出力端子１０Ｃの一対の側部１２の各々には、くびれ部１２２が形成されている。くびれ部１２２は、第１主面１０１から第１裏面１０２に至り、かつ第２方向ｙの両側から側部１２の内方に向けて凹んでいる。くびれ部１２２は、封止樹脂４０に接している。くびれ部１２２により、第１入力端子１０Ａおよび出力端子１０Ｃにおいて、一対の第１端面１２１の各々の第２方向ｙの寸法ｂは、主部１１の第１裏面１０２の第２方向ｙの寸法Ｂよりも小となる。

図１０は、半導体装置Ａ１０の変形例である半導体装置Ａ１１の第１入力端子１０Ａおよび出力端子１０Ｃを示している。半導体装置Ａ１１の第１入力端子１０Ａおよび出力端子１０Ｃにおいては、一対の側部１２の各々には、切欠部１２４が形成されている。切欠部１２４は、第１主面１０１から第１裏面１０２に至り、かつ第２方向ｙの片側から側部１２の内方に向けて凹んでいる。切欠部１２４は、封止樹脂４０に接している。切欠部１２４によっても、第１入力端子１０Ａおよび出力端子１０Ｃにおいて、一対の第１端面１２１の各々の第２方向ｙの寸法ｂは、主部１１の第１裏面１０２の第２方向ｙの寸法Ｂよりも小となる。

図３に示すように、第２入力端子１０Ｂは、出力端子１０Ｃよりも第２方向ｙの他方側に位置する。第２入力端子１０Ｂは、主部１１、一対の側部１２および複数の突出部１３を含む。複数の突出部１３は、主部１１の第２方向ｙの他方側から突出している。隣り合う２つの突出部１３の間には、封止樹脂４０が充填されている。図１２に示すように、複数の突出部１３の各々は、副端面１３１を有する。副端面１３１は、第１主面１０１および第１裏面１０２の双方につながり、かつ第２方向ｙの他方側を向く。副端面１３１は、封止樹脂４０から露出している。図７に示すように、複数の副端面１３１は、第１方向ｘに沿って所定の間隔で配列されている。

図１１に示すように、第２入力端子１０Ｂの一対の側部１２の各々には、切込部１２３が形成されている。切込部１２３は、第１主面１０１から第１裏面１０２に至り、かつ第１端面１２１から第１方向ｘに凹んでいる。これにより、第１端面１２１は、第２方向ｙにおいて互いに離間した２つの領域に分断されている。切込部１２３によっても、第２入力端子１０Ｂにおいて、一対の第１端面１２１の各々の第２方向ｙの寸法ｂは、主部１１の第１裏面１０２の第２方向ｙの寸法Ｂよりも小となる。なお、ここでの寸法ｂは、第１端面１２１の一方の領域の第２方向ｙの寸法ｂ１と、第１端面１２１の他方の領域の第２方向ｙの寸法ｂ２とを足し合わせたもの（ｂ＝ｂ１＋ｂ２）である。切込部１２３には、封止樹脂４０が充填されている。

図３および図４に示すように、第１入力端子１０Ａ、第２入力端子１０Ｂおよび出力端子１０Ｃの各々において、第１主面１０１の面積は、第１裏面１０２の面積よりも大である。半導体装置Ａ１０が示す例においては、第１入力端子１０Ａおよび出力端子１０Ｃの各々の第１裏面１０２の面積は、ともに等しい。第２入力端子１０Ｂの第１裏面１０２の面積は、第１入力端子１０Ａおよび出力端子１０Ｃの各々の第１裏面１０２の面積よりも大である。

第１入力端子１０Ａ、第２入力端子１０Ｂおよび出力端子１０Ｃの各々において、半導体素子３０が支持される主部１１の第１主面１０１には、たとえば銀（Ａｇ）めっきを施してもよい。さらに、第１入力端子１０Ａ、第２入力端子１０Ｂおよび出力端子１０Ｃの各々において、封止樹脂４０から露出する第１裏面１０２、一対の第１端面１２１および複数の副端面１３１には、たとえば錫（Ｓｎ）めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の順に積層された複数の金属めっきを採用してもよい。

複数の第２リード２１は、図３に示すように、第１リード１０よりも第２方向ｙの一方側に位置する。複数の第２リード２１のいずれか一つは、半導体素子３０の構成された制御回路３２２の接地端子である。その他の複数の第２リード２１の各々には、制御回路３２２を駆動させるための電力（電圧）、または制御回路３２２に伝達するための電気信号が入力される。図３、図４および図１２に示すように、複数の第２リード２１の各々は、第２主面２１１、第２裏面２１２および第２端面２１３を有する。第２主面２１１は、厚さ方向ｚにおいて第１リード１０の第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第２主面２１１は、封止樹脂４０に覆われている。半導体素子３０は、第２主面２１１に支持されている。第２裏面２１２は、第２主面２１１とは反対側を向く。第２裏面２１２は、封止樹脂４０から露出している。第２端面２１３は、第２主面２１１および第２裏面２１２の双方につながり、かつ第２方向ｙの一方側を向く。第２端面２１３は、封止樹脂４０から露出している。図８に示すように、複数の第２端面２１３は、第１方向ｘに沿って所定の間隔で配列されている。

図３および図４に示すように、複数の第２リード２１の各々において、第２主面２１１の面積は、第２裏面２１２の面積よりも大である。なお、複数の第２裏面２１２の面積は、いずれも等しい。半導体素子３０が支持される複数の第２リード２１の第２主面２１１には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する複数の第２リード２１の第２裏面２１２および第２端面２１３には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。

一対の第３リード２２は、図３に示すように、第２方向ｙにおいて第１リード１０（第１入力端子１０Ａ）と、複数の第２リード２１との間に位置する。一対の第３リード２２は、第１方向ｘにおいて互いに離間している。一対の第３リード２２の各々には、半導体素子３０に構成された制御回路３２２に伝達するための電気信号などが入力される。図３、図４および図１５に示すように、一対の第３リード２２の各々は、第３主面２２１、第３裏面２２２および第３端面２２３を有する。第３主面２２１は、厚さ方向ｚにおいて第１リード１０の第１主面１０１と同じ側を向き、かつ半導体素子３０に対向している。第３主面２２１は、封止樹脂４０に覆われている。半導体素子３０は、第３主面２２１に支持されている。第３裏面２２２は、第３主面２２１とは反対側を向く。第３裏面２２２は、封止樹脂４０から露出している。第３端面２２３は、第３主面２２１および第３裏面２２２の双方につながり、かつ第１方向ｘを向く。第３端面２２３は、封止樹脂４０から露出している。第３端面２２３は、第１リード１０の第１端面１２１の各々の領域とともに、第２方向ｙに沿って配列されている。

図３および図４に示すように、一対の第３リード２２の各々において、第３主面２２１の面積は、第３裏面２２２の面積よりも大である。半導体素子３０が支持される一対の第２リード２１の第３主面２２１には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する一対の第３リード２２の第３裏面２２２および第３端面２２３には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。

半導体素子３０は、図１２〜図１５に示すように、第１リード１０、複数の第２リード２１および一対の第３リード２２に支持されている。半導体素子３０は、封止樹脂４０に覆われている。図１２〜図１８に示すように、半導体素子３０は、半導体基板３１、半導体層３２、複数の第１電極３３Ａ、複数の第２電極３３Ｂ、パッシベーション膜３４および表面保護膜３５を有する。

図１６〜図１８に示すように、半導体基板３１は、その下方において半導体層３２、第１電極３３Ａ、第２電極３３Ｂ、パッシベーション膜３４および表面保護膜３５を支持している。半導体基板３１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。

図１２〜図１５に示すように、半導体層３２は、厚さ方向ｚにおいて第１リード１０の第１主面１０１に対向する側に半導体基板３１に積層されている。半導体層３２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層３２には、スイッチング回路３２１と、スイッチング回路３２１に導通する制御回路３２２とが構成されている。スイッチング回路３２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路３２１は、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路３２２は、スイッチング回路３２１を駆動させるためのゲートドライバや、スイッチング回路３２１の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路３２１を正常に駆動させるための制御を行う。なお、半導体層３２には、配線層（図示略）がさらに構成されている。当該配線層により、スイッチング回路３２１と制御回路３２２とは、相互に導通している。

図１２〜図１５に示すように、複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、厚さ方向ｚにおいて第１リード１０の第１主面１０１に対向する側に設けられている。複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、半導体層３２に接している。複数の第１電極３３Ａは、半導体層３２のスイッチング回路３２１に導通している。あわせて、複数の第１電極３３Ａは、第１リード１０の第１主面１０１に接続されている。これにより、第１リード１０は、スイッチング回路３２１に導通している。また、複数の第２電極３３Ｂは、半導体層３２の制御回路３２２に導通している。あわせて、複数の第２電極３３Ｂの大半は、複数の第２リード２１の第２主面２１１に接続されている。残りの第２電極３３Ｂは、一対の第３リード２２の第３主面２２１に接続されている。これにより、複数の第２リード２１および一対の第３リード２２は、制御回路３２２に導通している。

図１６〜図１８に示すように、複数の第１電極３３Ａおよび複数の第２電極３３Ｂの各々は、基部３３１および柱状部３３２を有する。基部３３１は、半導体層３２に構成された配線層に接している。これにより、基部３３１は、半導体層３２のスイッチング回路３２１および制御回路３２２のいずれかに導通している。基部３３１は、たとえば、アルミニウム（Ａｌ）層、または半導体層３２から下方に向けて銅、ニッケル、パラジウムの順に積層された複数の金属層から構成される。柱状部３３２は、基部３３１から第１リード１０の第１主面１０１、第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかに向けて突出している。柱状部３３２の構成材料は、銅を含む。

図１６〜図１８に示すように、柱状部３３２は、厚さ方向ｚにおいて第１リード１０の第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかに対向する側に設けられた保護層３３２Ａを有する。保護層３３２Ａの構成材料は、ニッケルである。なお、複数の第１電極３３Ａおよび複数の第２電極３３Ｂは、電解めっきにより形成される。

図１６〜図１８に示すように、パッシベーション膜３４は、半導体層３２の下面と、複数の第１電極３３Ａおよび複数の第２電極３３Ｂの基部３３１の一部とを覆っている。パッシベーション膜３４は、電気絶縁性を有する。パッシベーション膜３４は、たとえば、半導体層３２の下面と、複数の基部３３１の一部とに接する酸化ケイ素膜（ＳｉＯ₂）と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ₃Ｎ₄）とにより構成される。パッシベーション膜３４には、複数の開口３４１が設けられている。開口３４１から、基部３３１の一部が露出している。

図１６〜図１８に示すように、表面保護膜３５は、パッシベーション膜３４を覆っている。複数の第１電極３３Ａおよび複数の第２電極３３Ｂの各々において、基部３３１および柱状部３３２のそれぞれ一部が表面保護膜３５に接している。表面保護膜３５は、電気絶縁性を有する。表面保護膜３５の構成材料は、たとえばポリイミドである。

接合層３９は、図１６〜図１８に示すように、第１リード１０の第１主面１０１、複数の第２リード２１の第２主面２１１、および第３リード２２の第３主面２２１のいずれかと、複数の第１電極３３Ａおよび複数の第２電極３３Ｂの各々の柱状部３３２との間に介在している。接合層３９は、導電性を有する。半導体装置Ａ１０が示す例においては、接合層３９は、錫および銀を含む金属である。接合層３９により、柱状部３３２は、第１主面１０１、第２主面２１１および第３主面２２１のいずれかに電気的に接合されている。接合層３９は、柱状部３３２の保護層３３２Ａに接している。なお、半導体装置Ａ１０が示す例においては、接合層３９は、電解めっきにより複数の第１電極３３Ａおよび複数の第２電極３３Ｂと一体となって形成される。

封止樹脂４０は、図５〜図８に示すように、頂面４１、底面４２、一対の第１側面４３１および一対の第２側面４３２を有する。封止樹脂４０の構成材料は、たとえば黒色のエポキシ樹脂である。

図１２〜図１５に示すように、頂面４１は、厚さ方向ｚにおいて第１リード１０の第１主面１０１と同じ側を向く。図５〜図８に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、第１リード１０の第１裏面１０２、複数の第２リード２１の第２裏面２１２、および一対の第３リード２２の第３裏面２２２が露出している。

図７および図８に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつ第１方向ｘを向く。一対の第１側面４３１は、第２方向ｙにおいて互いに離間している。図１３〜図１５に示すように、一対の第１側面４３１の各々から、第１リード１０の第１端面１２１の各領域と、第３リード２２の第３端面２２３とが、第１側面４３１と面一となるように露出している。

図５および図６に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつ第２方向ｙを向く。一対の第２側面４３２は、第１方向ｘにおいて互いに離間している。図１２に示すように、第２方向ｙの一方側に位置する第２側面４３２から、複数の第２リード２１の第２端面２１３が、第２側面４３２と面一となるように露出している。第２方向ｙの他方側に位置する第２側面４３２から、第２入力端子１０Ｂ（第１リード１０）の複数の副端面１３１が、第２側面４３２と面一となるように露出している。

次に、半導体装置Ａ１０の作用効果について説明する。

半導体装置Ａ１０は、第１方向ｘに延び、かつ半導体素子３０の複数の第１電極３３Ａが接続される第１リード１０と、第１リード１０の一部を覆う封止樹脂４０とを備える。第１リード１０は、第１方向ｘを向き、かつ封止樹脂４０の一対の第１側面４３１から露出する一対の第１端面１２１を有する。一対の第１端面１２１の各々は、第１側面４３１と面一である。第２方向ｙにおいて、一対の第１端面１２１の各々の寸法ｂは、第１リード１０の主部１１の第１裏面１０２の寸法Ｂよりも小である。これにより、一対の第１端面１２１の各々の面積を、従来のＱＦＮの半導体装置におけるこれらの面積よりも小とすることができる。このため、半導体装置Ａ１０の製造において、ブレードダイシングによる個片化を行った際、一対の第１端面１２１おける金属バリの発生量がより少なくなる。したがって、半導体装置Ａ１０によれば、封止樹脂４０の側面から露出したリードの端面において発生する金属バリを抑制することが可能となる。

図９に示すように、第１リード１０（第１入力端子１０Ａおよび出力端子１０Ｃ）の一対の側部１２の各々には、くびれ部１２２が形成されている。これにより、第２方向ｙにおいて、一対の第１端面１２１の各々の寸法ｂを、第１リード１０の主部１１の第１裏面１０２の寸法Ｂよりも小とすることができる。なお、図１０に示すように、一対の側部１２の各々には、くびれ部１２２に替えて切欠部１２４が形成された構成でもよい。本構成でも、第２方向ｙにおいて、一対の第１端面１２１の各々の寸法ｂを、主部１１の第１裏面１０２の寸法Ｂよりも小とすることができる。また、くびれ部１２２および切欠部１２４は、第１方向ｘにおいて封止樹脂４０に接している。これにより、第１リード１０が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。

さらに、図１１に示すように、第１リード１０（第２入力端子１０Ｂ）の一対の側部１２の各々には、切込部１２３が形成されている。これによっても、第２方向ｙにおいて、一対の第１端面１２１の各々の寸法ｂを、第１リード１０の主部１１の第１裏面１０２の寸法Ｂよりも小とすることができる。切込部１２３には、封止樹脂４０が充填されている。これにより、第１リード１０は、第１方向ｘにおいて封止樹脂４０に接する構成となる。したがって、第１リード１０が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。

第２入力端子１０Ｂは、主部１１の第２方向ｙの他方側から突出する複数の突出部１３を含む。複数の突出部１３の各々は、第２方向ｙを向く副端面１３１を有する。複数の副端面１３１は、第２方向ｙの他方側に位置する封止樹脂４０の第２側面４３２から露出している。これにより、第２入力端子１０Ｂは、第２方向ｙの他方側において封止樹脂４０に接する構成となる。したがって、第２入力端子１０Ｂが第２方向ｙの他方側に位置する第２側面４３２から抜け出すことを防止できる。

第１リード１０において、第１主面１０１の面積は、第１裏面１０２の面積よりも大である。これにより、第１リード１０は、厚さ方向ｚの第１裏面１０２が向く側において封止樹脂４０に接する構成となる。したがって、第１リード１０が封止樹脂４０の底面４２から抜け出すことを防止できる。また、半導体素子３０の複数の第１電極３３Ａが接続される第１主面１０１の面積をより広くとることができる。これにより、複数の第１電極３３Ａの増加を図ることが可能である。

半導体装置Ａ１０は、半導体素子３０の複数の第２電極３３Ｂの少なくとも一部が接続される複数の第２リード２１をさらに備える。複数の第２リード２１の各々において、第２主面２１１の面積は、第２裏面２１２の面積よりも大である。したがって、先述した第１リード１０の第１主面１０１および第１裏面１０２の関係と同様に、複数の第２リード２１が封止樹脂４０の底面４２から抜け出すことを防止できる。また、複数の第２電極３３Ｂが接続される複数の第２主面２１１の面積をより広くとることができるため、複数の第２電極３３Ｂの増加を図ることが可能である。

半導体素子３０の半導体層３２には、スイッチング回路３２１が構成されている。スイッチング回路３２１は、複数の第１電極３３Ａに導通している。一方、第１リード１０の第１裏面１０２は、封止樹脂４０の底面４２から露出している。これにより、半導体装置Ａ１０の使用の際、スイッチング回路３２１の駆動により半導体素子３０から発生した熱を、効率よく外部に放熱させることができる。また、先述のとおり、第２方向ｙにおいて、第１リード１０の主部１１の第１裏面１０２の寸法Ｂは、一対の第１端面１２１の寸法ｂよりも大となる。これにより、主部１１の第１裏面１０２の面積をより広くとることができるため、半導体装置Ａ１０の放熱性をより向上させることが可能である。

複数の第１電極３３Ａの各々は、スイッチング回路３２１に導通する基部３３１と、基部３３１から第１リード１０の第１主面１０１に向けて突出する柱状部３３２とを有する。柱状部３３２の構成材料は、銅を含む。柱状部３３２は、ボンディングワイヤよりも長さが小であり、かつ横断面積が大である。このため、第１リード１０と基部３３１とをボンディングワイヤにより接続させた場合と比較して、第１リード１０とスイッチング回路３２１との間における寄生抵抗を低減させることができる。寄生抵抗が低減されると、スイッチング回路３２１におけるオン抵抗およびノイズが低減されるという効果が得られる。

半導体装置Ａ１０は、第１リード１０の第１主面１０１と、第１電極３３Ａの柱状部３３２との間に介在する接合層３９をさらに備える。柱状部３３２は、厚さ方向ｚにおいて第１主面１０１に対向する側に設けられた保護層３３２Ａを有する。保護層３３２Ａの構成材料は、ニッケルである。これにより、半導体素子３０の第１電極３３Ａをリフローにより第１主面１０１に電気的に接合させる際、接合層３９に含まれる錫により柱状部３３２が侵食されることを防止できる。

本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ１１：半導体装置
１０：第１リード
１０Ａ：第１入力端子
１０Ｂ：第２入力端子
１０Ｃ：出力端子
１０１：第１主面
１０２：第１裏面
１１：主部
１２：側部
１２１：第１端面
１２２：くびれ部
１２３：切込部
１２４：切欠部
１３：突出部
１３１：副端面
２１：第２リード
２１１：第２主面
２１２：第２裏面
２１３：第２端面
２２：第３リード
２２１：第３主面
２２２：第３裏面
２２３：第３端面
３０：半導体素子
３１：半導体基板
３２：半導体層
３２１：スイッチング回路
３２２：制御回路
３３Ａ：第１電極
３３Ｂ：第２電極
３３１：基部
３３２：柱状部
３３２Ａ：保護層
３４：パッシベーション膜
３４１：開口
３５：表面保護膜
３９：接合層
４０：封止樹脂
４１：頂面
４２：底面
４３１：第１側面
４３２：第２側面
Ｂ：寸法
ｂ，ｂ１，ｂ２：寸法
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims

厚さ方向において互いに反対側を向く第１主面および第１裏面を有し、かつ前記厚さ方向に対して直交する第１方向に延びる第１リードと、
前記厚さ方向において前記第１主面に対向する側に設けられた複数の第１電極を有し、複数の前記第１電極が前記第１主面に接続された半導体素子と、
前記第１リードの一部と、前記半導体素子とを覆う封止樹脂と、を備え、
前記第１リードは、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、
一対の前記側部の各々は、前記第１主面および前記第１裏面の双方につながり、かつ前記第１方向を向く第１端面を有し、
前記封止樹脂は、前記厚さ方向において前記第１裏面と同じ側を向き、かつ前記第１裏面が露出する底面と、前記底面につながり、かつ前記第１方向において互いに離間した一対の第１側面と、を有し、
一対の前記第１側面の各々から、前記第１端面が前記第１側面と面一となるように露出し、
前記厚さ方向および前記第１方向の双方に対して直交する第２方向において、一対の前記第１端面の各々の寸法は、前記主部の前記第１裏面の寸法よりも小であることを特徴とする、半導体装置。
一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第２方向の両側から前記側部の内方に向けて凹むくびれ部が形成されている、請求項１に記載の半導体装置。
一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第２方向の片側から前記側部の内方に向けて凹む切欠部が形成されている、請求項１に記載の半導体装置。
一対の前記側部の各々には、前記第１主面から前記第１裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている、請求項１に記載の半導体装置。
前記第１主面の面積は、前記第１裏面の面積よりも大である、請求項２ないし４のいずれかに記載の半導体装置。
前記厚さ方向において前記第１主面と同じ側を向く第２主面、および前記第２主面とは反対側を向く第２裏面を有し、かつ前記第１リードよりも前記第２方向の一方側に位置する複数の第２リードをさらに備え、
複数の前記第２リードのそれぞれ一部ずつが前記封止樹脂に覆われ、
前記半導体素子は、前記厚さ方向において前記第１主面に対向する側に設けられた複数の第２電極を有し、
複数の前記第２電極の少なくとも一部が、複数の前記第２主面に接続されている、請求項２ないし５のいずれかに記載の半導体装置。
複数の前記第２リードの各々は、前記第２主面および前記第２裏面の双方につながり、かつ前記第２方向を向く第２端面を有し、
前記封止樹脂は、前記底面および一対の前記第１側面の双方につながり、かつ前記第２方向において互いに離間した一対の第２側面と、を有し、
前記底面から複数の前記第２裏面が露出し、
前記第２方向の一方側に位置する前記第２側面から、複数の前記第２端面が前記第２側面と面一となるように露出している、請求項６に記載の半導体装置。
複数の前記第２リードの各々において、前記第２主面の面積は、前記第２裏面の面積よりも大である、請求項７に記載の半導体装置。
前記半導体素子は、半導体基板と、前記厚さ方向において前記第１主面に対向する側に前記半導体基板に積層された半導体層と、を有し、
前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、
複数の前記第１電極は、前記スイッチング回路に導通し、
複数の前記第２電極は、前記制御回路に導通している、請求項７または８のいずれかに記載の半導体装置。
複数の前記第１電極と、複数の前記第２主面に接続された複数の前記第２電極の各々は、前記スイッチング回路および前記制御回路のいずれかに導通する基部と、前記基部から前記第１主面および前記第２主面のいずれかに向けて突出する柱状部と、を有し、
前記柱状部が、前記第１主面および前記第２主面のいずれかに電気的に接合されている、請求項９に記載の半導体装置。
前記柱状部の構成材料は、銅を含む、請求項１０に記載の半導体装置。
前記第１主面および前記第２主面のいずれかと、前記柱状部と、の間に介在する接合層をさらに備え、
前記柱状部は、前記厚さ方向において前記第１主面および前記第２主面のいずれかに対向する側に設けられた保護層を有する、請求項１１に記載の半導体装置。
前記保護層の構成材料は、ニッケルである、請求項１２に記載の半導体装置。
前記第１リードは、第１入力端子、第２入力端子および出力端子を含み、
前記第１入力端子、前記第２入力端子および前記出力端子は、前記第２方向に沿って配列されている、請求項１０ないし１３のいずれかに記載の半導体装置。
前記第１入力端子は、前記第２方向において前記出力端子と複数の前記第２リードとの間に位置し、
前記第２入力端子は、前記出力端子よりも前記第２方向の他方側に位置する、請求項１４に記載の半導体装置。
前記第２入力端子は、前記主部の前記第２方向の他方側から突出する複数の突出部を含み、
複数の前記突出部の各々は、前記第１主面および前記第１裏面の双方につながり、かつ前記第２方向を向く副端面を有し、
前記第２方向の他方側に位置する前記第２側面から、複数の前記副端面が前記第２側面と面一となるように露出している、請求項１５に記載の半導体装置。