JP2023153348A - 半導体装置および半導体パッケージ - Google Patents

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Abstract

【課題】Ｃｕ導電層のサイドエッチングを低減することができる半導体装置およびこれを備える半導体パッケージを提供する。【解決手段】半導体装置は、半導体層と、半導体層上に形成されたパッシベーション膜と、パッシベーション膜上に形成され、Ｃｕを主成分とする金属からなるＣｕ電極層４９と、Ｃｕ電極層４９上に形成され、Ｐｄを主成分とする金属からなるパラジウム層５５とを含み、Ｃｕ電極層４９の側壁面積Ｓ１に対するパラジウム層５５の平面面積Ｓ２の比（Ｐｄ／Ｃｕ）が、１０．０以下である。【選択図】図１８

Description

本発明は、半導体装置およびこれを備える半導体パッケージに関する。
特許文献１は、半導体基板と、半導体基板上に形成されたＣｕ配線と、Ｃｕ配線の表面および側面を覆うめっき層と、めっき層を介してＣｕ配線上にワイヤボンディングされたＣｕワイヤとを備える、半導体装置を開示している。めっき層は、Ｎｉ／Ｐｄ／Ａｕの積層構造を有している。
この半導体装置の製造工程は、たとえば、半導体基板を覆う絶縁膜上に、バリアメタル膜を介してＣｕ配線を形成する工程を含む。バリアメタル膜は、それぞれスパッタ法で形成されたＴｉ／Ｃｕシード層を含む。Ｃｕ配線は、バリアメタル膜上のレジスト膜をマスクにして、バリアメタル膜上に電解めっき法によって形成される。Ｃｕ配線のめっき後、レジスト膜が除去され、これにより露出したＴｉ／Ｃｕシード層がウエットエッチングによって除去される。たとえば、まずＣｕシード層が過酸化水素水と硝酸との混合液で除去され、次に、Ｔｉ膜が過酸化水素水とアンモニアとの混合液で除去される。
特開２０１０－１７１３８６号公報
上述の製造工程では、Ｃｕシード層のウエットエッチング時に、Ｃｕ配線とＰｄめっき層との間に電池効果が発生する場合がある。Ｃｕのイオン化傾向がＰｄのイオン化傾向よりも高いため、Ｃｕ配線の露出面積に対するＰｄめっき層の露出面積（Ｐｄ／Ｃｕ）が大きいと、Ｃｕ配線のサイドエッチングが大きく進行する場合がある。
本発明の目的は、Ｃｕ導電層のサイドエッチングを低減することができる半導体装置およびこれを備える半導体パッケージを提供することである。
本発明の一実施形態に係る半導体装置は、第１面を有する半導体層と、前記半導体層の前記第１面に形成された絶縁層と、前記絶縁層上に形成され、Ｃｕを主成分とする金属からなるＣｕ導電層と、前記Ｃｕ導電層上に形成され、Ｐｄを主成分とする金属からなるＰｄ導電層とを含み、前記Ｃｕ導電層の側壁面積に対する前記Ｐｄ導電層の平面面積の比（Ｐｄ／Ｃｕ）が、１０．０以下である。
この構成によれば、Ｃｕ導電層の側壁面積に対するＰｄ導電層の平面面積の比（Ｐｄ／Ｃｕ）が１０．０以下である。これにより、半導体装置の製造工程において、Ｃｕ導電層とＰｄ導電層との間に電池効果が発生しても、Ｃｕ導電層のサイドエッチングを抑制することができる。ここで、「電池効果」は、たとえば、互いに異なる導電材料が導通する状態でエッチャント等の水溶液に浸漬した場合に、両方の導電材料間に電圧が発生し、相対的にイオン化傾向が小さい材料が腐食する現象と定義されてもよい。
本発明の一実施形態に係る半導体装置では、前記Ｃｕ導電層は、前記Ｃｕ導電層の厚さ方向に沿って延びる凹部を含む形状に形成された外側側壁を有しており、前記Ｃｕ導電層の前記側壁面積は、前記外側側壁の面積を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記Ｃｕ導電層の前記外側側壁に複数の前記凹部が形成されており、前記Ｃｕ導電層の前記外側側壁は、前記凹部と、隣り合う前記複数の凹部の間の凸部とが繰り返して形成された凹凸パターンに形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記凹部および前記凸部は、それぞれ、前記Ｃｕ導電層を前記厚さ方向から見た平面視において三角形状に形成された凹部および凸部を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記凹部および前記凸部は、それぞれ、前記Ｃｕ導電層を前記厚さ方向から見た平面視において四角形状に形成された凹部および凸部を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記Ｃｕ導電層は、前記Ｃｕ導電層の厚さ方向から前記Ｃｕ導電層を見た平面視において、前記Ｃｕ導電層の内側領域に形成され、かつ前記厚さ方向に沿って延びる貫通孔を形成する内側側壁を有しており、前記Ｃｕ導電層の前記側壁面積は、前記内側側壁の面積を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記貫通孔は、細長いスリットを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記Ｃｕ導電層は、前記半導体層に形成された機能素子に電気的に接続された主導電層と、前記主導電層の周囲に形成され、かつ前記機能素子から絶縁されたダミー導電層とを含み、前記Ｃｕ導電層の前記側壁面積は、前記主導電層の側壁の面積および前記ダミー導電層の側壁の面積を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記主導電層は、前記ダミー導電層に取り囲まれていてもよい。
本発明の一実施形態に係る半導体装置は、前記絶縁層と前記Ｃｕ導電層との間に形成されたバリア層を含み、前記Ｃｕ導電層は、第１面および前記第１面の反対側に位置し、かつ前記バリア層に接する第２面を有し、前記Ｃｕ導電層の前記第２面側の周縁は、前記バリア層の周縁から前記バリア層の内方に離れていてもよい。
本発明の一実施形態に係る半導体装置では、前記Ｃｕ導電層は、２μｍ～６μｍの厚さを有していてもよい。
本発明の一実施形態に係る半導体装置は、前記絶縁層上に形成され、かつ前記Ｃｕ導電層および前記Ｐｄ導電層を覆う第２絶縁層と、前記第２絶縁層を厚さ方向に延び、かつ前記Ｃｕ導電層および前記Ｐｄ導電層に電気的に接続された導電性の柱状体とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記柱状体は、Ｃｕを主成分とする金属からなるＣｕピラーを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記柱状体は、２０μｍ～６０μｍの厚さを有していてもよい。
本発明の一実施形態に係る半導体パッケージは、第１面および前記第１面の反対側の第２面を有する導電部材と、前記半導体層の前記第１面が前記導電部材の前記第１面に互いに対向するように、前記導電部材の前記第１面に搭載された前記半導体装置と、前記導電部材の一部および前記半導体装置を覆う封止樹脂とを含む。
本発明の一実施形態に係る半導体パッケージは、第１面および前記第１面の反対側の第２面を有する導電部材と、前記導電部材の前記第１面に搭載され、かつ前記柱状体が前記導電部材の前記第１面に接続された前記半導体装置と、前記導電部材の一部および前記半導体装置を覆う封止樹脂とを含む。
図１は、本発明の第１実施形態にかかる半導体パッケージの斜視図である。 図２は、図１に示す半導体パッケージの平面図（封止樹脂を透過）である。 図３は、図１に示す半導体パッケージの平面図（半導体素子および封止樹脂を透過）である。 図４は、図１に示す半導体パッケージの底面図である。 図５は、図１に示す半導体パッケージの正面図である。 図６は、図１に示す半導体パッケージの背面図である。 図７は、図１に示す半導体パッケージの右側面図である。 図８は、図１に示す半導体パッケージの左側面図である。 図９は、図３の部分拡大図である。 図１０は、図３の部分拡大図である。 図１１は、図３のXI-XI線に沿う断面図である。 図１２は、図３のXII-XII線に沿う断面図である。 図１３は、図３のXIII-XIII線に沿う断面図である。 図１４は、図３のXIV-XIV線に沿う断面図である。 図１５は、図１１の部分拡大図（第１電極付近）である。 図１６は、図１１の部分拡大図（第２電極付近）である。 図１７は、半導体装置の配線構造を説明するための図である。 図１８Ａ～図１８Ｃは、電極の基部の形状（第１例）を説明するための図である。図１８Ａが平面図であり、図１８Ｂおよび図１８Ｃが斜視図である。 図１９Ａおよび図１９Ｂは、電極の基部の形状（第２例）を説明するための図である。図１９Ａが平面図であり、図１９Ｂが斜視図である。 図２０Ａおよび図２０Ｂは、電極の基部の形状（第３例）を説明するための図である。図２０Ａが平面図であり、図２０Ｂが斜視図である。 図２１Ａは、前記半導体パッケージの製造工程の一部を説明するための図である。 図２１Ｂは、図２１Ａの次の工程を示す図である。 図２１Ｃは、図２１Ｂの次の工程を示す図である。 図２１Ｄは、図２１Ｃの次の工程を示す図である。 図２１Ｅは、図２１Ｄの次の工程を示す図である。 図２１Ｆは、図２１Ｅの次の工程を示す図である。 図２１Ｇは、図２１Ｆの次の工程を示す図である。 図２１Ｈは、図２１Ｇの次の工程を示す図である。 図２１Ｉは、図２１Ｈの次の工程を示す図である。 図２１Ｊは、図２１Ｉの次の工程を示す図である。 図２１Ｋは、図２１Ｊの次の工程を示す図である。 図２１Ｌは、図２１Ｋの次の工程を示す図である。 図２１Ｍは、図２１Ｌの次の工程を示す図である。 図２１Ｎは、図２１Ｍの次の工程を示す図である。 図２１Ｏは、図２１Ｎの次の工程を示す図である。 図２１Ｐは、図２１Ｏの次の工程を示す図である。 図２２は、図１８Ａ～図１８Ｃの基部を電解めっきするときに使用されるマスクパターンの一部を示す平面図である。 図２３は、図１９Ａおよび図１９Ｂの基部を電解めっきするときに使用されるマスクパターンの一部を示す平面図である。 図２４は、図２０Ａおよび図２０Ｂの基部を電解めっきするときに使用されるマスクパターンの一部を示す平面図である。 図２５は、Ｐｄ／Ｃｕ面積比とＣｕサイドエッチング量との関係を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１～図１６に基づき、本発明の第１実施形態にかかる半導体パッケージＡ１０について説明する。
半導体パッケージＡ１０は、導電部材１０、半導体装置２０、接合層３０および封止樹脂４０を備える。図１に示すように、半導体パッケージＡ１０のパッケージ形式は、ＱＦＮ（Quad For Non-Lead Package）である。半導体装置２０は、フリップチップ型のＬＳＩである。半導体装置２０には、その内部にスイッチング回路２１２Ａおよび制御回路２１２Ｂ（それぞれ詳細は後述）が構成されている。
半導体パッケージＡ１０においては、スイッチング回路２１２Ａにより直流電力（電圧）が交流電力（電圧）に変換される。半導体パッケージＡ１０は、たとえばＤＣ/ＤＣコンバータの回路を構成する一要素に用いられる。ここで、図２は、理解の便宜上、封止樹脂４０を透過している。図３は、理解の便宜上、半導体装置２０および封止樹脂４０を透過している。これらの図において、透過した半導体装置２０および封止樹脂４０をそれぞれ想像線（二点鎖線）で示している。
半導体パッケージＡ１０の説明においては、導電部材１０の厚さ方向Ｚを「厚さ方向Ｚ」と呼ぶ。厚さ方向Ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向Ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
図１および図２に示すように、半導体パッケージＡ１０は、厚さ方向Ｚに沿って視て正方形状である。また、半導体パッケージＡ１０の説明においては、便宜上、第２方向ｙにおいて複数の第２リード１２（詳細は後述）が位置する側を「第２方向ｙの一方側」と呼ぶ。第２方向ｙにおいて複数の第１リード１１（詳細は後述）が位置する側を「第２方向ｙの他方側」と呼ぶ。
導電部材１０は、図２に示すように、半導体装置２０を支持するとともに、半導体パッケージＡ１０を配線基板に実装するための端子をなしている。図１１～図１４に示すように、導電部材１０は、その一部が封止樹脂４０に覆われている。導電部材１０は、厚さ方向Ｚにおいて互いに反対側を向く主面１０１（第１面）および裏面１０２（第２面）を有する。主面１０１は、厚さ方向Ｚの一方側を向き、かつ半導体装置２０に対向している。
半導体装置２０は、主面１０１に支持されている。主面１０１は、封止樹脂４０に覆われている。裏面１０２は、厚さ方向Ｚの他方側を向く。導電部材１０は、単一のリードフレームから構成される。当該リードフレームの構成材料は、たとえば、銅（Ｃｕ）または銅合金である。導電部材１０は、複数の第１リード１１、複数の第２リード１２および一対の第３リード１３を含む。
複数の第１リード１１は、図３および図４に示すように、厚さ方向Ｚに沿って視て第２方向ｙに延びる帯状である。複数の第１リード１１は、第２方向ｙに沿って配列されている。半導体パッケージＡ１０が示す例においては、複数の第１リード１１は、第１入力端子１１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの３つの端子により構成される。
複数の第１リード１１は、第２方向ｙの一方側から他方側に向けて第１入力端子１１Ａ、出力端子１１Ｃ、第２入力端子１１Ｂの順に配列されている。第１入力端子１１Ａおよび第２入力端子１１Ｂは、半導体パッケージＡ１０において電力変換対象となる直流電力（電圧）が入力される。第１入力端子１１Ａは、正極（Ｐ端子）である。第２入力端子１１Ｂは、負極（Ｎ端子）である。出力端子１１Ｃは、半導体装置２０に構成されたスイッチング回路２１２Ａにより電力変換された交流電力（電圧）が出力される。
図３に示すように、第１入力端子１１Ａは、第２方向ｙにおいて複数の第２リード１２と出力端子１１Ｃとの間に位置する。出力端子１１Ｃは、第２方向ｙにおいて第１入力端子１１Ａと第２入力端子１１Ｂとの間に位置する。第１入力端子１１Ａおよび出力端子１１Ｃの各々は、主部１１１および一対の側部１１２を含む。図３および図４に示すように、主部１１１は、第１方向ｘに延びている。複数の第１リード１１において、半導体装置２０は、主部１１１の主面１０１に支持されている。
一対の側部１１２は、主部１１１の第１方向ｘの両端につながっている。図３、図４、図１２および図１３に示すように、一対の側部１１２の各々は、第１端面１１２Ａを有する。第１端面１１２Ａは、第１リード１１の主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第１端面１１２Ａは、封止樹脂４０から露出している。
図９に示すように、第１入力端子１１Ａおよび出力端子１１Ｃの一対の側部１１２の各々には、くびれ部１１２Ｂが形成されている。くびれ部１１２Ｂは、第１リード１１の主面１０１から裏面１０２に至り、かつ第２方向ｙの両側から側部１１２の内方に向けて凹んでいる。くびれ部１１２Ｂは、封止樹脂４０に接している。くびれ部１１２Ｂにより、第１入力端子１１Ａおよび出力端子１１Ｃにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。
図３に示すように、第２入力端子１１Ｂは、出力端子１１Ｃよりも第２方向ｙの他方側に位置する。このため、第２入力端子１１Ｂは、複数の第１リード１１のうち第２方向ｙの他方側に位置する。第２入力端子１１Ｂは、主部１１１、一対の側部１１２および複数の突出部１１３を含む。
複数の突出部１１３は、主部１１１の第２方向ｙの他方側から突出している。隣り合う２つの突出部１１３の間には、封止樹脂４０が充填されている。図１２に示すように、複数の突出部１１３の各々は、副端面１１３Ａを有する。副端面１１３Ａは、第２入力端子１１Ｂの主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの他方側を向く。副端面１１３Ａは、封止樹脂４０から露出している。図７に示すように、複数の副端面１１３Ａは、第１方向ｘに沿って所定の間隔で配列されている。
図１０に示すように、第２入力端子１１Ｂの一対の側部１１２の各々には、切込部１１２Ｃが形成されている。切込部１１２Ｃは、第２入力端子１１Ｂの主面１０１から裏面１０２に至り、かつ第１端面１１２Ａから第１方向ｘに凹んでいる。これにより、第１端面１１２Ａは、第２方向ｙにおいて互いに離間した２つの領域に分断されている。切込部１１２Ｃによっても、第２入力端子１１Ｂにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。なお、ここでの寸法ｂは、第１端面１１２Ａの一方の領域の第２方向ｙの寸法ｂ１と、第１端面１１２Ａの他方の領域の第２方向ｙの寸法ｂ２とを足し合わせたもの（ｂ＝ｂ１＋ｂ２）である。切込部１１２Ｃには、封止樹脂４０が充填されている。
図３および図４に示すように、複数の第１リード１１の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体パッケージＡ１０が示す例においては、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積は、ともに等しい。第２入力端子１１Ｂの裏面１０２の面積は、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積よりも大である。
第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、半導体装置２０が支持される主部１１１の主面１０１には、たとえば銀（Ａｇ）めっきを施してもよい。さらに、第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、封止樹脂４０から露出する裏面１０２、一対の第１端面１１２Ａおよび複数の副端面１１３Ａには、たとえば錫（Ｓｎ）めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の順に積層された複数の金属めっきを採用してもよい。
複数の第２リード１２は、図３に示すように、複数の第１リード１１よりも第２方向ｙの一方側に位置する。複数の第２リード１２のいずれか一つは、半導体装置２０に構成された制御回路２１２Ｂの接地端子である。その他の複数の第２リード１２の各々には、制御回路２１２Ｂを駆動させるための電力（電圧）、または制御回路２１２Ｂに伝達するための電気信号が入力される。図３、図４および図１１に示すように、複数の第２リード１２の各々は、第２端面１２１を有する。第２端面１２１は、第２リード１２の主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの一方側を向く。第２端面１２１は、封止樹脂４０から露出している。図８に示すように、複数の第２端面１２１は、第１方向に沿って所定の間隔で配列されている。
図３および図４に示すように、複数の第２リード１２の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。なお、複数の第２リード１２の裏面１０２の面積は、いずれも等しい。半導体装置２０が支持される複数の第２リード１２の裏面１０２には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する複数の第２リード１２の裏面１０２および第２端面１２１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
一対の第３リード１３は、図３に示すように、第２方向ｙにおいて第１リード１１（第１入力端子１１Ａ）と、複数の第２リード１２との間に位置する。一対の第３リード１３は、第１方向ｘにおいて互いに離間している。一対の第３リード１３の各々には、半導体装置２０に構成された制御回路２１２Ｂに伝達するための電気信号などが入力される。
図３、図４および図１４に示すように、一対の第３リード１３の各々は、第３端面１３１を有する。第３端面１３１は、主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第３端面１３１は、封止樹脂４０から露出している。第３端面１３１は、複数の第１リード１１の第１端面１１２Ａとともに、第２方向ｙに沿って配列されている。
図３および図４に示すように、一対の第３リード１３の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体装置２０が支持される一対の第３リード１３の主面１０１には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する一対の第３リード１３の裏面１０２および第３端面１３１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
半導体装置２０は、図１１～図１４に示すように、フリップチップ接合により導電部材１０（複数の第１リード１１、複数の第２リード１２および一対の第３リード１３）に電気的に接合され、かつこれらに支持されている。半導体装置２０は、封止樹脂４０に覆われている。図１２～図１８に示すように、半導体装置２０は、素子本体２１、複数の電極２２、および表面保護膜２３を有する。
素子本体２１は、半導体装置２０の主要部をなす。図１５および図１６に示すように、素子本体２１は、半導体基板２１１および半導体層２１２を有する。
図１５および図１６に示すように、半導体基板２１１は、その下方において半導体層２１２、複数の電極２２、および表面保護膜２３を支持している。半導体基板２１１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。
図１１～図１４に示すように、半導体層２１２は、半導体基板２１１の導電部材１０の主面１０１に対向する側に積層されている。半導体層２１２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層２１２には、スイッチング回路２１２Ａと、スイッチング回路２１２Ａに導通する制御回路２１２Ｂとが構成されている。スイッチング回路２１２Ａは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。
半導体パッケージＡ１０が示す例においては、スイッチング回路２１２Ａは、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路２１２Ｂは、スイッチング回路２１２Ａを駆動させるためのゲートドライバや、スイッチング回路２１２Ａの高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路２１２Ａを正常に駆動させるための制御を行う。なお、半導体層２１２には、配線層（後述）が構成されている。当該配線層により、スイッチング回路２１２Ａと制御回路２１２Ｂとは、相互に導通している。
図１１～図１４に示すように、複数の電極２２は、素子本体２１の導電部材１０の主面１０１に対向する側から、導電部材１０の主面１０１に向けて突出している。複数の電極２２は、導電部材１０の主面１０１に電気的に接合されている。複数の電極２２は、複数の第１電極２２Ａおよび複数の第２電極２２Ｂを含む。複数の第１電極２２Ａは、半導体層２１２のスイッチング回路２１２Ａに導通している。あわせて、複数の第１電極２２Ａは、複数の第１リード１１の主面１０１に電気的に接合されている。これにより、複数の第１リード１１は、スイッチング回路２１２Ａに導通している。また、複数の第２電極２２Ｂは、半導体層２１２の制御回路２１２Ｂに導通している。あわせて、複数の第２電極２２Ｂの大半は、複数の第２リード１２の主面１０１に電気的に接合されている。残りの第２電極２２Ｂは、一対の第３リード１３の主面１０１に電気的に接合されている。これにより、複数の第２リード１２および一対の第３リード１３は、制御回路２１２Ｂに導通している。
図１５および図１６に示すように、複数の電極２２の各々は、基部２２１および柱状部２２２を有する。基部２２１は、半導体層２１２のスイッチング回路２１２Ａおよび制御回路２１２Ｂのいずれかに導通している。柱状部２２２は、基部２２１から導電部材１０の主面１０１に向けて突出している。柱状部２２２は、先端面２２２Ａおよび側面２２２Ｂを有する。先端面２２２Ａは、導電部材１０の主面１０１に対向している。側面２２２Ｂは、先端面２２２Ａにつながり、かつ厚さ方向Ｚに対して直交する方向を向く。半導体パッケージＡ１０においては、柱状部２２２には、先端面２２２Ａから素子本体２１に向けて凹む凹部２２２Ｃが形成されている。
図１５および図１６に示すように、表面保護膜２３は、素子本体２１の導電部材１０の主面１０１に対向する側を覆っている。複数の電極２２の各々において、柱状部２２２の先端面２２２Ａは、厚さ方向Ｚにおいて導電部材１０の主面１０１と表面保護膜２３との間に位置する。半導体パッケージＡ１０においては、表面保護膜２３は、複数の電極２２の基部２２１および柱状部２２２の双方に接している。
接合層３０は、図１５および図１６に示すように、導電部材１０の主面１０１と、複数の電極２２との双方に接している。接合層３０は、導電性を有する。これにより、複数の電極２２は、導電部材１０の主面１０１に電気的に接合されている。複数の電極２２の各々において、接合層３０は、柱状部２２２の先端面２２２Ａおよび側面２２２Ｂの双方に接している。半導体パッケージＡ１０においては、接合層３０は、柱状部２２２の凹部２２２Ｃにも接している。
封止樹脂４０は、図５～図８に示すように、頂面４１、底面４２、一対の第１側面４３１および一対の第２側面４３２を有する。封止樹脂４０の構成材料は、たとえば黒色のエポキシ樹脂である。
図１１～図１４に示すように、頂面４１は、厚さ方向Ｚにおいて導電部材１０の主面１０１と同じ側を向く。図５～図８に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、複数の第１リード１１の裏面１０２、複数の第２リード１２の裏面１０２、および一対の第３リード１３の裏面１０２が露出している。
図７および図８に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつ第１方向を向く。一対の第１側面４３１は、第２方向ｙにおいて互いに離間している。図１２～図１４に示すように、一対の第１側面４３１の各々から、複数の第１リード１１の第１端面１１２Ａと、第３リード１３の第３端面１３１とが、第１側面４３１と面一となるように露出している。
図５および図６に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつ第２方向ｙを向く。一対の第２側面４３２は、第１方向ｘにおいて互いに離間している。図１１に示すように、第２方向ｙの一方側に位置する第２側面４３２から、複数の第２リード１２の第２端面１２１が、第２側面４３２と面一となるように露出している。第２方向ｙの他方側に位置する第２側面４３２から、第２入力端子１１Ｂ（第１リード１１）の複数の副端面１１３Ａが、第２側面４３２と面一となるように露出している。
半導体パッケージＡ１０は、主面１０１を有する導電部材１０と、素子本体２１、および主面１０１に電気的に接合された複数の電極２２を有する半導体装置２０と、主面１０１と複数の電極２２との双方に接する接合層３０とを備える。複数の電極２２の各々は、素子本体２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。これにより、半導体装置２０はフリップチップ接合により導電部材１０に電気的に接合されている。
図１７は、半導体装置２０の配線構造を説明するための図である。図１７では、フリップチップ接合により導電部材１０に接合される前の半導体装置２０が示されている。また、図１７では、柱状部２２２が上方に向かって突出する状態で半導体装置２０が示されている。したがって、前述の図１１～図１６と、図１７とでは上下が反転している。
半導体装置２０は、多層配線構造１と、本発明の絶縁層の一例としてのパッシベーション膜２と、電極２２の基部２２１と、本発明の第２絶縁層の一例としての表面保護膜２３と、電極２２の柱状部２２２と、接合層３０とを含む。なお、図１７では、複数の電極２２のうちの一つの電極２２だけを示している。
多層配線構造１は、半導体層２１２の素子形成面３（第１面）の上に形成された複数の層間絶縁膜４～７と、複数の層間絶縁膜４～７内に形成された複数の電極層１４～１６とを含む。
複数の層間絶縁膜４～７は、半導体層２１２の素子形成面３の上に形成された第１層間絶縁膜４と、第１層間絶縁膜４の上に形成された第２層間絶縁膜５と、第２層間絶縁膜５の上に形成された第３層間絶縁膜６と、第３層間絶縁膜６の上に形成された第４層間絶縁膜７とを含む。第１層間絶縁膜４、第２層間絶縁膜５、第３層間絶縁膜６および第４層間絶縁膜７は、それぞれ、酸化膜（ＳｉＯ２膜）または窒化膜（ＳｉＮ膜）を含んでいてもよい。
複数の電極層１４～１６は、半導体層２１２に形成されたスイッチング回路２１２Ａおよび制御回路２１２Ｂに電気的に接続されている（図１７では、スイッチング回路２１２Ａのみ示している。）
複数の電極層１４～１６は、第１層間絶縁膜４の上に形成され、かつ第２層間絶縁膜５に被覆された第１電極層１４と、第２層間絶縁膜５の上に形成され、かつ第３層間絶縁膜６に被覆された第２電極層１５と、第３層間絶縁膜６の上に形成され、かつ第４層間絶縁膜７に被覆された第３電極層１６とを含む。第１電極層１４、第２電極層１５および第３電極層１６は、それぞれ、銅またはアルミニウムを含んでいてもよい。
第１電極層１４の下面には、第１バリア層３１が形成されている。第１バリア層３１は、第１電極層１４を構成する電極材料が第１層間絶縁膜４内に拡散するのを抑制する。
第１電極層１４の上面には、第１バリア層３２が形成されている。第１バリア層３２は、第１電極層１４を構成する電極材料が第２層間絶縁膜５内に拡散するのを抑制する。
第２電極層１５の下面には、第２バリア層３３が形成されている。第２バリア層３３は、第２電極層１５を構成する電極材料が第２層間絶縁膜５内に拡散するのを抑制する。
第２電極層１５の上面には、第２バリア層３４が形成されている。第２バリア層３４は、第２電極層１５を構成する電極材料が第３層間絶縁膜６内に拡散するのを抑制する。
第３電極層１６の下面には、第３バリア層３５が形成されている。第３バリア層３５は、第３電極層１６を構成する電極材料が第３層間絶縁膜６内に拡散するのを抑制する。
第３電極層１６の上面には、第３バリア層３６が形成されている。第３バリア層３６は、第３電極層１６を構成する電極材料が第４層間絶縁膜７内に拡散するのを抑制する。
各バリア層３１～３６は、窒化チタン層またはチタン層からなる単層構造を有していてもよいし、窒化チタン層および窒化チタン層の上に形成されたチタン層を含む積層構造を有していてもよい。各バリア層３１～３６は、互いに同じ材料で構成された層であってもよいし、互いに異なる材料で構成された層であってもよい。
パッシベーション膜２は、多層配線構造１を被覆するように多層配線構造１の上に形成されている。より具体的には、パッシベーション膜２は、第４層間絶縁膜７を被覆している。
パッシベーション膜２は、酸化膜（ＳｉＯ２膜）、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜または窒化膜（ＳｉＮ膜）を含んでいてもよい。この実施形態では、パッシベーション膜２は、第４層間絶縁膜７の表面からこの順に積層された窒化膜（ＳｉＮ膜３７）および酸化膜（ＳｉＯ２膜３８）を含む積層構造を有している。
第１電極層１４の上面および第２電極層１５の下面の間の第２層間絶縁膜５には、第２層間絶縁膜５を貫通する第１ビア３９が形成されている。第１電極層１４は、第１ビア３９を介して第２電極層１５と電気的に接続されている。
第１ビア３９と第２層間絶縁膜５との間には、第１ビアバリア膜４３が形成されている。第１ビア３９は、タングステンを含んでいてもよい。第１ビアバリア膜４３は、窒化チタンを含んでいてもよい。
第２電極層１５の上面および第３電極層１６の下面の間の第３層間絶縁膜６には、第３層間絶縁膜６を貫通する第２ビア４４が形成されている。第２電極層１５は、第２ビア４４を介して第３電極層１６と電気的に接続されている。
第２ビア４４と第３層間絶縁膜６との間には、第２ビアバリア膜４５が形成されている。第２ビア４４は、タングステンを含んでいてもよい。第２ビアバリア膜４５は、窒化チタンを含んでいてもよい。
第３電極層１６上のパッシベーション膜２および第４層間絶縁膜７には、パッシベーション膜２および第４層間絶縁膜７を貫通する第３ビア４６が形成されている。第３ビア４６は、パッシベーション膜２から露出し、かつ第３電極層１６と電気的に接続されている。
第３ビア４６の露出面は、パッシベーション膜２の表面と面一に形成されている。第３ビア４６および第４層間絶縁膜７の間、ならびに第３ビア４６およびパッシベーション膜２の間には、第３ビアバリア膜４７が形成されている。第３ビア４６は、タングステンを含んでいてもよい。第３ビアバリア膜４７は、窒化チタンを含んでいてもよい。
電極２２の基部２２１は、第３ビア４６を覆うようにパッシベーション膜２の上に形成されている。電極２２の基部２２１は、パッシベーション膜２の上に形成されたバリア電極層４８と、銅を主成分とする金属を含み、バリア電極層４８の主面の上に形成された本発明のＣｕ導電層の一例としてのＣｕ電極層４９とを含む積層構造を有している。バリア電極層４８は、Ｃｕ電極層４９を構成する電極材料がパッシベーション膜２内に拡散するのを抑制する。
ここで、「銅を主成分とする金属」とは、Ｃｕ電極層４９を構成する銅の質量比率（質量％）が、Ｃｕ電極層４９を構成する他の成分に対して最も高い金属のことをいう（以下、同じ）。Ｃｕ電極層４９がアルミニウム－銅合金（Ａｌ－Ｃｕ合金）からなる場合、銅の質量比率ＲＣｕは、アルミニウムの質量比率ＲＡｌよりも高い（ＲＣｕ＞ＲＡｌ）。
Ｃｕ電極層４９がアルミニウム－シリコン－銅合金（Ａｌ－Ｓｉ－Ｃｕ合金）からなる場合、銅の質量比率ＲＣｕは、アルミニウムの質量比率ＲＡｌおよびシリコンの質量比率ＲＳｉよりも高い（ＲＣｕ＞ＲＡｌ、かつ、ＲＣｕ＞ＲＳｉ）。
「銅を主成分とする金属」には、微量の不純物を含む場合はあるが、純度９９．９９９９％（６Ｎ）以上の高純度銅や、純度９９．９９％（４Ｎ）以上の高純度銅等も含まれる。
バリア電極層４８は、第３ビア４６を覆うようにパッシベーション膜２の上に形成されている。バリア電極層４８は、第３ビア４６を介して第１電極層１４、第２電極層１５および第３電極層１６と電気的に接続されている。
バリア電極層４８は、１００ｎｍ～５００ｎｍ（この形態では１００ｎｍ程度）の厚さを有していてもよい。バリア電極層４８は、単一の金属層からなる単層構造を有していてもよい。バリア電極層４８は、複数の金属層が積層された積層構造を有していてもよい。
バリア電極層４８は、Ｃｕ電極層４９の熱膨張率よりも小さい熱膨張率を有していることが好ましい。また、バリア電極層４８は、Ｃｕ電極層４９の剛性率よりも大きい剛性率を有していることが好ましい。
バリア電極層４８は、チタン、窒化チタン、タンタル、タングステン、モリブデン、クロムまたはルテニウムのうちの少なくとも１種を含んでいてもよい。これらの金属材料によれば、Ｃｕ電極層４９の熱膨張率よりも小さい熱膨張率（４μｍ／ｍ・Ｋ～９μｍ／ｍ・Ｋ）を有するバリア電極層４８を実現できる。Ｃｕ電極層４９が高純度銅からなる場合、Ｃｕ電極層４９の熱膨張率は１６．５μｍ／ｍ・Ｋ程度である。
バリア電極層４８は、タンタル、タングステン、モリブデン、クロムまたはルテニウムのうちの少なくとも１種を含んでいてもよい。これらの金属材料によれば、Ｃｕ電極層４９の熱膨張率よりも小さい熱膨張率（４μｍ／ｍ・Ｋ～７μｍ／ｍ・Ｋ）を有するバリア電極層４８を実現できる。
また、これらの金属材料によれば、Ｃｕ電極層４９の剛性率よりも大きい剛性率（５０Ｇｐａ～１８０Ｇｐａ）を有するバリア電極層４８を実現できる。Ｃｕ電極層４９が高純度銅からなる場合、Ｃｕ電極層４９の剛性率は４８Ｇｐａ程度である。
Ｃｕ電極層４９は、電極２２の基部２２１の内の大部分を占めている。Ｃｕ電極層４９は、２μｍ～６μｍの厚さを有していてもよい。Ｃｕ電極層４９は、上面４９ａ（第１面）と、上面４９ａの反対側に位置する下面４９ｂ（第２面）と、上面４９ａおよび下面４９ｂを接続する側面４９ｃとを有している。Ｃｕ電極層４９の下面４９ｂは、バリア電極層４８と機械的および電気的に接続されている。
Ｃｕ電極層４９の下面４９ｂの周縁は、バリア電極層４８の周縁からバリア電極層４８の内方に離れている。Ｃｕ電極層４９の下面４９ｂは、パッシベーション膜２の表面に沿う方向に関して、Ｃｕ電極層４９の上面４９ａよりも幅狭に形成されている。
より具体的には、Ｃｕ電極層４９において、側面４９ｃの下面４９ｂ側の領域には、Ｃｕ電極層４９の内方に向かって窪み、かつ、バリア電極層４８の縁部の上面を露出させる凹部５０が形成されている。
凹部５０は、Ｃｕ電極層４９の斜め上方に向かって膨らむ凸湾曲状に形成されている。これにより、凹部５０の内面は、凸湾曲面とされている。この凹部５０によって、Ｃｕ電極層４９の下面４９ｂが、Ｃｕ電極層４９の上面４９ａよりも幅狭に形成されている。
Ｃｕ電極層４９の側面４９ｃは、この形態では、バリア電極層４８の周縁（側面）よりも外側に位置している。したがって、バリア電極層４８の周縁（側面）は、この形態では、Ｃｕ電極層４９の下面４９ｂの周縁とＣｕ電極層４９の側面４９ｃとの間の領域に位置している。Ｃｕ電極層４９の側面４９ｃは、バリア電極層４８の周縁（側面）よりも内側に位置していてもよい。
電極２２の基部２２１は、Ｃｕ電極層４９の上面４９ａに形成されたパッド電極層５１を含む。パッド電極層５１は、Ｃｕ電極層４９の上面４９ａを被覆するようにＣｕ電極層４９の上面４９ａの上に形成されている。
パッド電極層５１は、Ｃｕ電極層４９の上面４９ａと機械的および電気的に接続された第１部分５２と、第１部分５２からＣｕ電極層４９の側方に張り出した第２部分５３とを含む。
パッド電極層５１は、この形態では、Ｃｕ電極層４９の上面４９ａの上に形成されたニッケル層５４と、ニッケル層５４の上に形成されたパラジウム層５５とを含む積層構造を有している。パラジウム層５５は、ニッケル層５４の厚さよりも小さい厚さで形成されている。パラジウム層５５は、パラジウム層５５を構成するパラジウムの質量比率（質量％）が、パラジウム層５５を構成する他の成分に対して最も高い金属である。言い換えれば、パラジウム層５５は、パラジウムを主成分とする金属であればよい。また、ニッケル層５４は、ニッケル層５４を構成するニッケルの質量比率（質量％）が、ニッケル層５４を構成する他の成分に対して最も高い金属である。言い換えれば、ニッケル層５４は、ニッケルを主成分とする金属であればよい。
ニッケル層５４の厚さは、０．５μｍ～５μｍであってもよい。パラジウム層５５の厚さは、０．０５μｍ～０．５μｍであってもよい。
表面保護膜２３は、パッシベーション膜２上に形成されている。表面保護膜２３は、電極２２の基部２２１を覆っている。表面保護膜２３には、電極２２の基部２２１の一部を露出させる開口８が形成されている。表面保護膜２３は、電気絶縁性を有しており、たとえば、ポリイミドからなる。
電極２２の柱状部２２２は、表面保護膜２３の開口８内で基部２２１に接しており、開口８から基部２２１の反対側に突出している。電極２２の柱状部２２２は、表面保護膜２３の上に形成されたバリア層１７と、銅を主成分とする金属を含み、バリア層１７の主面の上に形成されたＣｕ柱状体１８とを含む積層構造を有している。バリア層１７は、Ｃｕ柱状体１８を構成する材料が表面保護膜２３内に拡散するのを抑制する。ここで、Ｃｕ柱状体１８を構成する「銅を主成分とする金属」とは、上述のＣｕ電極層４９の定義と同様である。
バリア層１７は、表面保護膜２３の開口８内の基部２２１を覆うように（パラジウム層５５に接するように）、表面保護膜２３の上に形成されている。バリア層１７は、基部２２１と電気的に接続されている。
バリア層１７は、１００ｎｍ～５００ｎｍ（この形態では１００ｎｍ程度）の厚さを有していてもよい。バリア層１７は、単一の金属層からなる単層構造を有していてもよい。バリア層１７は、複数の金属層が積層された積層構造を有していてもよい。
Ｃｕ柱状体１８は、２０μｍ～６０μｍの厚さを有していてもよい。また、柱状部２２２では、Ｃｕ柱状体１８に代えて、Ｃｕ以外の材料からなる柱状体を適用してもよい。
接合層３０は、電極２２の柱状部２２２の先端面２２２Ａ上に形成されている。接合層３０は、部分的に柱状部２２２の側面２２２Ｂよりも側方に張り出した張出部１９を有している。
接合層３０は、柱状部２２２の上に形成された第１層２４と、第１層２４の上に形成された第２層２５とを含む積層構造を有している。この実施形態では、第１層２４は、ニッケル層を含み、第２層２５は、はんだ層を含んでいてもよい。はんだ層としては、鉛がゼロもしくはほとんど含有されていない鉛フリーはんだが好ましい。鉛フリーはんだは、たとえば、ＳｎＡｇＣｕ系、ＳｎＺｎＢｉ系、ＳｎＣｕ系、ＳｎＡｇＩｎＢｉ系、ＳｎＺｎＡｌ系等の各種材料を適用することができる。また、第２層２５は、図１７に示すように、フリップチップ接合前では、球形状に形成されていてもよい。
次に、図１８Ａ～図１８Ｃ（第１例）、図１９Ａおよび図１９Ｂ（第２例）、ならびに図２０Ａおよび図２０Ｂ（第３例）を参照して、電極２２の基部２２１の具体的な形状についての説明を加える。なお、図１８Ａ～図１８Ｃ、図１９Ａおよび図１９Ｂ、ならびに図２０Ａおよび図２０Ｂでは、明確化のため、パッド電極層５１の第１部分５２および第２部分５３を省略して示している。
＜第１例＞
図１８Ａを参照して、電極２２の基部２２１は、平面視において、略長方形状に形成されている。基部２２１は、平面視における基部２２１の一対の短辺を形成する一対の第１側壁６１と、一対の長辺を形成する一対の第２側壁６２とを有している。一対の第１側壁６１および一対の第２側壁６２は、Ｃｕ電極層４９の側面４９ｃを形成する外側の側壁である。
一対の第１側壁６１は、平坦な面として形成されている。一方、一対の第２側壁６２は、基部２２１の厚さ方向に沿って延びる凹部６３と、隣り合う複数の凹部６３の間の凸部６４とが繰り返して形成された凹凸パターンに形成されている。より具体的には、図１８Ａおよび図１８Ｂに示すように、一方の第２側壁６２の凹部６３および凸部６４は、それぞれ、平面視において四角形状に形成された凹部６３および凸部６４を含んでいる。他方の第２側壁６２の凹部６３および凸部６４は、図１８Ａおよび図１８Ｃに示すように、それぞれ、平面視において三角形状に形成された凹部６３および凸部６４を含んでいる。
各凹部６３および各凸部６４は、基部２２１の上面６５から下面６６（前述のＣｕ電極層４９の下面４９ｂ）に至るまで基部２２１の厚さ方向に沿って延びている。したがって、Ｃｕ電極層４９、ニッケル層５４およびパラジウム層５５を含む基部２２１の厚さ方向全ての部分において、凹部６３および凸部６４が形成されている。
このようにＣｕ電極層４９の外側の側壁に凹部６３および凸部６４が形成されていることによって、基部２２１では、Ｃｕ電極層４９の側壁面積Ｓ１に対するパラジウム層５５の平面面積Ｓ２の比（Ｐｄ／Ｃｕ）が、１０．０以下となっている。
ここで、第１例におけるＣｕ電極層４９の側壁面積Ｓ１とは、図１８Ｂおよび図１８Ｃに間隔が狭いハッチングで示すように、凹部６３および凸部６４の表面全体の面積を含む、一対の第１側壁６１の面積および一対の第２側壁６２の面積のトータル面積である。一方、パラジウム層５５の平面面積Ｓ２とは、図１８Ｂ～図１８Ｃに間隔が広いハッチングで示すように、基部２２１の上面６５の面積である。これらの面積は、たとえば、基部２２１のＳＥＭ画像やＴＥＭ画像のスケールに基づいて算出することができる。
＜第２例＞
図１９Ａを参照して、電極２２の基部２２１は、平面視において、長方形状に形成されている。基部２２１は、平面視における基部２２１の一対の短辺を形成する一対の第１側壁７１と、一対の長辺を形成する一対の第２側壁７２とを有している。一対の第１側壁７１および一対の第２側壁７２は、Ｃｕ電極層４９の側面４９ｃを形成する外側の側壁である。第２例では、一対の第１側壁７１および一対の第２側壁７２は、共に、平坦な面として形成されている。
一対の第１側壁７１および一対の第２側壁７２で取り囲まれた基部２２１の内側の領域には、複数の貫通孔７３が形成されている。貫通孔７３は、基部２２１の上面７４から下面７５（前述のＣｕ電極層４９の下面４９ｂ）に至るまで基部２２１の厚さ方向に沿って延びている。したがって、Ｃｕ電極層４９、ニッケル層５４およびパラジウム層５５を含む基部２２１の厚さ方向全ての部分において、貫通孔７３が形成されている。
各貫通孔７３は、図１９Ａおよび図１９Ｂに示すように細長いスリットであってもよいし、その他の形状であってもよい。たとえば、貫通孔７３は、平面視円形、楕円形、三角形、四角形等であってもよい。貫通孔７３の内面を形成する側壁７６は、Ｃｕ電極層４９の内側の側壁となる。
このようにＣｕ電極層４９に貫通孔７３が形成されていることによって、基部２２１では、Ｃｕ電極層４９の側壁面積Ｓ１に対するパラジウム層５５の平面面積Ｓ２の比（Ｐｄ／Ｃｕ）が、１０．０以下となっている。
ここで、第２例におけるＣｕ電極層４９の側壁面積Ｓ１とは、図１９Ｂに間隔が狭いハッチングで示すように、一対の第１側壁７１の面積および一対の第２側壁７２の面積、ならびに貫通孔７３の側壁７６の面積のトータル面積である。一方、パラジウム層５５の平面面積Ｓ２とは、図１９Ａおよび図１９Ｂに間隔が広いハッチングで示すように、基部２２１の上面６５の面積である。これらの面積は、たとえば、基部２２１のＳＥＭ画像やＴＥＭ画像のスケールに基づいて算出することができる。
＜第３例＞
図２０Ａを参照して、電極２２の基部２２１は、平面視において、長方形状に形成されている。基部２２１は、平面視における基部２２１の一対の短辺を形成する一対の第１側壁８１と、一対の長辺を形成する一対の第２側壁８２とを有している。一対の第１側壁８１および一対の第２側壁８２は、Ｃｕ電極層４９の側面４９ｃを形成する外側の側壁である。
第３例では、基部２２１の周囲にダミー導電層８３が形成されている。ダミー導電層８３は、図１７では図示しないが、基部２２１から横方向に離れている。これにより、ダミー導電層８３は、基部２２１と絶縁されており、スイッチング回路２１２Ａおよび制御回路２１２Ｂからも絶縁されている。ダミー導電層８３は、基部２２１の各側壁８１，８２に対向する壁状に形成され、基部２２１を取り囲んでいる。
ダミー導電層８３は、図２０Ａおよび図２０Ｂに示すように各側壁８１，８２に対向する部分が互いに分離されていてもよいし、一対の第１側壁８１および一対の第２側壁８２を一体的に取り囲むように環状に形成されていてもよい。また、ダミー導電層８３は、基部２２１から外側に向かう方向において、図２０Ａおよび図２０Ｂに示すように複数層設けられていてもよいし、単層のみであってもよい。
各ダミー導電層８３は、基部２２１と同様に、下側から順に、Ｃｕ層８４と、ニッケル層８５と、パラジウム層８６とを含む。Ｃｕ層８４、ニッケル層８５およびパラジウム層８６は、それぞれ、Ｃｕ電極層４９、ニッケル層５４およびパラジウム層５５と同じめっき工程で形成される。したがって、Ｃｕ層８４、ニッケル層８５およびパラジウム層８６は、それぞれ、Ｃｕ電極層４９、ニッケル層５４およびパラジウム層５５と同じ厚さを有している。
このように基部２２１の周囲にダミー導電層８３を設けることによって、パッシベーション膜２上では、銅を主成分とする金属で構成されたＣｕ電極層４９およびＣｕ層８４の側壁面積Ｓ１に対する、パラジウム層５５およびパラジウム層８６の平面面積Ｓ２の比（Ｐｄ／Ｃｕ）が、１０．０以下となっている。
ここで、第３例におけるＣｕ電極層４９およびＣｕ層８４の側壁面積Ｓ１とは、図２０Ｂに間隔が狭いハッチングで示すように、一対の第１側壁８１の面積および一対の第２側壁８２の面積、ならびにＣｕ層８４の側壁８７の面積のトータル面積である。一方、パラジウム層５５およびパラジウム層８６の平面面積Ｓ２とは、図２０Ａおよび図２０Ｂに間隔が広いハッチングで示すように、パラジウム層５５およびパラジウム層８６の各上面の面積である。これらの面積は、たとえば、基部２２１のＳＥＭ画像やＴＥＭ画像のスケールに基づいて算出することができる。
図２１Ａ～図２１Ｐは、半導体パッケージＡ１０の製造工程の一部を工程順に説明するための図である。以下では、Ｃｕ電極層４９が高純度銅からなる場合を例にとって説明する。
半導体パッケージＡ１０の製造に際して、まず、半導体装置２０が製造される。図２１Ａを参照して、多層配線構造１の上にパッシベーション膜２が形成された半導体基板２１１（半導体層２１２）が準備される。パッシベーション膜２および第４層間絶縁膜７には、これらを貫通する第３ビア４６が形成されている。次に、バリア電極層４８が、パッシベーション膜２の上に形成される。バリア電極層４８は、たとえば、スパッタ法によって形成されてもよい。
次に、図２１Ｂを参照して、バリア電極層４８上に、Ｃｕシード層９が形成される。Ｃｕシード層９は、たとえば、スパッタ法によって形成されてもよい。次に、所定パターンを有するマスク２６が、Ｃｕシード層９の上に形成される。マスク２６は、Ｃｕシード層９においてＣｕ電極層４９（上述の第３例では、Ｃｕ層８４も含む）を形成すべき領域を露出させる開口２６ａを選択的に有している。
より具体的には、図２２～図２４に示すように、上述の第１例～第３例に示す基部２２１およびダミー導電層８３の平面形状に応じた開口２６ａを有するマスク２６が準備される。なお、図２２が第１例の基部２２１を形成するためのマスク２６であり、図２３が第２例の基部２２１を形成するためのマスク２６であり、図２４が第３例の基部２２１およびダミー導電層８３を形成するためのマスク２６である。
次に、図２１Ｃを参照して、Ｃｕ電極層４９が形成される。Ｃｕ電極層４９は、マスク２６の開口２６ａから露出するＣｕシード層９の表面の上に形成される。Ｃｕ電極層４９は、電解銅めっき法によって形成されてもよい。Ｃｕ電極層４９は、マスク２６の開口２６ａの深さ方向途中部まで形成される。Ｃｕ電極層４９は、Ｃｕシード層９と一体的に形成される。
次に、図２１Ｄを参照して、ニッケル層５４およびパラジウム層５５が、Ｃｕ電極層４９の上面４９ａの上にこの順に形成される。ニッケル層５４およびパラジウム層５５は、それぞれ、マスク２６の開口２６ａから露出するＣｕ電極層４９の上面４９ａの上に形成される。ニッケル層５４およびパラジウム層５５は、それぞれ、無電解めっき法によって形成されてもよい。
次に、図２１Ｅを参照して、マスク２６が除去される。
次に、図２１Ｆを参照して、Ｃｕシード層９の不要な部分が、除去される。Ｃｕシード層９は、ウエットエッチングによって除去されてもよい。この工程では、Ｃｕ電極層４９の一部がサイドエッチングされる。そのため、Ｃｕ電極層４９の側面４９ｃは、パッド電極層５１の側面よりも内方に位置するように形成される。
これにより、パッド電極層５１が形成される。パッド電極層５１は、Ｃｕ電極層４９の上面４９ａに機械的および電気的に接続された第１部分５２と、第１部分５２からバリア電極層４８の側方に張り出した第２部分５３とを含む。
次に、図２１Ｇを参照して、バリア電極層４８の不要な部分が、除去される。バリア電極層４８は、ウエットエッチングによって除去されてもよい。この工程では、バリア電極層４８の厚さに応じた分だけ、Ｃｕ電極層４９の直下に位置するバリア電極層４８が除去される。そのため、バリア電極層４８の側面は、Ｃｕ電極層４９の側面４９ｃよりも内方に位置するように形成される。
次に、図２１Ｈを参照して、Ｃｕ電極層４９において下面４９ｂおよび側面４９ｃを接続する角部が除去される。Ｃｕ電極層４９の角部は、ウエットエッチングによって除去されてもよい。ウエットエッチング工程は、バリア電極層４８の主面が露出するまで行われる。これにより、Ｃｕ電極層４９における側面４９ｃの下面４９ｂ側の領域に、バリア電極層４８の縁部の上面を露出させる凹部５０が形成される。
次に、図２１Ｉを参照して、基部２２１を覆うように、パッシベーション膜２上に表面保護膜２３が形成される。次に、表面保護膜２３がパターニングされることによって、表面保護膜２３に開口８が形成される。次に、バリア層１７が、表面保護膜２３の上に形成される。バリア層１７は、たとえば、スパッタ法によって形成されてもよい。次に、バリア層１７上に、Ｃｕシード層２７が形成される。Ｃｕシード層２７は、たとえば、スパッタ法によって形成されてもよい。
次に、図２１Ｊを参照して、所定パターンを有するマスク２８が、Ｃｕシード層２７の上に形成される。マスク２８は、Ｃｕシード層２７においてＣｕ柱状体１８を形成すべき領域を露出させる開口２８ａを選択的に有している。
次に、図２１Ｋを参照して、Ｃｕ柱状体１８が形成される。Ｃｕ柱状体１８は、マスク２８の開口２８ａから露出するＣｕシード層２７の表面の上に形成される。Ｃｕ柱状体１８は、電解銅めっき法によって形成されてもよい。Ｃｕ柱状体１８は、マスク２８の開口２８ａの深さ方向途中部まで形成される。Ｃｕ柱状体１８は、Ｃｕシード層２７と一体的に形成される。また、Ｃｕ柱状体１８の凹部２２２Ｃは、表面保護膜２３の開口８の凹みを引き継ぐことによって形成される。
次に、図２１Ｌを参照して、第１層２４（ニッケル層）が、Ｃｕ柱状体１８の上に形成される。第１層２４は、マスク２８の開口２８ａから露出するＣｕ柱状体１８の上面に形成される。次に、第２層２５（はんだ層）が、第１層２４の上に形成される。第２層２５は、この段階では、マスク２８の開口２８ａ内に形成されており、球形状に形成されていなくてもよい。第１層２４および第２層２５は、無電解めっき法によって形成されてもよい。
次に、図２１Ｍを参照して、マスク２８が除去される。
次に、図２１Ｎを参照して、Ｃｕシード層２７の不要な部分が、除去される。Ｃｕシード層２７は、ウエットエッチングによって除去されてもよい。この工程では、Ｃｕ柱状体１８の一部がサイドエッチングされる。そのため、Ｃｕ柱状体１８の側面２２２Ｂは、第１層２４の側面よりも内方に位置するように形成される。
次に、図２１Ｏを参照して、バリア層１７の不要な部分が、除去される。バリア層１７は、ウエットエッチングによって除去されてもよい。
次に、図２１Ｐを参照して、リフロー処理によって、第２層２５が球形状に形成される。
その後、半導体装置２０が導電部材１０にフリップ接合される。次に、半導体装置２０が導電部材１０と共に封止樹脂４０によって封止される。そして、封止樹脂４０のダイシング工程が実施されて、半導体パッケージＡ１０が切り出される。以上の工程を経て、半導体パッケージＡ１０が製造される。
以上、この半導体装置２０では、図１８Ａ～図１８Ｃ（第１例）、図１９Ａおよび図１９Ｂ（第２例）、ならびに図２０Ａおよび図２０Ｂ（第３例）に示したように、いずれも面積Ｓ１に対する面積Ｓ２の比（Ｐｄ／Ｃｕ）が１０．０以下である。
これにより、図２１Ｆの工程において、Ｃｕ電極層４９（第３例ではＣｕ層８４も含む）とパラジウム層５５（第３例ではパラジウム層８６を含む）との間に電池効果が発生しても、電池効果の対象となるＣｕの面積が比較的広いため、Ｃｕ電極層４９のサイドエッチングを抑制することができる。たとえば、図２５は、Ｐｄ／Ｃｕ面積比とＣｕサイドエッチング量との関係を示す実測データであるが、この図から、Ｐｄ／Ｃｕ面積比を１０．０以下にすることによって、Ｃｕのサイドエッチング量が大幅に低減できていることが分かる。
なお、「電池効果」は、たとえば、互いに異なる導電材料が導通する状態でエッチャント等の水溶液に浸漬した場合に、両方の導電材料間に電圧が発生し、相対的にイオン化傾向が小さい材料が腐食する現象と定義されてもよい。
特に、この実施形態のように、柱状部２２２を利用して半導体装置２０をフリップチップ接合する形態では、柱状部２２２の高さを優先的に確保するため、基部２２１の厚さが制限されやすい。そのため、Ｃｕ電極層４９の厚さを大きくすることによってＣｕの面積を確保することが難しい。また、分厚いＣｕを形成するためのレジストパターンを精密に作製することが難しいという問題もある。
したがって、上述の第１例～第３例で示したように、種々の手法によって面積Ｓ１に対する面積Ｓ２の比（Ｐｄ／Ｃｕ）を１０．０以下にすることで、Ｃｕ電極層４９のサイドエッチングを抑制することができる。
以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、面積Ｓ１に対する面積Ｓ２の比（Ｐｄ／Ｃｕ）を１０．０以下にするための形態を第１例～第３例の３つのみ示したが、他の形態で１０．０以下の条件を満たしてもよい。また、第１例～第３例の形態を組み合わせてもよい。
また、前述の実施形態では、半導体装置２０がフリップチップ接合される形態のみを示したが、半導体装置２０は、半導体基板２１１の裏面を導電部材１０に接合し、パッド電極層５１と導電部材１０の各リードとをワイヤボンディングで接合してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
２ パッシベーション膜
３ 素子形成面
１０ 導電部材
１８ Ｃｕ柱状体
２０ 半導体装置
２３ 表面保護膜
４０ 封止樹脂
４８ バリア電極層
４９ Ｃｕ電極層
４９ａ 上面
４９ｂ 下面
４９ｃ 側面
５５ パラジウム層
６１ 第１側壁
６２ 第２側壁
６３ 凹部
６４ 凸部
７１ 第１側壁
７２ 第２側壁
７３ 貫通孔
７６ 側壁
８１ 第１側壁
８２ 第２側壁
８３ ダミー導電層
８４ Ｃｕ層
８７ 側壁
１０１ 主面
１０２ 裏面
２１１ 半導体基板
２１２ 半導体層
２１２Ａ スイッチング回路
２１２Ｂ 制御回路
２２１ 基部
２２２ 柱状部
２２２Ａ 先端面
２２２Ｂ 側面

Claims (5)

  1. 第１面を有する半導体層と、
    前記半導体層の前記第１面側に形成された素子と、
    前記第１面を覆う絶縁層と、
    前記絶縁層上に形成され、前記素子と電気的に接続されたパッド電極層と、
    前記パッド電極層の表面の一部を覆う第２絶縁層と、
    一端が前記パッド電極層に電気的に接続され、前記第２絶縁層を貫通して厚さ方向外側に延びた導電性の柱状体とを含み、
    前記柱状体の他端には、先端面から前記素子に向けて凹む凹部が形成されている、半導体装置。
  2. 前記凹部は、周縁部から中央部に向かって下り傾斜する傾斜部を含み、前記傾斜部は断面視において湾曲している、請求項１に記載の半導体装置。
  3. 前記柱状体の前記先端面に形成された接合層を含み、
    前記接合層は、前記凹部の周縁部に比べて中央部において大きな厚さを有している、請求項１または２に記載の半導体装置。
  4. 第１面および前記第１面の反対側の第２面を有する導電部材と、
    前記半導体層の前記第１面が前記導電部材の前記第１面に互いに対向するように、前記導電部材の前記第１面に搭載された請求項１～３のいずれか一項に記載の半導体装置と、
    前記導電部材の一部および前記半導体装置を覆う封止樹脂とを含む、半導体パッケージ。
  5. 第１面および前記第１面の反対側の第２面を有する導電部材と、
    前記導電部材の前記第１面に搭載され、かつ前記柱状体が前記導電部材の前記第１面に接続された請求項１～３のいずれか一項に記載の半導体装置と、
    前記導電部材の一部および前記半導体装置を覆う封止樹脂とを含む、半導体パッケージ。
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