JP2024042182A - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体素子の接合信頼性を向上するのに適した半導体装置を提供する。【解決手段】厚さ方向ｚのｚ１側を向く配線主面１１を有する配線部１０と、配線部１０に対して厚さ方向ｚのｚ１側に配置された半導体素子３０と、厚さ方向ｚにおいて配線部１０および半導体素子３０の間に介在する導電性接合材４０と、を備え、半導体素子３０は、厚さ方向ｚにおいて配線主面１１に対向する側に設けられた複数の電極３４を有し、配線部１０は、厚さ方向ｚのｚ２側に凹む複数の第１凹部１２２ａを有し、複数の電極３４は、導電性接合材４０を介して配線部１０に個別に接合されており、導電性接合材４０は、複数の第１凹部１２２ａの各々を埋めている。【選択図】図１３

Description

本開示は、半導体装置、および半導体装置の製造方法に関する。
半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、リード、半導体素子および封止樹脂を備えている。半導体素子は、リードに支持されている。封止樹脂は、リードの一部、および半導体素子を覆っている。
特許文献１に記載の半導体装置において、半導体素子は、リード上にフリップチップ実装により搭載されている。リードは、厚さ方向の一方側を向く主面を有する。半導体素子は、当該主面に対向する側に設けられた複数の電極を有し、複数の電極が、たとえばはんだなどからなる接合層を介してリードの主面に接合されている。リードは、接合層および複数の電極を介して半導体素子の内部に導通しており、半導体装置における配線の役割を担う。
しかしながら、上記のように半導体素子がフリップチップ実装された構成においては、リードと複数の電極との間に介在する接合層の高さにばらつきが生じる場合がある。接合層の高さにばらつきが生じると、接合層の一部においては当該接合層の高さが不足することになり、接合不良を招くことが懸念される。
特開２０２０－７７６９４号公報
本開示は、上記した事情のもとで考え出されたものであって、フリップチップ実装により搭載された半導体素子の接合信頼性を向上するのに適した半導体装置を提供することを主たる課題とする。
本開示の第１の側面によって提供される半導体装置は、厚さ方向の一方側を向く配線主面を有する配線部と、前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、前記配線部は、前記厚さ方向の他方側に凹む複数の第１凹部を有し、前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、前記導電性接合材は、前記複数の第１凹部の各々を埋めている。
本開示の第２の側面によって提供される半導体装置は、厚さ方向の一方側を向く配線主面を有する配線部と、前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、前記複数の電極は、当該複数の電極に個別に形成され、且つ各々が前記厚さ方向の一方側に凹む複数の第２凹部を有し、前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、前記導電性接合材は、前記複数の第２凹部の各々を埋めている。
本開示の第３の側面によって提供される半導体装置の製造方法は、支持体を準備する工程と、前記支持体の上に、複数の第１凹部を有する配線部を形成する工程と、前記複数の第１凹部の上に、導電性接合材を形成する工程と、前記導電性接合材の上に半導体素子を配置し、前記導電性接合材と前記半導体素子とを接合する工程と、を備える。
本開示の半導体装置によれば、フリップチップ実装により搭載された半導体素子の接合信頼性を向上することができる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、本開示の第１実施形態に係る半導体装置を示す平面図（封止樹脂を透過）である。 図３は、本開示の第１実施形態に係る半導体装置を示す平面図（半導体素子および封止樹脂を透過）である。 図４は、本開示の第１実施形態に係る半導体装置を示す底面図である。 図５は、本開示の第１実施形態に係る半導体装置を示す正面図である。 図６は、本開示の第１実施形態に係る半導体装置を示す背面図である。 図７は、本開示の第１実施形態に係る半導体装置を示す右側面図である。 図８は、本開示の第１実施形態に係る半導体装置を示す左側面図である。 図９は、図３のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図３のＸ－Ｘ線に沿う断面図である。 図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１１の部分拡大図（電極付近）である。 図１４は、図１１の部分拡大図（電極付近）である。 図１５は、本開示の一実施形態に係る半導体装置の製造方法の一例の一工程を示す断面図である。 図１６は、図１５に続く工程を示す断面図である。 図１７は、図１６に続く工程を示す断面図である。 図１８は、図１７に続く工程を示す断面図である。 図１９は、図１８に続く工程を示す断面図である。 図２０は、図１９に続く工程を示す断面図である。 図２１は、図２０に続く工程を示す断面図である。 図２２は、図２１に続く工程を示す断面図である。 図２３は、図２２に続く工程を示す断面図である。 図２４は、図２３に続く工程を示す断面図である。 図２５は、本開示の第１実施形態に係る半導体装置の製造方法の一例の一工程を示す断面図である。 図２６は、図２４に続く工程を示す断面図である。 図２７は、図２６に続く工程を示す断面図である。 図２８は、図２７に続く工程を示す断面図である。 図２９は、第１実施形態の第１変形例に係る半導体装置を示す、図１３と同様の断面図である。 図３０は、第１実施形態の第１変形例に係る半導体装置の製造方法の一例の一工程を示す断面図である。 図３１は、図３０に続く工程を示す断面図である。 図３２は、図３１に続く工程を示す断面図である。 図３３は、図３２に続く工程を示す断面図である。 図３４は、図３３に続く工程を示す断面図である。
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示において「ある面Ａが方向Ｂ（の一方側または他方側）を向く」とは、面Ａの方向Ｂに対する角度が９０°である場合に限定されず、面Ａが方向Ｂに対して傾いている場合を含む。
＜第１実施形態＞
図１～図１４に基づき、本開示の第１実施形態に係る半導体装置について説明する。本実施形態の半導体装置Ａ１０は、配線部１０、端子部２１～２７、半導体素子３０、導電性接合材４０および封止樹脂５０を備えている。図１に示すように、半導体装置Ａ１０のパッケージ形式は、ＱＦＮ（Quad For Non-Lead Package）である。半導体素子３０の具体的な構成は特に限定されず、半導体素子３０は、たとえばフリップチップ型のＬＳＩ（Large Scale Integration）である。本実施形態において、半導体素子３０は、たとえばその内部にスイッチング回路３２１および制御回路３２２（それぞれ詳細は後述）が構成されたフリップチップ型のＬＳＩである。半導体装置Ａ１０においては、スイッチング回路３２１により直流電力（電圧）が交流電力（電圧）に変換される。半導体装置Ａ１０は、たとえばＤＣ／ＤＣコンバータの回路を構成する一要素に用いられる。
図１は、半導体装置Ａ１０を示す斜視図である。図２は、半導体装置Ａ１０を示す平面である。図３は、半導体装置Ａ１０を示す平面図である。図４は、半導体装置Ａ１０を示す底面図である。図５は、半導体装置Ａ１０を示す正面図である。図６は、半導体装置Ａ１０を示す背面図である。図７は、半導体装置Ａ１０を示す右側面図である。図８は、半導体装置Ａ１０を示す左側面図である。図９は、図３のＩＸ－ＩＸ線に沿う断面図である。図１０は、図３のＸ－Ｘ線に沿う断面図である。図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図１１の部分拡大図である。なお、図２は、理解の便宜上、封止樹脂５０を透過している。図３は、理解の便宜上、半導体素子３０および封止樹脂５０を透過している。これらの図において、透過した半導体素子３０および封止樹脂５０を想像線（二点鎖線）で示している。
半導体装置Ａ１０の説明においては、配線部１０の厚さ方向（平面視方向）は、本開示の「厚さ方向」の一例であり、「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向（図２における上下方向）は、「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向（図２における左右方向）は、「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに見て長矩形状である。また、半導体装置Ａ１０の説明においては、便宜上、図２において図中上側を「第１方向ｘのｘ１側」と呼び、図中下側を「第１方向ｘのｘ２側」と呼ぶ。図２において図中左側を「第２方向ｙのｙ１側」と呼び、図中右側を「第２方向ｙのｙ２側」と呼ぶ。図５～図８において図中上側は本開示の「厚さ方向の一方側」の一例であり、「厚さ方向ｚのｚ１側」と呼び、図中下側は本開示の「厚さ方向の他方側」の一例であり、「厚さ方向ｚのｚ２側」と呼ぶ。
配線部１０は、図３、図９～図１２に示すように、半導体素子３０を支持している。配線部１０の少なくとも一部は、封止樹脂５０に覆われている。本実施形態において、配線部１０は、配線基部１０Ａおよび複数の配線柱状部１０Ｂを含む。配線基部１０Ａは、配線主面１１および配線裏面１３を有する。配線主面１１は、厚さ方向ｚのｚ１側を向き、半導体素子３０に対向している。配線裏面１３は、配線主面１１とは反対側（厚さ方向ｚのｚ２側）を向く。配線主面１１および配線裏面１３は、封止樹脂５０に覆われている。
図１３、図１４に示すように、複数の配線柱状部１０Ｂの各々は、配線基部１０Ａにつながるとともに、配線基部１０Ａから厚さ方向ｚのｚ１側に突出する。本実地形態において、複数の配線柱状部１０Ｂは、半導体素子３０の後述する複数の電極３４および複数の電極３５に個別に対応して配置されている。なお、図９～図１２においては、電極３４，３５の符号を付して簡略化して表しているが、電極３４，３５の符号で表す領域の厚さ方向ｚのｚ２側の部位が、配線柱状部１０Ｂに相当する。配線柱状部１０Ｂの詳細については後述する。
本実施形態において、配線部１０（配線基部１０Ａ）は、一対の第１配線１０１、一対の第２配線１０２、複数の第３配線１０３、複数の第４配線１０４、第５配線１０５、第６配線１０６および複数の第７配線１０７を含む。
上記した配線主面１１は、第１配線主面１１１、第２配線主面１１２、第３配線主面１１３、第４配線主面１１４、第５配線主面１１５、第６配線主面１１６および第７配線主面１１７を有する。これら第１配線主面１１１～第７配線主面１１７は、第１配線１０１～第７配線１０７のいずれかに属する。
配線裏面１３は、第１配線裏面１３１、第２配線裏面１３２、第３配線裏面１３３、第４配線裏面１３４、第５配線裏面１３５、第６配線裏面１３６および第７配線裏面１３７を有する。これら第１配線裏面１３１～第７配線裏面１３７は、第１配線１０１～第７配線１０７のいずれかに属する。
図３に示すように、一対の第１配線１０１は、第２方向ｙに間隔を隔てて配置されている。一方の第１配線１０１は、半導体装置Ａ１０における第２方向ｙのｙ１側（図中左側）に位置し、他方の第１配線１０１は、半導体装置Ａ１０における第２方向ｙのｙ２側（図中右側）に位置する。一対の第１配線１０１の各々は、第１方向ｘに延びている。一対の第１配線１０１の各々は、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される入力端子である。第１配線１０１は、正極（Ｐ端子）である。図３、図９、図１０に示すように、第１配線１０１は、第１配線主面１１１および第１配線裏面１３１を有する。半導体素子３０は、第１配線主面１１１に支持されている。
図３に示すように、一対の第２配線１０２は、第２方向ｙに間隔を隔てて配置されている。一対の第２配線１０２の各々は、第２方向ｙにおいて一対の第１配線１０１の間に配置され、第１方向ｘに延びている。一方の第２配線１０２は、半導体装置Ａ１０における第２方向ｙのｙ１側（図中左側）に位置し、かつ一方の第１配線１０１（図中左側）に対して第２方向ｙのｙ２側に隣り合って配置される。他方の第２配線１０２は、半導体装置Ａ１０における第２方向ｙのｙ２側（図中右側）に位置し、かつ他方の第１配線１０１（図中右側）に対して第２方向ｙのｙ１側に隣り合って配置される。一対の第２配線１０２の各々は、半導体素子３０に構成されたスイッチング回路３２１により電力変換された交流電力（電圧）が出力される。図３、図９、図１１に示すように、第２配線１０２は、第２配線主面１１２および第２配線裏面１３２を有する。半導体素子３０は、第２配線主面１１２に支持されている。
図３に示すように、複数の第３配線１０３は、第１配線１０１に対して第１方向ｘのｘ１側に位置する。本実施形態においては、一対の第１配線１０１の各々に対応して、３つずつの第３配線１０３が配置されている。複数の第３配線１０３の各々には、たとえば制御回路３２２を駆動させるための電力（電圧）、または制御回路３２２に伝達するための電気信号が入力される。図３、図１０に示すように、第３配線１０３は、第３配線主面１１３および第３配線裏面１３３を有する。半導体素子３０は、第３配線主面１１３に支持されている。
図３に示すように、複数の第４配線１０４は、第２配線１０２に対して第１方向ｘのｘ２側に位置する。本実施形態においては、一対の第１配線１０１の各々に対応して、２つずつの第４配線１０４が配置されている。複数の第４配線１０４の各々には、たとえば制御回路３２２に伝達するための電気信号が入力される。図３、図１１に示すように、第４配線１０４は、第４配線主面１１４および第４配線裏面１３４を有する。半導体素子３０は、第４配線主面１１４に支持されている。
図３に示すように、第５配線１０５は、図中左側に位置する第１配線１０１に対して第２方向ｙのｙ１側に位置する。第５配線１０５は、図中左側の第１配線１０１に対して第２方向ｙのｙ１側に隣り合って配置され、第１方向ｘに延びている。第５配線１０５は、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される入力端子である。第５配線１０５は、負極（Ｎ端子）である。図３、図９に示すように、第５配線１０５は、第５配線主面１１５および第５配線裏面１３５を有する。半導体素子３０は、第５配線主面１１５に支持されている。
図３に示すように、第６配線１０６は、図中右側に位置する第１配線１０１に対して第２方向ｙのｙ２側に位置する。第６配線１０６は、図中右側の第１配線１０１に対して第２方向ｙのｙ２側に隣り合って配置され、第１方向ｘに延びている。第６配線１０６は、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される入力端子である。第６配線１０６は、負極（Ｎ端子）である。図３、図９に示すように、第６配線１０６は、第６配線主面１１６および第６配線裏面１３６を有する。半導体素子３０は、第６配線主面１１６に支持されている。
図３に示すように、複数の第７配線１０７は、第２方向ｙにおいて一対の第２配線１０２の間に位置する。複数の第７配線１０７は、半導体装置Ａ１０における第１方向ｘのｘ１側（図中上側）に位置する。複数の第７配線１０７の各々には、たとえば制御回路３２２に伝達するための電気信号が入力される。図３、図１２に示すように、第７配線１０７は、第７配線主面１１７および第７配線裏面１３７を有する。半導体素子３０は、第７配線主面１１７に支持されている。
上述の配線基部１０Ａ（第１配線１０１～第７配線１０７）は、金属めっきからなる。配線基部１０Ａ（第１配線１０１～第７配線１０７）を構成する金属材料は、たとえば銅（Ｃｕ）または銅合金である。
図１３、図１４に示すように、複数の配線柱状部１０Ｂは、各々、配線基部１０Ａから厚さ方向ｚのｚ１側に突出している。配線柱状部１０Ｂは、厚さ方向ｚに見て、たとえば円形状あるいは矩形状である。本実施形態においては、配線柱状部１０Ｂは、第１部１２１および第２部１２２を有する。第１部１２１は、配線基部１０Ａの厚さ方向ｚのｚ１側につながる。第２部１２２は、第１部１２１の厚さ方向ｚのｚ１側につながる。第２部１２２は、第１凹部１２２ａを有する。第１凹部１２２ａは、第２部１２２の厚さ方向ｚのｚ１側端に形成されており、厚さ方向ｚのｚ２側に凹む部位である。本実施形態では、第１凹部１２２ａは、第２部１２２の厚さ方向ｚのｚ１側端の周縁部より内側において、厚さ方向ｚのｚ２側に凹んでいる。これにより、配線部１０は、厚さ方向ｚのｚ２側に凹む複数の第１凹部１２２ａを有する。複数の第１凹部１２２ａは、複数の配線柱状部１０Ｂに個別に形成されている。
第１部１２１および第２部１２２は、金属めっきからなる。第１部１２１を構成する金属材料および第２部１２２を構成する金属材料は、特に限定されない。第１部１２１の構成材料は、たとえば銅を含む。第２部１２２の構成材料は、たとえばニッケル（Ｎｉ）を含む。第１部１２１および第２部１２２は、配線基部１０Ａに形成された後述のエッチング凹部１１ａの上に、この順に積層されている。エッチング凹部１１ａは、配線主面１１から厚さ方向ｚのｚ２側に凹む。第２部１２２に形成された第１凹部１２２ａは、エッチング凹部１１ａに対応して凹んだ形状である。
図４、図９、図１０に示すように、端子部２１は、第１配線１０１に対して厚さ方向ｚのｚ２側につながり、かつ第１方向ｘに延びている。端子部２１は、裏面２１１および２つの端面２１２，２１３を有する。裏面２１１は、第１配線主面１１１とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２１２は、裏面２１１につながり、かつ第１方向ｘのｘ１側を向く。端面２１２は、封止樹脂５０に覆われている。端面２１３は、裏面２１１につながり、かつ第１方向ｘのｘ２側を向く。端面２１３は、封止樹脂５０から露出している。
図４、図９、図１１に示すように、端子部２２は、第２配線１０２に対して厚さ方向ｚのｚ２側につながり、かつ第１方向ｘに延びている。端子部２２は、裏面２２１および２つの端面２２２，２２３を有する。裏面２２１は、第２配線主面１１２とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２２２は、裏面２２１につながり、かつ第１方向ｘのｘ１側を向く。端面２２２は、封止樹脂５０から露出している。端面２２３は、裏面２２１につながり、かつ第１方向ｘのｘ２側を向く。端面２２３は、封止樹脂５０に覆われている。
図４、図１０に示すように、端子部２３は、第３配線１０３に対して厚さ方向ｚのｚ２側につながる。端子部２３は、裏面２３１および端面２３２を有する。裏面２３１は、第３配線主面１１３とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２３２は、裏面２３１につながり、かつ第１方向ｘのｘ１側を向く。端面２３２は、封止樹脂５０から露出している。
図４、図１１に示すように、端子部２４は、第４配線１０４に対して厚さ方向ｚのｚ２側につながる。端子部２４は、裏面２４１および端面２４２を有する。裏面２４１は、第４配線主面１１４とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２４２は、裏面２４１につながり、かつ第１方向ｘのｘ２側を向く。端面２４２は、封止樹脂５０から露出している。
図４、図９に示すように、端子部２５は、第５配線１０５に対して厚さ方向ｚのｚ２側につながる。本実施形態では、第１方向ｘに間隔を隔てて複数の端子部２５が配置されている。端子部２５は、裏面２５１および端面２５２を有する。裏面２５１は、第５配線主面１１５とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２５２は、裏面２５１につながり、かつ第２方向ｙのｙ１側を向く。端面２５２は、封止樹脂５０から露出している。
図４、図９に示すように、端子部２６は、第６配線１０６に対して厚さ方向ｚのｚ２側につながる。本実施形態では、第１方向ｘに間隔を隔てて複数の端子部２６が配置されている。端子部２６は、裏面２６１および端面２６２を有する。裏面２６１は、第６配線主面１１６とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２６２は、裏面２６１につながり、かつ第２方向ｙのｙ２側を向く。端面２６２は、封止樹脂５０から露出している。
図４、図１２に示すように、端子部２７は、第７配線１０７に対して厚さ方向ｚのｚ２側につながる。端子部２７は、裏面２７１および端面２７２を有する。裏面２７１は、第７配線主面１１７とは反対側（厚さ方向ｚのｚ２側）を向き、封止樹脂５０から露出している。端面２７２は、裏面２７１につながり、かつ第１方向ｘのｘ１側を向く。端面２７２は、封止樹脂５０から露出している。
上記の端子部２１～２７は、たとえば金属めっきからなる。端子部２１～２７の各々を構成する金属材料は、たとえば銅または銅合金である。
図２、図３等に示すように、半導体素子３０は、厚さ方向ｚに見て矩形状をなす。図９～図１２に示すように、半導体素子３０は、一対の第１配線１０１、一対の第２配線１０２、複数の第３配線１０３、複数の第４配線１０４、第５配線１０５、第６配線１０６および複数の第７配線１０７に支持されている。半導体素子３０は、封止樹脂５０に覆われている。
図９～図１４に示すように、半導体素子３０は、半導体基板３１、半導体層３２、複数の電極３４、複数の電極３５、導電層３６、パッシベーション膜３９１および表面保護膜３９２を有する。図９～図１２に示すように、半導体基板３１は、その下方において半導体層３２、導電層３６、電極３４、電極３５、パッシベーション膜３９１および表面保護膜３９２を支持している。半導体基板３１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。
図９～図１２に示すように、半導体層３２は、厚さ方向ｚにおいて配線主面１１に対向する側に、半導体基板３１に積層されている。半導体層３２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層３２には、スイッチング回路３２１と、スイッチング回路３２１に導通する制御回路３２２とが構成されている。スイッチング回路３２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate BipolarTransistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路３２１は、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路３２２は、スイッチング回路３２１を駆動させるためのゲートドライバや、スイッチング回路３２１の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路３２１を正常に駆動させるための制御を行う。なお、半導体層３２には、配線層（図示略）がさらに構成されている。当該配線層により、スイッチング回路３２１と制御回路３２２とは、相互に導通している。
図９～図１２に示すように、複数の電極３４および複数の電極３５は、厚さ方向ｚにおいて配線主面１１（第１配線主面１１１～第７配線主面１１７）に対向する側に設けられている。複数の電極３４および複数の電極３５は、半導体層３２に接している。
複数の電極３４は、導電層３６を介して半導体層３２のスイッチング回路３２１に導通している。複数の電極３４の各々は、一対の第１配線１０１の第１配線主面１１１、一対の第２配線１０２の第２配線主面１１２、第５配線１０５の第５配線主面１１５、および第６配線１０６の第６配線主面１１６のいずれかに接続されている。これにより、一対の第１配線１０１、一対の第２配線１０２、第５配線１０５および第６配線１０６は、スイッチング回路３２１に導通している。
複数の電極３５は、導電層３６を介して半導体層３２の制御回路３２２に導通している。複数の電極３５の各々は、複数の第３配線１０３の第３配線主面１１３、複数の第４配線１０４の第４配線主面１１４、および複数の第７配線１０７の第７配線主面１１７のいずれかに接続されている。これにより、複数の第３配線１０３、複数の第４配線１０４および複数の第７配線１０７は、制御回路３２２に導通している。
導電層３６は、半導体層３２に構成された配線層に接している。これにより、導電層３６は、半導体層３２のスイッチング回路３２１および制御回路３２２のいずれかに導通している。導電層３６は、たとえば、アルミニウム（Ａｌ）層、または半導体層３２から下方に向けて銅、ニッケル、パラジウムの順に積層された複数の金属層から構成される。
図１３、図１４に示すように、複数の電極３４および複数の電極３５は、電極基部３７Ａおよび複数の電極柱状部３７Ｂを含む。電極基部３７Ａは、導電層３６に接している。電極基部３７Ａは、金属めっきからなる。電極基部３７Ａを構成する金属材料は、たとえば銅（Ｃｕ）または銅合金である。電極基部３７Ａは、導電層３６の厚さ方向ｚのｚ２側を向く面および表面保護膜３９２の厚さ方向ｚのｚ２側を向く面に跨って積層されている。
複数の電極柱状部３７Ｂは、各々、電極基部３７Ａから厚さ方向ｚのｚ２側に突出している。電極柱状部３７Ｂは、厚さ方向ｚに見て、たとえば円形状あるいは矩形状である。本実施形態においては、電極柱状部３７Ｂは、第３部３８１および第４部３８２を有する。第３部３８１は、電極基部３７Ａの厚さ方向ｚのｚ２側につながる。第４部３８２は、第３部３８１の厚さ方向ｚのｚ２側につながる。第４部３８２は、第２凹部３８２ａを有する。第２凹部３８２ａは、第４部３８２の厚さ方向ｚのｚ２側端に形成されており、厚さ方向ｚのｚ１側に凹む部位である。本実施形態では、第２凹部３８２ａは、第４部３８２の厚さ方向ｚのｚ２側端の周縁部より内側において、厚さ方向ｚのｚ１側に凹んでいる。これにより、複数の電極３４および複数の電極３５は、厚さ方向ｚのｚ１側に凹む複数の第２凹部３８２ａを有する。複数の第２凹部３８２ａは、複数の電極柱状部３７Ｂに個別に形成されている。
第３部３８１および第４部３８２は、金属めっきからなる。第３部３８１を構成する金属材料および第４部３８２を構成する金属材料は、特に限定されない。第３部３８１の構成材料は、たとえば銅を含む。第４部３８２の構成材料は、たとえばニッケル（Ｎｉ）を含む。第３部３８１および第４部３８２は、電極基部３７Ａに形成された後述のエッチング凹部３７１ａの上に、この順に積層されている。エッチング凹部３７１ａは、電極基部３７Ａから厚さ方向ｚのｚ１側に凹む。第４部３８２に形成された第２凹部３８２ａは、エッチング凹部３７１ａに対応して凹んだ形状である。
図１３、図１４に示すように、パッシベーション膜３９１は、半導体層３２の下面と、導電層３６の一部とを覆っている。パッシベーション膜３９１は、電気絶縁性を有する。パッシベーション膜３９１は、たとえば、半導体層３２の下面と、導電層３６の一部とに接する酸化ケイ素膜（ＳｉＯ2） と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ3Ｎ4）とにより構成される。パッシベーション膜３９１には、複数の開口３９１ａが設けられている。開口３９１ａから、導電層３６の一部が露出している。
表面保護膜３９２は、パッシベーション膜３９１を覆っている。導電層３６、および電極３４，３５の電極基部３７Ａのそれぞれの一部が、表面保護膜３９２に接している。表面保護膜３９２は、電気絶縁性を有する。表面保護膜３９２の構成材料は、たとえばポリイミドである。
導電性接合材４０は、図９～図１４に示すように、配線部１０の複数の配線柱状部１０Ｂと、複数の電極３４および複数の電極３５の各々の電極柱状部３７Ｂとの間に介在している。半導体装置Ａ１０が示す例においては、導電性接合材４０は、たとえばはんだ（錫および銀を含む金属）である。導電性接合材４０により、複数の電極３４および複数の電極３５は、配線部１０（複数の配線柱状部１０Ｂ）に個別に接合されている。図１３、図１４に示すように、導電性接合材４０は、配線部１０における複数の第１凹部１２２ａの各々を埋めている。また、導電性接合材４０は、複数の電極３４および複数の電極３５における複数の第２凹部３８２ａの各々を埋めている。
封止樹脂５０は、図５～図８に示すように、樹脂主面５１、樹脂裏面５２、第１樹脂側面５３１、第２樹脂側面５３２、第３樹脂側面５３３および第４樹脂側面５３４を有する。封止樹脂５０の構成材料は、たとえば黒色のエポキシ樹脂である。
図９～図１２に示すように、樹脂主面５１は、厚さ方向ｚにおいて配線主面１１（第１配線主面１１１～第７配線主面１１７）と同じ側を向く。図５～図８に示すように、樹脂裏面５２は、樹脂主面５１とは反対側を向く。図４、図９～図１２に示すように、樹脂裏面５２から、端子部２１の裏面２１１、端子部２２の裏面２２１、端子部２３の裏面２３１、端子部２４の裏面２４１、端子部２５の裏面２５１、端子部２６の裏面２６１、および端子部２７の裏面２７１が露出している。樹脂裏面５２（封止樹脂５０）から露出する裏面２１１、裏面２２１、裏面２３１、裏面２４１、裏面２５１、裏面２６１、および裏面２７１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
図７および図８に示すように、第１樹脂側面５３１は、樹脂主面５１および樹脂裏面５２の双方につながり、かつ第１方向ｘのｘ１側を向く。第２樹脂側面５３２は、樹脂主面５１および樹脂裏面５２の双方につながり、かつ第１方向ｘのｘ２側を向く。第１樹脂側面５３１および第２樹脂側面５３２は、第１方向ｘにおいて互いに離間している。図１０～図１２に示すように、第１樹脂側面５３１から、端子部２２の端面２２２と、端子部２３の端面２３２と、端子部２７の端面２７２とが、第１樹脂側面５３１と面一となるように露出している。また、第２樹脂側面５３２から、端子部２１の端面２１３と、端子部２４の端面２４２とが、第２樹脂側面５３２と面一となるように露出している。第１樹脂側面５３１および第２樹脂側面５３２（封止樹脂５０）から露出する端面２２２、端面２７２、端面２１３および端面２４２には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
図５および図６に示すように、第３樹脂側面５３３は、樹脂主面５１、樹脂裏面５２、第１樹脂側面５３１および第２樹脂側面５３２のいずれにもつながり、かつ第２方向ｙのｙ１側を向く。第４樹脂側面５３４は、樹脂主面５１、樹脂裏面５２、第１樹脂側面５３１および第２樹脂側面５３２のいずれにもつながり、かつ第２方向ｙのｙ２側を向く。第３樹脂側面５３３および第４樹脂側面５３４は、第２方向ｙにおいて互いに離間している。図９に示すように、第３樹脂側面５３３から、端子部２５の端面２５２が、第３樹脂側面５３３と面一になるように露出している。第４樹脂側面５３４から、端子部２６の端面２６２が、第４樹脂側面５３４と面一になるように露出している。第３樹脂側面５３３および第４樹脂側面５３４（封止樹脂５０）から露出する端面２５２および端面２６２には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
次に、半導体装置Ａ１０の製造方法の一例について、図１５～図２８を参照しつつ、以下に説明する。図１５～図１９、図２６～図２８はそれぞれ、半導体装置Ａ１０の製造方法の一工程を示す断面図であって、図１１に示す断面と同様の断面図である。図２０～図２５はそれぞれ、図１３に示す断面図と同様の拡大断面図である。
まず、図１５に示すように、支持体９０を準備する。支持体９０は、たとえばシリコンウエハにより構成される。次いで、図１６に示すように、支持体９０上の所定部位に端子部２０を形成する。端子部２０は、端子部２１～２７となる部分であり、金属めっきからなる。端子部２０の形成は、たとえば無電解めっき処理により行う。
次に、図１７に示すように、支持体９０の上面および端子部２０を覆うように第１封止樹脂５０Ａを形成する。第１封止樹脂５０Ａは、封止樹脂５０の一部分となるものである。次いで、図１８に示すように、第１封止樹脂５０Ａの上面を研削し、端子部２０の上面を第１封止樹脂５０Ａから露出させる。ここで、端子部２０の厚さは、たとえば４０μｍ～６０μｍ程度である。
次いで、図１９に示すように、端子部２０上の全体および第１封止樹脂５０Ａ上の所定部位に配線基部１０Ａを配置する。配線基部１０Ａは、第１配線１０１～第７配線１０７となる部分であり、金属めっきからなる。配線基部１０Ａの形成は、たとえば電解めっき処理により行う。なお、詳細な図示説明は省略するが、端子部２０ないし第１封止樹脂５０Ａと配線基部１０Ａとの間には、たとえばバリアシード層が介在する。当該バリアシード層は、たとえばチタン（Ｔｉ）層および銅（Ｃｕ）層が積層された薄膜層であり、端子部２０ないし第１封止樹脂５０Ａ上の所定領域に、たとえばマスクを用いたスパッタリング法により形成される。配線基部１０Ａは、厚さ方向ｚのｚ１側を向く配線主面１１を有する。ここで、配線基部１０Ａの厚さは、たとえば１０μｍ～２０μｍ程度である。
次に、図２０に示すように、配線基部１０Ａの配線主面１１上の所定部位にレジスト９１を配置する。レジスト９１は、開口部９１１を有する。開口部９１１は、配線基部１０Ａの配線主面１１の一部を露出させている。なお、図２０では１つの開口部９１１のみ表れているが、レジスト９１は、複数の配線柱状部１０Ｂに対応して複数の開口部９１１を有する。
次に、図２１に示すように、配線基部１０Ａにエッチング処理を施すことにより、エッチング凹部１１ａを形成する。配線基部１０Ａにおいては、レジスト９１から露出する部位にエッチング凹部１１ａが形成される。当該エッチング処理はウェットエッチングであり、エッチング凹部１１ａは、周縁から内側に向かうにつれてなだらかに深さが大となる形状である。なお、図２０では１つの開口部９１１に対応する１つのエッチング凹部１１ａのみ表れているが、複数の開口部９１１に対応して複数のエッチング凹部１１ａが形成される。
次に、図２２に示すように、開口部９１１の内側に第１部１２１、第２部１２２および導電性接合材４１をこの順に積層形成する。第１部１２１、第２部１２２および導電性接合材４１の各々は、金属めっきからなる。第１部１２１、第２部１２２および導電性接合材４１の形成は、たとえば電解めっき処理により行う。第１部１２１は、エッチング凹部１１ａ上に形成される。第１部１２１の形成においては、たとえば当該第１部１２１を構成する金属材料である銅がエッチング凹部１１ａ上に積層される。第２部１２２の形成においては、たとえば当該第２部１２２を構成する金属材料であるニッケルが第１部１２１上に積層される。ここで、第２部１２２の厚さ方向ｚのｚ１側端には、第１凹部１２２ａが形成される。第１凹部１２２ａは、エッチング凹部１１ａに対応する形状であり、周縁から内側に向かうにつれて深さが大となる形状である。これにより、各々が第１凹部１２２ａを有する複数の配線柱状部１０Ｂが形成される。導電性接合材４１は、導電性接合材４０を構成する一部分である。導電性接合材４１の形成においては、導電性接合材４０（はんだ）を構成する金属材料（たとえば錫および銀を含む金属）が第２部１２２の第１凹部１２２ａ上に積層される。
次に、図２３に示すように、レジスト９１を除去する。次いで、はんだからなる導電性接合材４１の加熱処理を行う。これにより、図２４に示すように、はんだ（導電性接合材４１）が溶けて丸みを帯びた形状となる。ここで、はんだ（導電性接合材４１）は、加熱処理により溶融して第２部１２２上において広がろうとする力が働く。導電性接合材４１は、第２部１２２の第１凹部１２２ａ上に配置されている。このため、導電性接合材４１が積層される部分が平面状の場合と比べて、導電性接合材４１が第２部１２２の周縁から流れ出ることは防止される。
なお、詳細な図示説明は省略するが、半導体素子３０の電極３４（電極３５）についても、図２０～図２４を参照して上述したのと同様の手法により、図２５に示すように、エッチング凹部３７１ａを有する電極基部３７Ａ上に、電極柱状部３７Ｂ（第３部３８１と第４部３８２）および導電性接合材４２を積層形成することができる。図２５に示した半導体素子３０は、フリップチップ実装前であり、図９～図１４に示した半導体素子３０と上下反転した姿勢である。ここで、エッチング凹部３７１ａは、配線基部１０Ａのエッチング凹部１１ａに対応し、電極柱状部３７Ｂの第３部３８１は、配線柱状部１０Ｂの第１部１２１に対応し、電極柱状部３７Ｂの第４部３８２は、配線柱状部１０Ｂの第２部１２２に対応する。第４部３８２には第２凹部３８２ａが形成されており、当該第２凹部３８２ａは、第２部１２２（配線柱状部１０Ｂ）の第１凹部１２２ａに対応する。第２凹部３８２ａ上には、はんだからなる導電性接合材４２が積層されている。導電性接合材４２は、第１凹部１２２ａ上に積層された導電性接合材４１に対応する。導電性接合材４２は、導電性接合材４０を構成する一部分である。はんだからなる導電性接合材４２についても加熱処理を行う。これにより、はんだ（導電性接合材４２）が溶けて丸みを帯びた形状となる。ここで、はんだ（導電性接合材４２）は、加熱処理により溶融して第２凹部３８２ａ上において広がろうとする力が働く。導電性接合材４２は、第４部３８２の第２凹部３８２ａ上に配置されている。このため、導電性接合材４２が積層される部分が平面状の場合と比べて、導電性接合材４２が第４部３８２の周縁から流れ出ることは防止される。
次に、図２６に示すように、配線部１０上に半導体素子３０をフリップチップ実装により配置する。半導体素子３０の複数の電極３４，３５の各々は、導電性接合材４０を介して配線部１０（配線柱状部１０Ｂ）に導通接続される。半導体素子３０のフリップチップ実装においては、加熱処理（リフロー処理）により上述の導電性接合材４１および導電性接合材４２が溶融して一体となり、導電性接合材４０が形成される。
次に、図２７に示すように、第１封止樹脂５０Ａの上面、配線部１０および半導体素子３０を覆うように第２封止樹脂５０Ｂを形成する。第２封止樹脂５０Ｂは、封止樹脂５０の一部分となるものである。この第２封止樹脂５０Ｂと、先に形成された第１封止樹脂５０Ａとにより、封止樹脂５０が構成される。次いで、図２８に示すように、支持体９０をたとえば研削により除去する。このような工程を経ることにより、図１～図１４に示した半導体装置Ａ１０が製造される。
次に、本実施形態の作用について説明する。
半導体装置Ａ１０は、配線主面１１を有する配線部１０、半導体素子３０、および導電性接合材４０を備える。配線主面１１は厚さ方向ｚのｚ１側を向いており、半導体素子３０は、厚さ方向ｚにおいて配線主面１１に対向する側に設けられた複数の電極３４および複数の電極３５を有する。配線部１０（複数の配線柱状部１０Ｂ）は、厚さ方向ｚのｚ２側に凹む複数の第１凹部１２２ａを有する。複数の電極３４および複数の電極３５は、導電性接合材４０を介して配線部１０（複数の配線柱状部１０Ｂ）に個別に接合されており、導電性接合材４０は、複数の第１凹部１２２ａの各々を埋めている。
このような構成によれば、導電性接合材４０が形成される過程において、導電性接合材４０（図２４に示した導電性接合材４１）が第２部１２２の周縁から流れ出ることは防止される。したがって、配線部１０と半導体素子３０との間に介在する導電性接合材４０の高さ（厚さ方向ｚの寸法）の均一化を図ることができる。その結果、フリップチップ実装により搭載された半導体素子３０の接合信頼性を向上することができる。
配線部１０は、配線主面１１を有する配線基部１０Ａと、複数の配線柱状部１０Ｂとを含む。複数の配線柱状部１０Ｂは、各々が配線基部１０Ａにつながり、配線基部１０Ａから厚さ方向ｚのｚ１側に突出する。複数の第１凹部１２２ａは、複数の配線柱状部１０Ｂに個別に形成されている。このような構成によれば、半導体素子３０と配線基部１０Ａとの厚さ方向ｚの距離を適切に確保することができる。これにより、半導体素子３０と配線基部１０Ａとの不当な短絡が防止され、半導体装置Ａ１０の信頼性が向上する。
配線柱状部１０Ｂは、第１部１２１および第２部１２２を有する。第１部１２１は、配線基部１０Ａの厚さ方向ｚのｚ１側につながり、第２部１２２は、第１部１２１の厚さ方向ｚのｚ１側につながり、この第２部１２２に第１凹部１２２ａが形成されている。第１部１２１の構成材料は銅を含み、第２部１２２の構成材料はニッケルを含む。はんだである導電性接合材４０と、これに直接接触するニッケル（第２部１２２）との反応速度は、はんだ（導電性接合材４０）と銅（第１部１２１）との反応速度よりも遅い。したがって、上記の第２部１２２を具備する構成によれば、はんだ（導電性接合材４０）の接合部位の導通不良を抑制することができ、半導体装置Ａ１０の信頼性が向上する。
複数の電極３４，３５は、これら電極３４、３５に個別に形成され、各々が厚さ方向ｚのｚ１側に凹む複数の第２凹部３８２ａを有する。導電性接合材４０は、複数の第４部３８２の各々を埋めている。複数の電極３４，３５は、電極基部３７Ａと、複数の電極柱状部３７Ｂとを含む。複数の電極柱状部３７Ｂは、各々が電極基部３７Ａにつながり、電極基部３７Ａから厚さ方向ｚのｚ２側に突出する。複数の第２凹部３８２ａは、複数の電極柱状部３７Ｂに個別に形成されている。このような構成によれば、電極基部３７Ａ（半導体素子３０）と配線基部１０Ａ（配線部１０）との厚さ方向ｚの距離を適切に確保することができる。これにより、半導体素子３０と配線部１０との不当な短絡が防止され、半導体装置Ａ１０の信頼性が向上する。
電極柱状部３７Ｂは、第３部３８１および第４部３８２を有する。第３部３８１は、電極基部３７Ａの厚さ方向ｚのｚ２側につながり、第４部３８２は、第３部３８１の厚さ方向ｚのｚ２側につながり、この第４部３８２に第２凹部３８２ａが形成されている。第３部３８１の構成材料は銅を含み、第４部３８２の構成材料はニッケルを含む。はんだである導電性接合材４０と、これに直接接触するニッケル（第４部３８２）との反応速度は、はんだ（導電性接合材４０）と銅（第３部３８１）との反応速度よりも遅い。したがって、上記の第４部３８２を具備する構成によれば、はんだ（導電性接合材４０）の接合部位の導通不良を抑制することができ、半導体装置Ａ１０の信頼性が向上する。
＜第１実施形態の変形例＞
図２９は、第１実施形態の変形例に係る半導体装置を示している。図２９は、本変形例の半導体装置Ａ１１を示す断面図であり、上記実施形態において示した図１３と同様の断面を表す。なお、図２８以降の図面において、上記実施形態の半導体装置Ａ１０と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。
本変形例の半導体装置Ａ１１においては、配線部１０における配線柱状部１０Ｂの具体的形状が上記実施形態の半導体装置Ａ１０と異なっている。本変形例において、配線柱状部１０Ｂを構成する第１部１２１および第１部１２１は、配線基部１０Ａに形成された後述の開口１１ｂおよびその周囲の上に、この順に積層されている。配線基部１０Ａの厚さ方向ｚのｚ２側には、バリアシード層１５が設けられている。当該バリアシード層１５は、たとえばチタン（Ｔｉ）層および銅（Ｃｕ）層が積層された薄膜層であり、上記実施形態の説明において図１８に示した端子部２０ないし第１封止樹脂５０Ａ上の所定領域に、たとえばマスクを用いたスパッタリング法により形成される。このバリアシード層１５上に配線基部１０Ａが積層されている。開口１１ｂは、配線主面１１から厚さ方向ｚのｚ２側に凹み、バリアシード層１５の一部を露出させている。第２部１２２に形成された第１凹部１２２ａは、開口１１ｂに対応して凹んだ形状である。
次に、半導体装置Ａ１１の製造方法の一例について、図３０～図３４を参照しつつ、以下に説明する。図３０～図３４はそれぞれ、半導体装置Ａ１１の製造方法の一工程を示す断面図であって、図２９に示す断面図と同様の拡大断面図である。図３０～図３４は、上記実施形態の半導体装置Ａ１０の製造方法を示した図２０～図２４に対応する工程を示す。なお、図３０よりも前の工程は、上記実施形態の半導体装置Ａ１０の製造方法を示した図１５～図１９と同様の工程である。
図３０においては、バリアシード層１５上に配線基部１０Ａを配置した状態を示す。配線基部１０Ａには、開口１１ｂが形成されている。配線基部１０Ａの形成は、バリアシード層１５上に、開口１１ｂに対応する所定形状のマスク（図示せず）を配置し、たとえば電解めっき処理により行う。当該開口１１ｂから、バリアシード層１５の一部が露出している。なお、半導体素子３０では１つの開口１１ｂのみ表れているが、配線基部１０Ａは、複数の配線柱状部１０Ｂに対応して複数の開口１１ｂを有する。
次に、図３１に示すように、配線基部１０Ａの配線主面１１上の所定部位にレジスト９１を配置する。レジスト９１は、開口部９１１を有する。開口部９１１は、配線基部１０Ａの開口１１ｂを囲っており、バリアシード層１５の一部と、開口１１ｂの周囲の配線主面１１の一部とを露出させている。なお、図３０では１つの開口部９１１のみ表れているが、レジスト９１は、複数の配線柱状部１０Ｂに対応して複数の開口部９１１を有する。
次に、図３２に示すように、開口部９１１の内側に第１部１２１、第２部１２２および導電性接合材４１をこの順に積層形成する。第１部１２１、第２部１２２および導電性接合材４１の各々は、金属めっきからなる。第１部１２１、第２部１２２および導電性接合材４１の形成は、たとえば電解めっき処理により行う。第１部１２１は、開口１１ｂから露出するバリアシード層１５上、開口１１ｂの内面上、および開口１１ｂの周囲においてレジスト９１から露出する配線主面１１上に形成される。第１部１２１の形成においては、たとえば当該第１部１２１を構成する金属材料である銅が積層される。第２部１２２の形成においては、たとえば当該第２部１２２を構成する金属材料であるニッケルが第１部１２１上に積層される。ここで、第２部１２２の厚さ方向ｚのｚ１側端には、第１凹部１２２ａが形成される。第１凹部１２２ａは、開口１１ｂおよびその周囲において露出する配線主面１１に対応する形状であり、周縁から内側に向かうにつれて深さが大となる形状である。これにより、各々が第１凹部１２２ａを有する複数の配線柱状部１０Ｂが形成される。導電性接合材４１は、導電性接合材４０を構成する一部分である。導電性接合材４１の形成においては、導電性接合材４０（はんだ）を構成する金属材料（たとえば錫および銀を含む金属）が第２部１２２の第１凹部１２２ａ上に積層される。
次に、図３３に示すように、レジスト９１を除去する。次いで、はんだからなる導電性接合材４１の加熱処理を行う。これにより、図３４に示すように、はんだ（導電性接合材４１）が溶けて丸みを帯びた形状となる。ここで、はんだ（導電性接合材４１）は、加熱処理により溶融して第２部１２２上において広がろうとする力が働く。導電性接合材４１は、第２部１２２の第１凹部１２２ａ上に配置されている。このため、導電性接合材４１が積層される部分が平面状の場合と比べて、導電性接合材４１が第２部１２２の周縁から流れ出ることは防止される。
なお、詳細な図示説明は省略するが、半導体素子３０の電極３４（電極３５）については、上記実施形態において図２５を参照して説明したのと同様の手法により、エッチング凹部３７１ａを有する電極基部３７Ａ上に、電極柱状部３７Ｂ（第３部３８１と第４部３８２）および導電性接合材４２が積層形成される。図３４よりも後の工程は、半導体装置Ａ１０の製造方法を示した図２６～図２８と同様の工程である。これにより、半導体装置Ａ１１が製造される。
半導体装置Ａ１１は、配線主面１１を有する配線部１０、半導体素子３０、および導電性接合材４０を備える。配線主面１１は厚さ方向ｚのｚ１側を向いており、半導体素子３０は、厚さ方向ｚにおいて配線主面１１に対向する側に設けられた複数の電極３４および複数の電極３５を有する。配線部１０（複数の配線柱状部１０Ｂ）は、厚さ方向ｚのｚ２側に凹む複数の第１凹部１２２ａを有する。複数の電極３４は、導電性接合材４０を介して配線部１０（複数の配線柱状部１０Ｂ）に個別に接合されており、導電性接合材４０は、複数の第１凹部１２２ａの各々を埋めている。
このような構成によれば、導電性接合材４０が形成される過程において、導電性接合材４０（図３４に示した導電性接合材４１）が第２部１２２の周縁から流れ出ることは防止される。したがって、配線部１０と半導体素子３０との間に介在する導電性接合材４０の高さ（厚さ方向ｚの寸法）の均一化を図ることができる。その結果、フリップチップ実装により搭載された半導体素子３０の接合信頼性を向上することができる。その他にも、半導体装置Ａ１１は、上記実施形態の半導体装置Ａ１０と同様の作用効果を奏する。
本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
上記実施形態において、配線部１０が配線基部１０Ａおよび複数の配線柱状部１０Ｂを有する場合について説明したが、本開示はこれに限定されず、たとえば配線部１０が配線柱状部１０Ｂを有さない構成であってもよい。配線部１０が配線柱状部１０Ｂを有さない場合、配線基部１０Ａに形成された複数のエッチング凹部１１ａは、本開示の複数の第１凹部に相当する。また、複数の電極３４，３５についても、複数の電極柱状部３７Ｂを有さない構成としてもよい。複数の電極３４，３５が電極柱状部３７Ｂを有さない場合、電極基部３７Ａに形成された複数のエッチング凹部３７１ａは、本開示の複数の第２凹部に相当する。
本開示は、以下の付記に関する構成を含む。

付記１．
厚さ方向の一方側を向く配線主面を有する配線部と、
前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、
前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、
前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、
前記配線部は、前記厚さ方向の他方側に凹む複数の第１凹部を有し、
前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、
前記導電性接合材は、前記複数の第１凹部の各々を埋めている、半導体装置。

付記２．
前記配線部は、前記配線主面を有する配線基部と、各々が前記配線基部につながり、且つ前記厚さ方向の一方側に突出する複数の配線柱状部と、を含み、
前記複数の第１凹部は、前記複数の配線柱状部に個別に形成されている、付記１に記載の半導体装置。

付記３．
前記配線柱状部は、前記配線基部の前記厚さ方向の一方側につながる第１部と、前記第１部の前記厚さ方向の一方側につながる第２部と、を有し、
前記第１凹部は、前記第２部に形成されている、付記２に記載の半導体装置。

付記４．
前記第１部の構成材料は銅を含み、前記第２部の構成材料はニッケルを含む、付記３に記載の半導体装置。

付記５．
前記複数の電極は、当該複数の電極に個別に形成され、且つ各々が前記厚さ方向の一方側に凹む複数の第２凹部を有し、
前記導電性接合材は、前記複数の第２凹部の各々を埋めている、付記１ないし４のいずれかに記載の半導体装置。

付記６．
前記複数の電極は、電極基部と、各々が前記電極基部につながり、且つ前記厚さ方向の他方側に突出する複数の電極柱状部と、を含み、
前記複数の第２凹部は、前記複数の電極柱状部に個別に形成されている、付記５に記載の半導体装置。

付記７．
前記導電性接合材は、はんだである、付記１ないし６のいずれかに記載の半導体装置。

付記８．
厚さ方向の一方側を向く配線主面を有する配線部と、
前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、
前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、
前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、
前記複数の電極は、当該複数の電極に個別に形成され、且つ各々が前記厚さ方向の一方側に凹む複数の第２凹部を有し、
前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、
前記導電性接合材は、前記複数の第２凹部の各々を埋めている、半導体装置。

付記９．
前記複数の電極は、電極基部と、各々が前記電極基部につながり、且つ前記厚さ方向の他方側に突出する複数の電極柱状部と、を含み、
前記複数の第２凹部は、前記複数の電極柱状部に個別に形成されている、付記８に記載の半導体装置。

付記１０．
前記電極柱状部は、前記電極基部の前記厚さ方向の他方側につながる第３部と、前記第３部の前記厚さ方向の他方側につながる第４部と、を有し、
前記第２凹部は、前記第４部に形成されている、付記９に記載の半導体装置。

付記１１．
前記第３部の構成材料は銅を含み、前記第４部の構成材料はニッケルを含む、付記１０に記載の半導体装置。

付記１２．
支持体を準備する工程と、
前記支持体の上に、複数の第１凹部を有する配線部を形成する工程と、
前記複数の第１凹部の上に、導電性接合材を形成する工程と、
前記導電性接合材の上に半導体素子を配置し、前記導電性接合材と前記半導体素子とを接合する工程と、を備える、半導体装置の製造方法。

付記１３．
前記配線部を形成する工程は、
前記支持体の上に、配線主面を有する配線基部を配置するステップと、
前記配線主面の上にレジストを配置するステップと、
前記配線基部において前記レジストから露出する部位にエッチング処理を施すことにより、前記配線主面から凹む複数のエッチング凹部を形成するステップと、
前記複数のエッチング凹部の上に金属材料を積層させて、各々が前記第１凹部を有する複数の配線柱状部を配置するステップと、を含む、付記１２に記載の半導体装置の製造方法。

付記１４．
前記配線部を形成する工程は、
前記支持体の上に、配線主面および開口を有する配線基部を配置するステップと、
前記配線主面の上に、前記開口の周囲を露出させるようにレジストを配置するステップと、
前記レジストから露出する部位に金属材料を積層させて、各々が前記第１凹部を有する複数の配線柱状部を配置するステップと、を含む、付記１２に記載の半導体装置の製造方法。

付記１５．
前記導電性接合材は、はんだであり、
前記導電性接合材を形成する工程は、
前記複数の第１凹部の上に、前記はんだを構成する金属材料を積層させるステップと、
前記レジストを除去するステップと、
前記はんだを加熱するステップと、を含む、付記１３または１４に記載の半導体装置の製造方法。
Ａ１０，Ａ１１：半導体装置
１０ ：配線部
１０Ａ ：配線基部
１０Ｂ ：配線柱状部
１０１ ：第１配線
１０２ ：第２配線
１０３ ：第３配線
１０４ ：第４配線
１０５ ：第５配線
１０６ ：第６配線
１０７ ：第７配線
１１ ：配線主面
１１ａ ：エッチング凹部
１１ｂ ：開口
１１１ ：第１配線主面
１１２ ：第２配線主面
１１３ ：第３配線主面
１１４ ：第４配線主面
１１５ ：第５配線主面
１１６ ：第６配線主面
１１７ ：第７配線主面
１２ ：配線端面
１２１ ：第１部
１２２ ：第２部
１２２ａ ：第１凹部
１３ ：配線裏面
１３１ ：第１配線裏面
１３２ ：第２配線裏面
１３３ ：第３配線裏面
１３４ ：第４配線裏面
１３５ ：第５配線裏面
１３６ ：第６配線裏面
１３７ ：第７配線裏面
１５ ：バリアシード層
２０，２１，２２，２３，２４，２５，２６，２７：端子部
２１１，２２１，２３１，２４１，２５１，２６１，２７１：裏面
２１２，２１３，２２２，２２３，２３２，２４２，２５２，２６２，２７２：端面
３０ ：半導体素子
３１ ：半導体基板
３２ ：半導体層
３２１ ：スイッチング回路
３２２ ：制御回路
３４，３５：電極
３６ ：導電層
３７Ａ ：電極基部
３７Ｂ ：電極柱状部
３７１ａ ：エッチング凹部
３８１ ：第３部
３８２ ：第４部
３８２ａ ：第２凹部
３９１ ：パッシベーション膜
３９１ａ ：開口
３９２ ：表面保護膜
４０，４１，４２：導電性接合材
５０ ：封止樹脂
５０Ａ ：第１封止樹脂
５０Ｂ ：第２封止樹脂
５１ ：樹脂主面
５２ ：樹脂裏面
５３１ ：第１樹脂側面
５３２ ：第２樹脂側面
５３３ ：第３樹脂側面
５３４ ：第４樹脂側面
９０ ：支持体
９１ ：レジスト
９１１ ：開口部

Claims (15)

  1. 厚さ方向の一方側を向く配線主面を有する配線部と、
    前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、
    前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、
    前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、
    前記配線部は、前記厚さ方向の他方側に凹む複数の第１凹部を有し、
    前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、
    前記導電性接合材は、前記複数の第１凹部の各々を埋めている、半導体装置。
  2. 前記配線部は、前記配線主面を有する配線基部と、各々が前記配線基部につながり、且つ前記厚さ方向の一方側に突出する複数の配線柱状部と、を含み、
    前記複数の第１凹部は、前記複数の配線柱状部に個別に形成されている、請求項１に記載の半導体装置。
  3. 前記配線柱状部は、前記配線基部の前記厚さ方向の一方側につながる第１部と、前記第１部の前記厚さ方向の一方側につながる第２部と、を有し、
    前記第１凹部は、前記第２部に形成されている、請求項２に記載の半導体装置。
  4. 前記第１部の構成材料は銅を含み、前記第２部の構成材料はニッケルを含む、請求項３に記載の半導体装置。
  5. 前記複数の電極は、当該複数の電極に個別に形成され、且つ各々が前記厚さ方向の一方側に凹む複数の第２凹部を有し、
    前記導電性接合材は、前記複数の第２凹部の各々を埋めている、請求項１に記載の半導体装置。
  6. 前記複数の電極は、電極基部と、各々が前記電極基部につながり、且つ前記厚さ方向の他方側に突出する複数の電極柱状部と、を含み、
    前記複数の第２凹部は、前記複数の電極柱状部に個別に形成されている、請求項５に記載の半導体装置。
  7. 前記導電性接合材は、はんだである、請求項１ないし６のいずれかに記載の半導体装置。
  8. 厚さ方向の一方側を向く配線主面を有する配線部と、
    前記配線部に対して前記厚さ方向の一方側に配置された半導体素子と、
    前記厚さ方向において前記配線部および前記半導体素子の間に介在する導電性接合材と、を備え、
    前記半導体素子は、前記厚さ方向において前記配線主面に対向する側に設けられた複数の電極を有し、
    前記複数の電極は、当該複数の電極に個別に形成され、且つ各々が前記厚さ方向の一方側に凹む複数の第２凹部を有し、
    前記複数の電極は、前記導電性接合材を介して前記配線部に個別に接合されており、
    前記導電性接合材は、前記複数の第２凹部の各々を埋めている、半導体装置。
  9. 前記複数の電極は、電極基部と、各々が前記電極基部につながり、且つ前記厚さ方向の他方側に突出する複数の電極柱状部と、を含み、
    前記複数の第２凹部は、前記複数の電極柱状部に個別に形成されている、請求項８に記載の半導体装置。
  10. 前記電極柱状部は、前記電極基部の前記厚さ方向の他方側につながる第３部と、前記第３部の前記厚さ方向の他方側につながる第４部と、を有し、
    前記第２凹部は、前記第４部に形成されている、請求項９に記載の半導体装置。
  11. 前記第３部の構成材料は銅を含み、前記第４部の構成材料はニッケルを含む、請求項１０に記載の半導体装置。
  12. 支持体を準備する工程と、
    前記支持体の上に、複数の第１凹部を有する配線部を形成する工程と、
    前記複数の第１凹部の上に、導電性接合材を形成する工程と、
    前記導電性接合材の上に半導体素子を配置し、前記導電性接合材と前記半導体素子とを接合する工程と、を備える、半導体装置の製造方法。
  13. 前記配線部を形成する工程は、
    前記支持体の上に、配線主面を有する配線基部を配置するステップと、
    前記配線主面の上にレジストを配置するステップと、
    前記配線基部において前記レジストから露出する部位にエッチング処理を施すことにより、前記配線主面から凹む複数のエッチング凹部を形成するステップと、
    前記複数のエッチング凹部の上に金属材料を積層させて、各々が前記第１凹部を有する複数の配線柱状部を配置するステップと、を含む、請求項１２に記載の半導体装置の製造方法。
  14. 前記配線部を形成する工程は、
    前記支持体の上に、配線主面および開口を有する配線基部を配置するステップと、
    前記配線主面の上に、前記開口の周囲を露出させるようにレジストを配置するステップと、
    前記レジストから露出する部位に金属材料を積層させて、各々が前記第１凹部を有する複数の配線柱状部を配置するステップと、を含む、請求項１２に記載の半導体装置の製造方法。
  15. 前記導電性接合材は、はんだであり、
    前記導電性接合材を形成する工程は、
    前記複数の第１凹部の上に、前記はんだを構成する金属材料を積層させるステップと、
    前記レジストを除去するステップと、
    前記はんだを加熱するステップと、を含む、請求項１３または１４に記載の半導体装置の製造方法。
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