WO2023203934A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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WO2023203934A1
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semiconductor device
semiconductor
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敬史 鈴木
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アオイ電子株式会社
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    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and can be suitably used, for example, for a semiconductor device in which a semiconductor chip including a switching field effect transistor is sealed, and a method for manufacturing the same.
  • a DC-DC converter has a configuration in which a power MOSFET for a high-side switch and a power MOSFET for a low-side switch are connected in series. Therefore, a semiconductor device in which a semiconductor chip on which a power MOSFET for a high-side switch is formed, a semiconductor chip on which a power MOSFET for a low-side switch is formed, and a semiconductor chip for controlling them are packaged together. It is used.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2018-85452 (Patent Document 1) describes a technology related to a semiconductor device in which a power element is sealed.
  • Patent Document 2 describes a technology related to a semiconductor device in which an electronic chip is sealed.
  • a switching semiconductor chip has a front electrode and a back electrode located on opposite sides, and a large current flows between the front electrode (source electrode) and the back electrode (drain electrode).
  • an external terminal is provided that is electrically connected to the front or back electrode of the switching semiconductor chip. If the connection resistance is high, the on-resistance will increase and there is a possibility that the performance of the semiconductor device will deteriorate.
  • a semiconductor device includes a substrate having a semiconductor chip, a plurality of lead parts, and a sealing part for sealing them, and wiring formed on a main surface of the substrate.
  • One of the front surface electrode and the back surface electrode of the semiconductor chip is exposed on the main surface of the substrate.
  • the wiring is formed over the sealing portion and the one of the front electrode and the back electrode of the semiconductor chip, and is in full contact with the one of the front electrode and the back electrode of the semiconductor chip. ing.
  • a method for manufacturing a semiconductor device includes (a) arranging a lead frame on a sheet member; (b) placing a semiconductor chip on the sheet member; and arranging the members in opposing directions. (c) After the step (a) and the step (b), a sealing portion for sealing the semiconductor chip and a plurality of lead portions of the lead frame is formed on the sheet member.
  • the sealing portion has a first main surface facing the sheet member and a second main surface opposite to the first main surface.
  • the method for manufacturing a semiconductor device further includes: (d) peeling off the sheet member from the sealing portion after the step (c); (e) peeling off the sheet member from the sealing portion after the step (d);
  • the method includes a step of forming a wiring electrically connected to the back electrode of the semiconductor chip on the front side. The wiring contacts the entire back electrode of the semiconductor chip.
  • the performance of a semiconductor device can be improved.
  • FIG. 1 is a circuit diagram showing an example of a circuit configuration of a semiconductor device according to an embodiment
  • FIG. 1 is a top view of a semiconductor chip used in a semiconductor device according to an embodiment
  • FIG. 2 is a bottom view of a semiconductor chip used in a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view of a semiconductor device according to an embodiment during a manufacturing process.
  • FIG. 5 is a cross-sectional view of the same semiconductor device as FIG. 4 during the manufacturing process.
  • FIG. 5 is a cross-sectional view of the same semiconductor device as FIG. 4 during the manufacturing process.
  • FIG. 7 is a plan view following FIGS. 4 to 6 during the manufacturing process of the semiconductor device.
  • FIG. 8 is a cross-sectional view of the same semiconductor device as FIG.
  • FIG. 8 is a cross-sectional view of the same semiconductor device as FIG. 7 during the manufacturing process.
  • FIG. 8 is a cross-sectional view of the same semiconductor device as FIG. 7 during the manufacturing process.
  • 11 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 7 to 10.
  • FIG. FIG. 12 is a cross-sectional view of the same semiconductor device as FIG. 11 during the manufacturing process.
  • 13 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 11 and 12.
  • FIG. FIG. 14 is a cross-sectional view of the same semiconductor device as FIG. 13 during the manufacturing process.
  • 15 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 13 and 14.
  • FIG. 16 is a cross-sectional view of the same semiconductor device as FIG. 15 during the manufacturing process.
  • 17 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 15 and 16.
  • FIG. FIG. 18 is a cross-sectional view of the same semiconductor device as FIG. 17 during the manufacturing process.
  • FIG. 18 is a cross-sectional view of the same semiconductor device as FIG. 17 during the manufacturing process.
  • FIG. 18 is a plan view of the same semiconductor device as FIG. 17 during the manufacturing process.
  • 21 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 17 to 20.
  • FIG. FIG. 22 is a cross-sectional view of the same semiconductor device as FIG. 21 during the manufacturing process.
  • FIG. 23 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 21 and 22.
  • FIG. FIG. 24 is a cross-sectional view of the same semiconductor device as FIG. 23 during the manufacturing process.
  • 25 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 23 and 24.
  • FIG. 26 is a cross-sectional view of the same semiconductor device as FIG. 25 during the manufacturing process;
  • FIG. FIG. 27 is a cross-sectional view of the same semiconductor device as FIG. 26 during the manufacturing process. 27 is a plan view during the manufacturing process of the same semiconductor device as FIG. 26.
  • FIG. 29 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 25 to 28.
  • FIG. 30 is a cross-sectional view of the same semiconductor device as FIG. 29 during the manufacturing process;
  • FIG. 31 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 29 and 30.
  • FIG. FIG. 32 is a cross-sectional view of the same semiconductor device as FIG. 31 during the manufacturing process.
  • 33 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 31 and 32.
  • FIG. FIG. 34 is a cross-sectional view of the same semiconductor device as FIG. 33 during the manufacturing process.
  • 35 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 33 and 34.
  • FIG. FIG. 36 is a cross-sectional view of the same semiconductor device as FIG. 35 during the manufacturing process.
  • FIG. 37 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 35 and 36.
  • FIG. FIG. 38 is a cross-sectional view of the same semiconductor device as FIG. 37 during the manufacturing process.
  • 39 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 37 and 38.
  • FIG. 40 is a cross-sectional view of the same semiconductor device as FIG. 39 during the manufacturing process;
  • FIG. 40 is a cross-sectional view of the same semiconductor device as FIG. 39 during the manufacturing process;
  • FIG. 40 is a plan view of the same semiconductor device as FIG. 39 during the manufacturing process;
  • FIG. 43 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 39 to 42.
  • FIG. 44 is a cross-sectional view of the same semiconductor device as FIG. 43 during the manufacturing process.
  • 45 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 43 and 44.
  • FIG. 46 is a cross-sectional view of the same semiconductor device as FIG. 45 during the manufacturing process;
  • FIG. 47 is a cross-sectional view of the semiconductor device during the manufacturing process following FIGS. 45 and 46.
  • FIG. FIG. 48 is a cross-sectional view of the same semiconductor device as FIG. 47 during the manufacturing process.
  • FIG. 48 is a cross-sectional view of the same semiconductor device as FIG. 47 during the manufacturing process.
  • 48 is a plan view of the same semiconductor device as FIG. 47 during the manufacturing process;
  • FIG. 7 is a cross-sectional view during the manufacturing process of a semiconductor device according to another embodiment.
  • FIG. 52 is a cross-sectional view following FIG. 51 during the manufacturing process of the semiconductor device.
  • 53 is a cross-sectional view following FIG. 52 during the manufacturing process of the semiconductor device.
  • a field effect transistor is described as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but a non-oxide film is not excluded as a gate insulating film.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 1 is a circuit diagram showing an example of the circuit configuration of a semiconductor device (semiconductor package) 1 according to an embodiment of the present invention.
  • the semiconductor device 1 can be used, for example, as a non-insulated DC-DC converter or an inverter.
  • a portion surrounded by a dashed-dotted line with reference numeral 1 is a diagram showing a circuit formed in a semiconductor device 1.
  • the part surrounded by the dotted line labeled 2 is the part formed in the semiconductor chip 2
  • the part surrounded by the dotted line labeled 3 is the part formed in the semiconductor chip 3
  • a portion surrounded by a dotted line with reference numeral 4 is a portion formed on the semiconductor chip 4.
  • the semiconductor device 1 has semiconductor chips 2, 3, and 4, and these three semiconductor chips 2, 3, and 4 are sealed in one package, and the semiconductor device 1 is formed.
  • a power MOSFET 12 is formed within the semiconductor chip 2
  • a power MOSFET 13 is formed within the semiconductor chip 3
  • a control circuit 14 is formed within the semiconductor chip 4.
  • the power MOSFET for example, a trench gate type MOSFET can be used.
  • the semiconductor chip 2 has a source electrode 2S electrically connected to the source (S) of the power MOSFET 12 formed within the semiconductor chip 2, and an electrically connected drain (D) of the power MOSFET 12 formed within the semiconductor chip 2.
  • the gate electrode 2G is electrically connected to the gate (G) of the power MOSFET 12 formed in the semiconductor chip 2.
  • the semiconductor chip 3 also has a source electrode 3S electrically connected to the source (S) of the power MOSFET 13 formed inside the semiconductor chip 3, and a drain (D) of the power MOSFET 13 formed inside the semiconductor chip 3. It has an electrically connected drain electrode 3D and a gate electrode 3G electrically connected to the gate (G) of the power MOSFET 13 formed in the semiconductor chip 3.
  • the semiconductor chip 4 has a plurality of electrodes 4C electrically connected to a control circuit 14 formed within the semiconductor chip 4.
  • the power MOSFET 12 is a field effect transistor for a high side switch (high potential side switch), and the power MOSFET 13 is a field effect transistor for a low side switch (low potential side switch).
  • the power MOSFET 12 and the power MOSFET 13 are connected in series between the terminal T1 and the terminal T2, the drain (D) of the power MOSFET 12 is connected to the terminal T1, and the source (S) of the power MOSFET 12 is connected to the drain of the power MOSFET 13. (D), and the source (S) of the power MOSFET 13 is connected to the terminal T2.
  • the drain electrode 2D of the semiconductor chip 2 is electrically connected to the terminal T1
  • the source electrode 2S of the semiconductor chip 2 is electrically connected to the drain electrode 3D of the semiconductor chip 3
  • the drain electrode 2D of the semiconductor chip 3 is electrically connected to the terminal T1.
  • the source electrode 3S is electrically connected to the terminal T2.
  • the terminal T3 is electrically connected to both the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3.
  • the terminals T1, T2, and T3 are external terminals (external connection terminals) of the semiconductor device 1.
  • a power supply potential (VIN) is supplied to the terminal T1 from a power supply external to the semiconductor device 1 or the like.
  • a reference potential lower than the power supply potential, for example, a ground potential (GND) is supplied to the terminal T2.
  • Terminal T3 is an output terminal. The terminal T3 is connected to a load provided outside the semiconductor device 1, for example.
  • the gate electrode 2G of the semiconductor chip 2 is electrically connected to the electrode 4C of the semiconductor chip 4, and the gate electrode 3G of the semiconductor chip 3 is electrically connected to the other electrode 4C of the semiconductor chip 4.
  • the control circuit 14 formed in the semiconductor chip 4 includes a circuit (drive circuit) that controls the operation of the power MOSFETs 12 and 13.
  • the control circuit 14 can control the operation of the power MOSFETs 12 and 13 by controlling the gate voltage supplied from the electrode 4C of the semiconductor chip 4 to the gate electrodes 2G and 3G of the semiconductor chips 2 and 3.
  • Still another electrode 4C of the semiconductor chip 4 is electrically connected to the terminal T4.
  • the terminal T4 is also an external terminal of the semiconductor device 1, and the control circuit 14 can be connected to a circuit outside the semiconductor device 1 through the terminal T4.
  • FIG. 2 is a top view of the semiconductor chips 2, 3, and 4 used in the semiconductor device 1 of this embodiment
  • FIG. 3 is a top view of the semiconductor chips 2, 3, and 4 used in the semiconductor device 1 of this embodiment
  • It is a bottom view (back view) of . 4 to 50 are cross-sectional views or plan views showing the manufacturing process of the semiconductor device 1 of this embodiment. 4 to 50, FIG. 4, FIG. 7, FIG. 20, FIG. 28, FIG. 42, and FIG. 50 are plan views in each manufacturing process.
  • FIGS. 5, 8, 11, 13, 15, 17, 21, 23, 25, 29, 31, 33, 35, 37, 39, 43, 45 and 47 are cross-sectional views at positions corresponding to the A1-A1 line in each manufacturing process.
  • FIGS. 6, 9, 12, 14, 16, 18, 22, 24, 26, 30, 32, 34, 36, 38, 40, 44, 46 and 48 are cross-sectional views at positions corresponding to the A2-A2 line in each manufacturing process.
  • FIG. 19, FIG. 27, FIG. 41, and FIG. 49 are cross-sectional views at positions corresponding to the A3-A3 line in each manufacturing process.
  • the A1-A1 line, the A2-A2 line, and the A3-A3 line are shown in FIGS. 4, 7, 20, 28, 42, and 50.
  • a plurality of packages can be manufactured simultaneously in a state where the plurality of packages are connected in the plane direction.
  • the semiconductor chip 2, the semiconductor chip 3, the semiconductor chip 4, the lead frame 20, and the back tape 25 are prepared. These may be prepared in any order, and may be prepared at the same time.
  • Each of the semiconductor chips 2, 3, and 4 has a front surface that is one main surface and a back surface that is the opposite main surface.
  • the front side of each semiconductor chip 2, 3, and 4 is shown in FIG.
  • the source electrode 2S and the gate electrode 2G are formed on the front side of the semiconductor chip 2
  • the drain electrode 2D is formed on the back side of the semiconductor chip 2. That is, in the semiconductor chip 2, the source electrode 2S, the gate electrode 2G, and the drain electrode 2D are formed on mutually opposite surfaces and are located on mutually opposite sides.
  • Each of the source electrode 2S and the gate electrode 2G is made of a conductive film exposed from an opening in the uppermost protective film 2a of the semiconductor chip 2.
  • the source electrode 2S and the gate electrode 2G are the front surface electrodes of the semiconductor chip 2, and the drain electrode 2D is the back surface electrode of the semiconductor chip 2, and is formed on the entire back surface of the semiconductor chip 2. Therefore, the back surface of the semiconductor chip 2 is constituted by the surface of the drain electrode 2D.
  • the source electrode 3S and the gate electrode 3G are formed on the front side of the semiconductor chip 3, and the drain electrode 3D is formed on the back side of the semiconductor chip 3. That is, in the semiconductor chip 3, the source electrode 3S, the gate electrode 3G, and the drain electrode 3D are formed on mutually opposite surfaces and are located on mutually opposite sides.
  • Each of the source electrode 3S and the gate electrode 3G is made of a conductive film exposed from an opening in the uppermost protective film 3a of the semiconductor chip 3.
  • the source electrode 3S and the gate electrode 3G are front electrodes of the semiconductor chip 3, and the drain electrode 3D is a back electrode of the semiconductor chip 3, and is formed on the entire back surface of the semiconductor chip 3. Therefore, the back surface of the semiconductor chip 3 is constituted by the surface of the drain electrode 3D.
  • the plurality of electrodes 4C are formed on the front surface side of the semiconductor chip 4.
  • Each electrode 4C is made of a conductive film exposed through an opening in the uppermost protective film 3a of the semiconductor chip 4.
  • No electrode (back electrode) is formed on the back surface of the semiconductor chip 4.
  • the back surface of the semiconductor chip 4 is formed by the back surface of the semiconductor substrate that constitutes the semiconductor chip 4. Furthermore, a metal layer may be formed in advance on each electrode of the semiconductor chips 2, 3, and 4 to facilitate connection with a plating layer formed in a later step. can also be considered as part of each electrode.
  • the lead frame 20 is placed (mounted) on the back tape 25.
  • the lead frame 20 has lead parts (conductor parts, terminal parts) 21, 22, 23, and 24.
  • the lead frame 20 is made of a conductor, preferably a metal material such as copper (Cu) or a copper alloy (for example, a copper alloy containing nickel).
  • the lead parts 21, 22, 23, and 24 can be considered as conductor parts. In each drawing, illustration of the frame frame of the lead frame 20 is omitted for simplification.
  • the back tape 25 is a sheet-like (film-like) member, and is made of an insulating film such as a polyimide film, for example. Therefore, the back tape 25 can be regarded as a sheet member (film member).
  • the back tape 25 has an adhesive layer (adhesive material layer, adhesive layer) on the surface on the side where the semiconductor chips 2, 3, 4 and the lead frame 20 are arranged.
  • the lead frame 20 is fixed to the back tape 25 by the lower surface of the lead frame 20 coming into contact with the adhesive layer of the back tape 25 .
  • FIG. 4 is a plan view, the lead frame 20 is shown with dot hatching and diagonal hatching for easy understanding. Among these, the diagonally hatched region is thinner than the dotted region because half etching is performed from the upper surface side.
  • the semiconductor chips 2, 3, and 4 are placed (mounted) on the back tape 25.
  • the semiconductor chip 2 and the semiconductor chip 3 are arranged in opposite directions vertically (front and back) when placed on the back tape 25. Specifically, the semiconductor chip 2 is placed on the back tape 25 with the source electrode 2S and gate electrode 2G facing upward, and the drain electrode 2D facing the back tape 25. Therefore, the semiconductor chip 2 is placed and fixed on the back tape 25 with the drain electrode 2D, which is a back electrode, in contact with the adhesive layer of the back tape 25. Further, the semiconductor chip 3 is arranged on the back tape 25 with the drain electrode 3D facing upward and the source electrode 3S and gate electrode 3G facing the back tape 25. Therefore, the semiconductor chip 3 is placed and fixed on the back tape 25 with the front side protective film (the uppermost protective film of the semiconductor chip 3) in contact with the adhesive layer of the back tape 25.
  • the semiconductor chip 4 is placed and fixed on the back tape 25 with the front side facing upward and the back side of the semiconductor chip 4 facing the back tape 25.
  • a DAF (Die Attach Film) 26 may be attached to the back surface of the semiconductor chip 4 in advance, and the semiconductor chip 4 may be placed and fixed on the back tape 25 via the DAF 26.
  • a DAF 26 is interposed between the back surface of the semiconductor chip 4 and the back tape 25, and this case is shown in FIGS. 8 and 9.
  • the raised portion of the adhesive layer may be removed by plasma cleaning treatment. Therefore, when forming the sealing part 31 later, it is possible to prevent filling defects in the sealing part 31 from occurring due to the raised portion of the adhesive layer of the back tape 25.
  • step of mounting the lead frame 20 onto the back tape 25 and the step of mounting the semiconductor chips 2, 3, and 4 may come first, it is more preferable that the step of mounting the lead frame 20 comes first. This facilitates the process of mounting the lead frame 20 onto the back tape 25 and the process of mounting the semiconductor chips 2, 3, and 4.
  • a sealing portion (sealing resin portion) 31 that seals the semiconductor chips 2, 3, and 4 and the lead frame 20 is formed.
  • the sealing portion 31 has an upper surface 31a and a lower surface 31b located on opposite sides.
  • the sealing portion 31 is made of, for example, an insulating resin material such as a thermosetting resin.
  • the semiconductor chips 2, 3, 4 and their respective electrodes 2S, 2G, 3D, 4C are covered with the sealing part 31. Therefore, on the upper surface 31a of the sealing part 31, the semiconductor chips 2, 3, 4 and their respective electrodes 2S, 2G, 3D, 4C are not exposed, and the lead parts 21, 22, 23, 24 of the lead frame 20 are not exposed. is not exposed either.
  • the lower surface side of the lead frame 20, the rear surface side of the semiconductor chips 2 and 4, and the front surface side of the semiconductor chip 3 are fixed to the back tape 25
  • the sealing part 31 is not formed on the back surface and the front surface of the semiconductor chip 3. Therefore, the bottom surface of the lead parts 21, 22, 23, 24 of the lead frame 20, the back surface of the semiconductor chip 2 (that is, the surface of the drain electrode 2D), the surface of the semiconductor chip 3, and the bottom surface of the DAF 26 are connected to the bottom surface of the sealing part 31. It becomes flush with the lower surface 31b.
  • the upper surface 31a of the sealing part 31 is polished to reduce the thickness of the sealing part 31.
  • the sealing part 31 by polishing the sealing part 31 until the upper surfaces of the lead parts 21, 22, 23, and 24 of the lead frame 20 are exposed from the upper surface 31a of the sealing part 31, The upper surfaces of the lead parts 21, 22, 23, and 24 of the lead frame 20 are exposed. Therefore, at the stage shown in FIGS. 13 and 14 (the stage at which the polishing process of the sealing part 31 has been completed), the area with dot hatching in the lead frame 20 shown in FIG. 4 is exposed on the upper surface of the sealing part 31. , the diagonally hatched area is maintained in a state where it is not exposed on the upper surface of the sealing part 31. Further, at the stage shown in FIGS. 13 and 14, the semiconductor chips 2, 3, 4 and their respective electrodes 2S, 2G, 3D, 4C are not exposed from the upper surface 31a of the sealing part 31.
  • the substrate 30 in which the semiconductor chips 2, 3, and 4 are sealed is formed.
  • the substrate 30 includes the semiconductor chips 2, 3, and 4, the lead parts 21, 22, 23, and 24 of the lead frame 20, and a sealing part 31 that seals them.
  • the substrate 30 has an upper surface (main surface) 30a and a lower surface (main surface) 30b located on opposite sides of each other.
  • the upper surface 30a of the substrate 30 is composed of the upper surface 31a of the sealing section 31 and the upper surface of the lead frame 20 (lead sections 21, 22, 23, 24), and the lower surface 30b of the substrate 30 is composed of the lower surface 31b of the sealing section 31.
  • the lower surface of the lead frame 20 (lead parts 21, 22, 23, 24), the back surface of the semiconductor chip 2 (the surface of the drain electrode 2D), and the front surface of the semiconductor chip 3.
  • the lower surface 31b of the sealing portion 31 and the back surface of the semiconductor chip 2 are located on the same plane.
  • the lower surface 31b of the sealing portion 31 and the surface of the semiconductor chip 3 are located on the same plane.
  • an opening (hole) 32 is formed in the sealing portion 31 by, for example, laser processing.
  • a laser beam is irradiated from the upper surface 30a side of the substrate 30 to the region where the opening 32 is to be formed on the upper surface 31a of the sealing part 31.
  • the openings 32 are formed over the source electrode 2S and gate electrode 2G of the semiconductor chip 2, over the drain electrode 3D of the semiconductor chip 3, and over the plurality of electrodes 4C of the semiconductor chip 4, respectively.
  • the source electrode 2S of the semiconductor chip 2, the gate electrode 2G of the semiconductor chip 2, the drain electrode 3D of the semiconductor chip 3, and the electrode 4C of the semiconductor chip 4 are exposed.
  • the source electrode 2S and gate electrode 2G of the semiconductor chip 2 the drain electrode 3D of the semiconductor chip 3, and the electrode 4C of the semiconductor chip 4 are exposed from the sealing part 31, respectively.
  • FIG. 20 is a plan view showing the lower surface 30b side of the substrate 30 after the back tape 25 is peeled off.
  • the lower surface 30b of the substrate 30 is exposed. That is, the lower surface 31b of the sealing part 31, the lower surface of the lead frame 20 (lead parts 21, 22, 23, 24), the back surface of the semiconductor chip 2 (drain electrode 2D), and the front surface of the semiconductor chip 3 (source electrode 3S). and the gate electrode 3G) and the lower surface of the DAF 26 are exposed.
  • the back surface of the semiconductor chip 4 will be exposed instead of the bottom surface of the DAF 26. be exposed.
  • a seed layer (metal layer) 34a is formed on the upper surface 30a of the substrate 30.
  • the seed layer 34a can be formed using, for example, electroless plating. Therefore, for example, an electroless copper plating layer can be used as the seed layer 34a.
  • the seed layer 34a is formed on the entire upper surface 30a of the substrate 30. That is, the seed layer 34a is formed on the upper surface 31a of the sealing part 31, on the source electrode 2S exposed from the opening 32, on the gate electrode 2G, on the drain electrode 3D, on the electrode 4C, and on the upper surface 31a of the sealing part 31. It is continuously formed on the top surface of the lead parts 21, 22, 23, and 24 of the lead frame 20 exposed from the top.
  • a resist pattern 35 is formed on the seed layer 34a.
  • the resist pattern 35 can be formed, for example, by pasting a photoresist film on the seed layer 34a, then exposing and developing the photoresist film.
  • a metal layer (electrolytic plated layer) 34b is formed on the exposed portion of the seed layer 34a that is not covered with the resist pattern 35 using an electrolytic plating method.
  • a copper layer (copper plating layer) is suitable as the metal layer 34b.
  • the wiring 36 includes a wiring 36DS, a wiring 36GH, a wiring 36GL, and a plurality of wirings 36C.
  • the wiring 36DS is a wiring for electrically connecting the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3.
  • the wiring 36DS has a portion located on the source electrode 2S of the semiconductor chip 2 and electrically connected to the source electrode 2S, and a portion located on the drain electrode 3D of the semiconductor chip 3 and electrically connected to the drain electrode 3D. It integrally includes parts to be connected and parts that connect them. Thereby, the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 are electrically connected through the wiring 36DS.
  • the wiring 36GH is a wiring for electrically connecting the gate electrode 2G of the semiconductor chip 2 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 36GH is located on and electrically connected to the gate electrode 2G of the semiconductor chip 2, and the other end of the wiring 36GH is located on the electrode 4C of the semiconductor chip 4. and is electrically connected to the electrode 4C.
  • the gate electrode 2G of the semiconductor chip 2 and the electrode 4C of the semiconductor chip 4 are electrically connected through the wiring 36GH.
  • the wiring 36GL is a wiring for electrically connecting the gate electrode 3G of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 36GL is located on the lead part (conductor part for gate connection) 22 and electrically connected to the lead part 22, and the other end of the wiring 36GL is connected to the electrode 4C of the semiconductor chip 4. It is located above and electrically connected to the electrode 4C.
  • the gate electrode 3G of the semiconductor chip 3 and the lead portion 22 are electrically connected through a wiring 57GL that will be formed later. Thereby, the gate electrode 3G of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4 are electrically connected through the wiring 36GL, the lead portion 22, and the wiring 57GL that will be formed later.
  • the wiring 36C is a wiring for electrically connecting the lead part 21 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 36C is located on the lead part 21 and electrically connected to the lead part 21, and the other end of the wiring 36C is located on the electrode 4C of the semiconductor chip 4 and connected to the lead part 21. Electrically connected to 4C. Thereby, the electrode 4C of the semiconductor chip 4 and the lead part 21 are electrically connected through the wiring 36C.
  • the wiring 36 is also formed on the lead parts 23 and 24.
  • an insulating layer 37 is formed on the upper surface 31a of the sealing part 31 so as to cover the wiring 36.
  • the insulating layer 37 is made of, for example, an insulating resin material such as a thermosetting resin. Note that in FIGS. 29 and 30 and subsequent figures, for the sake of simplicity, the seed layer 34a and metal layer 34b that constitute the wiring 36 are not shown separately but shown as one.
  • an opening that exposes a portion of the wiring 36 is formed in the insulating layer 37 by, for example, laser processing.
  • wiring (wiring layer) 40 is formed on the insulating layer 37. Since the method for forming the wiring 40 is basically the same as the method for forming the wiring 36, repeated explanation thereof will be omitted here.
  • the wiring 40 is electrically connected to the wiring 36 exposed through the opening of the insulating layer 37.
  • an insulating layer 42 is formed on the upper surface of the insulating layer 37 so as to cover the wiring 40.
  • the insulating layer 42 can be formed of the same material as the insulating layer 37.
  • an opening that exposes a portion of the wiring 40 is formed in the insulating layer 42 by, for example, laser processing.
  • a wiring (wiring layer) 44 is formed on the insulating layer 42 by the same method as the wirings 36 and 40. This stage is illustrated in FIGS. 31 and 32.
  • the wiring 44 is electrically connected to the wiring 40 exposed through the opening of the insulating layer 42.
  • a seed layer (metal layer) 51a is formed on the lower surface 30b of the substrate 30.
  • the seed layer 51a can be formed using, for example, electroless plating. Therefore, for example, an electroless copper plating layer can be used as the seed layer 51a.
  • the seed layer 51a is formed on the entire lower surface 30b of the substrate 30. That is, the seed layer 51a is formed on the lower surface 31b of the sealing part 31, on the lower surface of the lead frame 20 (lead parts 21, 22, 23, 24), and on the back surface of the semiconductor chip 2 (that is, on the drain electrode 3D). , are continuously formed on the surface of the semiconductor chip 3 (including on the source electrode 3S and the gate electrode 3G) and on the lower surface of the DAF 26.
  • a resist pattern 53 is formed on the seed layer 51a in the same manner as the resist pattern 35.
  • a metal layer (electrolytic plated layer) 51b is formed on the exposed portion of the seed layer 51a that is not covered by the resist pattern 53 using an electrolytic plating method.
  • a copper layer (copper plating layer) is suitable as the metal layer 51b. This stage is illustrated in FIGS. 35 and 36.
  • a resist pattern 54 is formed on the seed layer 51a by the same method as the resist pattern 53, as shown in FIGS. 37 and 38.
  • the resist pattern 54 has an opening that exposes the metal layer 51b, but a portion of the metal layer 51b is covered with the resist pattern 54.
  • a metal layer (electroplated layer) 51c is formed on the exposed portion of the metal layer 51b that is not covered by the resist pattern 54 using an electrolytic plating method.
  • a copper layer (copper plating layer) is suitable as the metal layer 51c. This stage is illustrated in FIGS. 37 and 38.
  • FIGS. 39-41 After removing the resist pattern 54, the exposed portions of the seed layer 51a that are not covered with the metal layers 51b and 51c are removed by etching or the like. This stage is illustrated in FIGS. 39-41. Thereby, on the lower surface 30b of the substrate 30, wiring ( A wiring layer (wiring layer) 56 and a wiring (wiring layer) 57 made of a laminated film of a seed layer 51a and a metal layer (electroplated layer) 51b on the seed layer 51a are formed. A metal layer 51c is formed on the metal layer 51b forming the wiring 56, but no metal layer 51c is formed on the metal layer 51b forming the wiring 57.
  • a wiring layer (wiring layer) 56 and a wiring (wiring layer) 57 made of a laminated film of a seed layer 51a and a metal layer (electroplated layer) 51b on the seed layer 51a are formed.
  • a metal layer 51c is formed on the metal layer 51b forming the wiring 56, but no
  • FIG. 42 is a plan view of the lower surface 30b side of the substrate 30 at the stage of FIGS. The positions of the source electrode 3S and gate electrode 3G are indicated by dotted lines.
  • a thick wiring 56 and a wiring 57 thinner than the wiring 56 are formed on the lower surface 30b of the substrate 30.
  • the exposed portion of the seed layer 51a may be removed by etching or the like.
  • both the wiring 56 and the wiring 57 are composed of two layers, the seed layer 51a and the metal layer 51b, and the wiring 56 and the wiring 57 have the same thickness.
  • the wiring 56 includes a wiring 56DH, a wiring 56SL, and a wiring 56C.
  • the wiring 56DH, the wiring 56SL, and the wiring 56C are made of a conductive film in the same layer.
  • the wiring 57 includes a wiring 57GL.
  • the wiring 56DH is electrically connected to the drain electrode 2D of the semiconductor chip 2.
  • the lower surface 31b of the sealing part 31 and the surface of the drain electrode 2D of the semiconductor chip 2 are located on the same plane, and the wiring 56DH is connected between the lower surface 31b of the sealing part 31 and the surface of the drain electrode 2D of the semiconductor chip 2. Formed on and across surfaces.
  • the wiring 56DH covers the drain electrode 2D of the semiconductor chip 2 when viewed from the bottom surface 31b side. Note that a plan view corresponds to a case where the substrate 30 is viewed from a plane parallel to the upper surface 30a or the lower surface 30b.
  • the wiring 56DH integrally includes a portion in contact with the drain electrode 2D of the semiconductor chip 2, a portion in contact with the lower surface 31b of the sealing portion 31, and a portion in contact with the lead portion 24. Therefore, the lead portion 24 and the drain electrode 2D of the semiconductor chip 2 are electrically connected through the wiring 56DH. Thereby, the drain electrode 2D of the semiconductor chip 2 and a part of the wiring 44 formed on the upper surface 1a of the semiconductor device 1 are electrically connected via the wiring 56DH, the lead part 24, the wiring 36, and the wiring 40. can do.
  • the wiring 56SL is electrically connected to the source electrode 3S of the semiconductor chip 3. As shown in FIG. 42, the wiring 56SL covers the source electrode 3S of the semiconductor chip 3 in a plan view from the lower surface 31b side. However, in plan view, the wiring 56SL does not overlap with the gate electrode 3G of the semiconductor chip 3. No insulating layer is interposed between the source electrode 3S of the semiconductor chip 3 and the wiring 56SL, and the entire source electrode 3S of the semiconductor chip 3 is in contact with the wiring 56SL. Further, the wiring 56SL integrally includes a portion in contact with the source electrode 3S of the semiconductor chip 3, a portion in contact with the lower surface 31b of the sealing portion 31, and a portion in contact with the lead portion 23.
  • the lead portion 23 and the source electrode 3S of the semiconductor chip 3 are electrically connected through the wiring 56SL.
  • the source electrode 3S of the semiconductor chip 3 and a part of the wiring 44 formed on the upper surface 1a of the semiconductor device 1 are electrically connected via the wiring 56SL, the lead part 23, the wiring 36, and the wiring 40. can do.
  • the wiring 56C is formed on the lower surface of the lead part 21 and is electrically connected to the lead part 21. Therefore, the wiring 56C is electrically connected to the electrode 4C of the semiconductor chip 4 through the lead portion 21 and the wiring 36C.
  • the wiring 57GL is a wiring for electrically connecting the gate electrode 3G of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 57GL is located on the lower surface of the lead part (conductor part for gate connection) 22 and is electrically connected to the lead part 22, and the other end of the wiring 57GL is located on the lower surface of the lead part (conductor part for gate connection) 22, and the other end of the wiring 57GL is located on the lower surface of the lead part (conductor part for gate connection) 22. It is located on the gate electrode 3G and is electrically connected to the gate electrode 3G. As shown in FIG. 42, the wiring 57GL covers the gate electrode 3G of the semiconductor chip 3 when viewed from the bottom surface 31b side.
  • the wiring 57GL does not overlap with the source electrode 3S of the semiconductor chip 3.
  • No insulating layer is interposed between the gate electrode 3G of the semiconductor chip 3 and the wiring 57GL, and the entire gate electrode 3G of the semiconductor chip 3 is in contact with the wiring 57GL.
  • the wiring 57GL integrally includes a portion in contact with the gate electrode 3G of the semiconductor chip 3, a portion in contact with the lower surface 31b of the sealing portion 31, and a portion in contact with the lower surface of the lead portion 22. Therefore, the lead portion 22 and the gate electrode 3G of the semiconductor chip 3 are electrically connected through the wiring 57GL.
  • the gate electrode 2G of the semiconductor chip 2 is electrically connected to the electrode 4C of the semiconductor chip 4 through the wiring 57GL, the lead portion 22, and the wiring 36GL described above.
  • the thickness of the wiring 57GL is thinner than the thickness of the wiring 56 (56DH, 56SL, 56C).
  • the seed layer 51a can also be formed by sputtering instead of electroless plating.
  • a titanium (Ti) layer formed by sputtering can be used as the seed layer 51a.
  • the back surface of the semiconductor chip 4 will be exposed on the bottom surface 30b of the substrate 30, so the seed layer 51a will be placed on the back surface of the semiconductor chip 4. come into contact with. That is, the seed layer 51a comes into contact with the semiconductor substrate constituting the semiconductor chip 4. Since the diffusion coefficient of copper into a semiconductor substrate, especially a silicon substrate is high, when an electroless copper plating layer is formed as the seed layer 51a, the copper (Cu) in the seed layer 51a is diffused into the semiconductor substrate constituting the semiconductor chip 4. However, there are concerns that this may lead to a decrease in reliability.
  • the adhesive layer of the back tape 25 rises up to the side surfaces of the semiconductor chips 2, 3, and 4, Since the sealing portion 31 is not filled in the raised portion of the adhesive layer, there is a possibility that part of the side surface of the semiconductor chips 2, 3, and 4 may be exposed on the lower surface 30b side of the substrate 30.
  • the seed layer 51a comes into contact with the exposed portion, so an electroless copper plating layer is used as the seed layer 51a. In this case, there is a concern that copper (Cu) may be more easily diffused from the seed layer 51a into the semiconductor substrate constituting the semiconductor chip 4.
  • the seed layer 51a when a titanium film formed by a sputtering method is used as the seed layer 51a, even if a part of the side surface of the semiconductor chip 4 is exposed on the lower surface 30b side of the substrate 30, there is no damage to the semiconductor substrate. No diffusion issues arise. Therefore, when a titanium (Ti) film formed by sputtering is used as the seed layer 51a, it may be acceptable for a portion of the side surface of the semiconductor chip 4 to be exposed on the lower surface 30b side of the substrate 30. This provides a solution to the problem of insufficient filling of the sealing resin.
  • the problem can be solved by making the surfaces of the semiconductor chips 2, 3, and 4 that face the back tape 25 thicker.
  • a plating film of copper or the like is added on the drain electrode 2D of the semiconductor chip 2, the gate electrode 3G and the source electrode 3S of the semiconductor chip 3, and the same thickness as the plating film is formed on the back surface of the semiconductor chip 4. Formation of the DAF 26 having the following properties is performed.
  • the adhesive layer of the back tape 25 has a thickness of about 1 to 5 ⁇ m depending on the type of back tape, but by increasing the thickness by plating or making the DAF 26 thicker than the adhesive layer of the back tape 25, the sealing area can be Even if a region 31 is not filled, the electroless copper plating layer (seed layer 51a) can be prevented from reaching the side surfaces of the semiconductor chips 2, 3, and 4.
  • the process of forming the wiring (here, the wirings 56 and 57) on the lower surface 30b of the substrate 30 is the same as the process of forming the wiring (any of the wiring 36, 40, 44) on the upper surface 30a of the substrate 30 ( It is also possible to do this at the same time. Thereby, the number of manufacturing steps of the semiconductor device can be reduced.
  • an insulating layer 59 is formed on the lower surface 30b of the substrate 30 so as to cover the wirings 56 and 57.
  • the insulating layer 59 is made of, for example, an insulating resin material such as a thermosetting resin. Note that in FIGS. 43 and 44 and subsequent figures, for the sake of simplicity, the seed layer 51a, metal layer 51b, and metal layer 51c that constitute the wiring 56 are not shown separately, but are shown as an integral part. Further, the seed layer 51a and the metal layer 51b constituting the wiring 57 are not shown separately but are shown integrated.
  • the insulating layer 59 is polished to reduce its thickness.
  • the lower surface 59b of the insulating layer 59 is polished until the lower surface of the wiring 56 is exposed from the lower surface 59b of the insulating layer 59.
  • the polishing step of the insulating layer 59 is completed, the lower surface of the wiring 56 is exposed from the lower surface 59b of the insulating layer 59. Since the wiring 57 is thinner than the wiring 56, the state in which the wiring 57 is covered with the insulating layer 59 is maintained even after polishing of the insulating layer 59 is completed.
  • the lower surfaces of the wirings 56 (56C, 56DH, 56SL) are exposed from the lower surface 59b of the insulating layer 59, but the wiring 57 (57GL) is not exposed from the lower surface 59b of the insulating layer 59.
  • the lower surface 59b of the insulating layer 59 is a surface opposite to the side where the insulating layer 59 contacts (opposes) the lower surface 30b of the substrate 30.
  • a plating layer (for example, a gold plating layer) can be formed on the lower surface of the wiring 56 exposed from the lower surface 59b of the insulating layer 59, if necessary.
  • FIG. 50 is a bottom view of the semiconductor device 1.
  • the semiconductor device 1 of this embodiment includes a substrate 30 in which semiconductor chips 2, 3, and 4 are sealed, a wiring structure formed on the upper surface 30a of the substrate 30, and a wiring structure formed on the lower surface 30b of the substrate 30. It has a wiring structure.
  • the wiring structure formed on the upper surface 30a of the substrate 30 consists of the above-mentioned wirings 36, 40, 44 and insulating layers 37, 42.
  • the wiring structure formed on the lower surface 30b of the substrate 30 includes the wirings 56, 57 and the insulating layer 59 described above. That is, on the lower surface 30b of the substrate 30, wirings 56 and 57 and an insulating layer 59 are formed.
  • the wirings 56 (56C, 56DH, 56SL) are surrounded by the insulating layer 59, but do not overlap with the insulating layer 59.
  • the wiring 57 (57GL) is thinner than the wiring 56 (56C, 56DH, 56SL) and is covered with an insulating layer 59.
  • the substrate 30 includes semiconductor chips 2, 3, and 4, lead parts 21, 22, 23, and 24, and a sealing part 31 that seals them.
  • the lower surface 1b of the semiconductor device 1 is composed of the lower surface 59b of the insulating layer 59 and the lower surface of the wiring 56.
  • the lower surface of the wiring 56 is exposed, and the exposed portion (lower surface) of the wiring 56 can function as an external terminal (terminal for external connection) of the semiconductor device 1. That is, the wirings 56 (56C, 56DH, 56SL) exposed from the insulating layer 59 can function as external terminals.
  • the wiring 56C exposed on the lower surface 1b of the semiconductor device 1 (that is, the wiring 56C exposed from the insulating layer 59) is electrically connected to the electrode 4C of the semiconductor chip 4 through the lead portion 21 and the wiring 36C. T4 (see FIG. 1).
  • the wiring 56DH exposed on the lower surface 1b of the semiconductor device 1 (that is, the wiring 56DH exposed from the insulating layer 59) is electrically connected to the drain electrode 2D of the semiconductor chip 2, so it can be used as the terminal T1 (see FIG. 1). can function.
  • the wiring 56SL exposed on the lower surface 1b of the semiconductor device 1 (that is, the wiring 56SL exposed from the insulating layer 59) is electrically connected to the source electrode 3S of the semiconductor chip 3, so it can be used as the terminal T2 (see FIG. 1). can function.
  • the terminal T3 (see FIG. 1) may be formed by the wiring 56 exposed on the lower surface 1b of the semiconductor device 1, or may be formed by the wiring 44 exposed on the upper surface 1a of the semiconductor device 1. However, it is electrically connected to the wiring 36DS.
  • the wiring structure formed on the upper surface 30a of the substrate 30 includes three layers of wiring (wiring layers), but it may be at least one layer or more, and four or more layers may be used. It may be.
  • the semiconductor device 1 When mounting the semiconductor device 1 on a wiring board, the semiconductor device 1 is mounted on the wiring board with the lower surface 1b of the semiconductor device 1 facing the wiring board, and the wiring 56, which is an external terminal of the semiconductor device 1, is mounted on the wiring board. Connect electrically to the terminals of the connector via a conductive bonding material such as solder. Further, at this time, electronic components such as coils can also be mounted on the upper surface 1a of the semiconductor device 1. In that case, the electrodes of the electronic components are electrically connected to the wiring 44 on the upper surface 1a of the semiconductor device 1 via a conductive bonding material such as solder. Furthermore, if no electronic components are mounted on the upper surface 1a of the semiconductor device 1, the formation of the wiring 44 can be omitted.
  • a semiconductor device including a semiconductor chip for switching (semiconductor chips 2 and 3 in this case).
  • a semiconductor chip for switching has a front electrode and a back electrode located on opposite sides of each other, and there is a gap between the front electrode (source electrodes 2S, 3S here) and the back electrode (drain electrodes 2D, 3D here).
  • a large current flows through the In such a semiconductor device, external terminals (here, wirings 56DH and 56SL) electrically connected to the front or back electrode of the semiconductor chip for switching are provided. It is important to electrically connect the front electrode or back electrode of the chip with low resistance. This is because when the connection resistance between the front surface electrode or the back surface electrode of the switching semiconductor chip and the external terminal is high, the on-resistance increases, and the performance of the semiconductor device including the switching semiconductor chip decreases.
  • the semiconductor chip 2 having the drain electrode 2D which is a back electrode, is placed on the lower surface 30b of the substrate 30 sealed with the sealing part 31, and is electrically connected to the drain electrode 2D of the semiconductor chip 2.
  • a wiring 56DH connected to is formed.
  • the drain electrode 2D (back electrode) of the semiconductor chip 2 is exposed on the lower surface 30b of the substrate 30, and the wiring 56DH is formed over the sealing part 31 and the drain electrode 2D of the semiconductor chip 2.
  • the wiring 56DH is in contact with the entire drain electrode 2D (back electrode) of the semiconductor chip 2. Therefore, no insulator (insulating layer) is interposed between the wiring 56DH and the drain electrode 2D of the semiconductor chip 2.
  • a case will be assumed in which an insulating layer is interposed between the drain electrode 2D (back electrode) of the semiconductor chip 2 and the wiring 56DH, and this case will be referred to as a first study example.
  • a first study example in order to electrically connect the drain electrode 2D of the semiconductor chip 2 and the wiring 56DH, an opening is formed in the insulating layer on the drain electrode 2D by laser processing or the like. It is necessary to electrically connect the drain electrode 2D of the semiconductor chip 2 and the wiring 56DH through the portion.
  • the drain electrode 2D of the semiconductor chip 2 is exposed through the opening in the insulating layer, and the drain electrode 2D of the semiconductor chip 2 is exposed through the opening in the insulating layer.
  • the electrode 2D and the wiring 56DH are electrically connected. Therefore, in the case of the first study example, there is a concern that the connection resistance between the drain electrode 2D of the semiconductor chip 2 and the wiring 56DH will increase. Furthermore, the heat generated in the semiconductor chip 2 is conducted from the drain electrode 2D to the wiring 56DH, and is radiated from the wiring 56DH to the wiring board on which it is mounted. There is also a possibility that resistance (thermal resistance) will increase.
  • no insulator is interposed between the wiring 56DH and the drain electrode 2D of the semiconductor chip 2, and the wiring 56DH is connected to the drain electrode 2D of the semiconductor chip 2. (back electrode) is in contact with the entire surface. Therefore, in this embodiment, the connection resistance (electrical resistance) between the drain electrode 2D of the semiconductor chip 2 and the wiring 56DH can be reduced. As a result, the on-resistance (conduction resistance when the power MOSFET 12 in the semiconductor chip 2 is turned on) can be suppressed, and the performance of the semiconductor device can be improved.
  • the resistance (thermal resistance) of heat conduction from the drain electrode 2D of the semiconductor chip 2 to the wiring 56DH can be suppressed, the heat dissipation characteristics of the semiconductor device can be improved, and the performance of the semiconductor device can also be improved in this respect. can be improved.
  • the source electrode 3S of the semiconductor chip 3 is exposed on the lower surface 30b of the substrate 30, and a wiring electrically connected to the source electrode 3S of the semiconductor chip 3 is provided on the lower surface 30b of the substrate 30.
  • 56SL is formed.
  • the wiring 56SL is formed over the sealing part 31, over the source electrode 3S of the semiconductor chip 3, and over the surface protection film of the semiconductor chip 3.
  • the wiring 56SL is in contact with the entire source electrode 3S of the semiconductor chip 3. Therefore, no insulator (insulating layer) is interposed between the wiring 56SL and the source electrode 3S of the semiconductor chip 3.
  • the connection resistance (electrical resistance) between the source electrode 3S of the semiconductor chip 3 and the wiring 56SL can be reduced. .
  • the on-resistance conduction resistance when the power MOSFET 13 in the semiconductor chip 3 is turned on
  • the performance of the semiconductor device can be improved.
  • the wiring 56DH covers the entire drain electrode 2D (back electrode) of the semiconductor chip 2.
  • the manufacturing process for semiconductor devices has been devised so that it can be used in close contact with the semiconductor devices.
  • a lead frame 20 having lead parts 21, 22, 23, 24 and semiconductor chips 2, 3, 4 are placed on a back tape 25 (sheet member). (See Figures 7 to 10).
  • the semiconductor chip 2 is placed on the back tape 25 with the drain electrode 2D (back electrode) of the semiconductor chip 2 facing the back tape 25.
  • a sealing part 31 is formed on the back tape 25 to seal the semiconductor chips 2, 3, 4 and the lead parts 21, 22, 23, 24 (see FIGS. 11 and 12).
  • the back tape 25 is peeled off from the sealing part 31 (substrate 30) (see FIGS. 17 to 20), and then the semiconductor chip 2 is attached to the lower surface 31b side of the sealing part 31 (that is, the lower surface 30b side of the substrate 30).
  • a wiring 56DH electrically connected to the drain electrode 2D is formed (see FIGS. 33 to 42).
  • the sealing portion 31 is formed on the back tape 25. Therefore, when the back tape 25 is peeled off from the sealing part 31 (substrate 30), the entire drain electrode 2D of the semiconductor chip 2 is exposed on the lower surface 31b side of the sealing part 31 (that is, on the lower surface 30b side of the substrate 30). That will happen. Then, in a state in which the entire drain electrode 2D of the semiconductor chip 2 is exposed on the lower surface 31b side of the sealing part 31 (that is, the lower surface 30b side of the substrate 30), the drain electrode 2D of the semiconductor chip 2 is covered in a plan view.
  • the wiring 56DH comes into contact with the entire drain electrode 2D of the semiconductor chip 2. Therefore, a structure in which the entire drain electrode 2D of the semiconductor chip 2 is in contact with the wiring 56DH can be easily and accurately obtained.
  • the semiconductor chip 3 is placed on the back tape 25 with the gate electrode 3G and source electrode 3S of the semiconductor chip 3 facing the back tape 25, and then placed on the back tape 25.
  • a sealing portion 31 is formed. Therefore, when the back tape 25 is peeled off from the sealing part 31 (substrate 30), the entire source electrode 3S of the semiconductor chip 3 is exposed on the lower surface 31b side of the sealing part 31 (that is, the lower surface 30b side of the substrate 30). That will happen. Then, in a state where the entire source electrode 3S of the semiconductor chip 3 is exposed on the lower surface 31b side of the sealing part 31 (that is, the lower surface 30b side of the substrate 30), the source electrode 3S of the semiconductor chip 3 is covered in a plan view.
  • the wiring 56SL comes into contact with the entire source electrode 3S of the semiconductor chip 3. Therefore, a structure in which the entire source electrode 3S of the semiconductor chip 3 is in contact with the wiring 56SL can be easily and accurately obtained.
  • the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 are electrically connected by the wiring 36DS formed by plating, so the degree of freedom in wiring width is high. Furthermore, the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 can be connected through the shortest path. Therefore, it becomes easier to realize low impedance and low on-resistance of the semiconductor device. Therefore, the performance of the semiconductor device can be improved.
  • the gate electrode 2G of the semiconductor chip 2 can be electrically connected to the electrode 4C of the semiconductor chip 4 using the wiring 36GH on the upper surface 31a side of the sealing part 31 (that is, on the upper surface 30a side of the substrate 30).
  • the gate electrode 3G of the semiconductor chip 3 is connected to the wiring 57GL on the lower surface 31b side of the sealing part 31 (that is, on the lower surface 30b side of the substrate 30), the lead part 22 sealed with the sealing part 31, and the sealing part It can be electrically connected to the electrode 4C of the semiconductor chip 4 using the wiring 36GL on the upper surface 31a side of the semiconductor chip 31 (that is, on the upper surface 30a side of the substrate 30).
  • the lead portion 21 can be electrically connected to the electrode 4C of the semiconductor chip 4 using the wiring 36C on the upper surface 31a side of the sealing portion 31 (that is, on the upper surface 30a side of the substrate 30).
  • members to be electrically connected to each other are connected to the wirings 36, 40, 44 formed on the upper surface 31a side of the sealing section 31 (i.e., on the upper surface 30a side of the substrate 30) and the sealing section. Electrical connection can be made using wiring lines 56 and 57 formed on the lower surface 31b side of the substrate 31 (that is, on the lower surface 30b side of the substrate 30).
  • wiring is used instead of metal plates or wires, less space is required for electrical connections, and the semiconductor device can be made smaller (reduced area). Furthermore, it becomes easier to design the layout of each component of the semiconductor device. Furthermore, the manufacturing cost of the semiconductor device can also be suppressed.
  • the semiconductor device 1 according to the second embodiment is a modification of the semiconductor device 1 according to the first embodiment.
  • 51 to 53 are cross-sectional views showing the manufacturing process of the semiconductor device 1 according to the second embodiment, and the cross-sectional views are shown at a position corresponding to the line A1-A1.
  • FIG. 51 is a cross-sectional view at the same process stage as FIGS. 7 to 9 above.
  • the lead frame 20 further includes a die pad (semiconductor chip mounting portion) 61 for mounting the semiconductor chip 4. ing.
  • the semiconductor chip 4 is then fixed onto the die pad 61 of the lead frame 20 placed on the back tape 25 via the DAF 26.
  • the thickness of the die pad 61 is thinner than the thickness of the lead parts 21, 22, 23, and 24.
  • the semiconductor chip 4 and the die pad 61 are electrically insulated by an insulating bonding material (here, DAF 26) interposed therebetween.
  • DAF 26 insulating bonding material
  • FIG. 52 is a cross-sectional view at the same process step as FIGS. 17 to 19 above.
  • FIG. 52 in the second embodiment (FIG. 52), when the back tape 25 is peeled off from the bottom surface 30b of the substrate 30, the bottom surface of the die pad 61 is exposed to the bottom surface 30b of the substrate 30. be exposed. Instead, the DAF 26 and the semiconductor chip 4 are not exposed on the lower surface 30b of the substrate 30.
  • FIG. 53 is a cross-sectional view at the same process step as 47 to 49 above. As can be seen by comparing FIG. 53 with FIG. 47, in the second embodiment (FIG. 53), the wiring 56 can also be formed on the lower surface of the die pad 61 exposed on the lower surface 30b of the substrate 30.
  • the back tape 25 is bent and deformed during the heat curing process of the sealing resin during the manufacturing process of semiconductor devices, the positions of the semiconductor chips 2, 3, and 4 placed on the back tape 25 may shift, and the wiring may There is a possibility that a problem may occur in connection with each electrode. Therefore, it is desirable to suppress bending and deformation of the back tape 25 as much as possible during the manufacturing process of the semiconductor device.
  • the lead frame 20 since the lead frame 20 includes the die pad 61, bending and deformation of the back tape 25 can be easily suppressed. Therefore, connection failures of the semiconductor device can be suppressed.
  • the heat generated in the semiconductor chip 4 is conducted to the wiring 56 under the die pad 61 through the DAF 26 and the die pad 61. Heat can be radiated from there to the wiring board on which the semiconductor device 1 is mounted. This makes it easier to dissipate the heat generated in the semiconductor chip 4 to the outside of the semiconductor device 1, so that the heat dissipation characteristics of the semiconductor device 1 can be further improved.
  • the adhesive layer of the back tape 25 is attached to the semiconductor chip 4. There is no concern that the phenomenon of swelling up to the sides will occur.
  • the first embodiment is more advantageous than the second embodiment.

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Abstract

半導体装置１は、裏面電極としてドレイン電極２Ｄを有する半導体チップ２と、複数のリード部と、それらを封止する封止部３１とを有する基板３０と、基板３０の下面３０ｂ上に形成された配線５６ＤＨと、を含む。半導体チップ２のドレイン電極２Ｄは、基板３０の下面３０ｂで露出されている。配線５６ＤＨは、封止部３１上と半導体チップ２のドレイン電極２Ｄ上とにわたって形成され、かつ、半導体チップ２のドレイン電極２Ｄ全体に接している。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関し、例えば、スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置およびその製造方法に好適に利用できるものである。
　電源回路として、例えばＤＣ－ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。このため、ハイサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、それらを制御する半導体チップとを、一緒にパッケージ化した半導体装置が用いられている。
　特開２０１８－８５４５２号公報（特許文献１）には、パワー素子を封止した半導体装置に関する技術が記載されている。
　米国特許出願公開ＵＳ２０１８／０３５８３２６号明細書（特許文献２）には、電子チップを封止した半導体装置に関する技術が記載されている。
特開２０１８－８５４５２号公報 米国特許出願公開ＵＳ２０１８／０３５８３２６号明細書
　スイッチング用の半導体チップは、互いに反対側に位置する表面電極および裏面電極を有しており、表面電極（ソース電極）と裏面電極（ドレイン電極）との間に大電流が流れる。スイッチング用の半導体チップを含む半導体装置では、スイッチング用の半導体チップの表面電極または裏面電極に電気的に接続された外部端子が設けられるが、スイッチング用の半導体チップの表面電極または裏面電極と外部端子との接続抵抗が高いと、オン抵抗が増大し、半導体装置の性能が低下する虞がある。
　一実施の形態によれば、半導体装置は、半導体チップと複数のリード部とそれらを封止する封止部とを有する基板と、前記基板の主面上に形成された配線と、を含む。前記半導体チップの表面電極および裏面電極の一方は、前記基板の前記主面で露出されている。前記配線は、前記封止部上と前記半導体チップの前記表面電極および前記裏面電極の前記一方上とにわたって形成され、かつ、前記半導体チップの前記表面電極および前記裏面電極の前記一方の全体に接している。
　一実施の形態によれば、半導体装置の製造方法は、（ａ）シート部材上にリードフレームを配置する工程、（ｂ）前記シート部材上に半導体チップを、前記半導体チップの裏面電極が前記シート部材に対向する向きで配置する工程、を含む。半導体装置の製造方法は、（ｃ）前記（ａ）工程および前記（ｂ）工程後、前記シート部材上に、前記半導体チップおよび前記リードフレームの複数のリード部を封止する封止部を形成する工程を更に含み、前記封止部は、前記シート部材に対向する第１主面と、前記第１主面とは反対側の第２主面とを有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、前記封止部から前記シート部材を剥がす工程、（ｅ）前記（ｄ）工程後、前記封止部の前記第１主面側に、前記半導体チップの前記裏面電極に電気的に接続された配線を形成する工程、を含む。前記配線は、前記半導体チップの前記裏面電極全体に接する。
　一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の回路構成例を示す回路図である。 一実施の形態の半導体装置に用いられる半導体チップの上面図である。 一実施の形態の半導体装置に用いられる半導体チップの下面図である。 一実施の形態の半導体装置の製造工程中の平面図である。 図４と同じ半導体装置の製造工程中の断面図である。 図４と同じ半導体装置の製造工程中の断面図である。 図４～図６に続く半導体装置の製造工程中の平面図である。 図７と同じ半導体装置の製造工程中の断面図である。 図７と同じ半導体装置の製造工程中の断面図である。 図７と同じ半導体装置の製造工程中の断面図である。 図７～図１０に続く半導体装置の製造工程中の断面図である。 図１１と同じ半導体装置の製造工程中の断面図である。 図１１および図１２に続く半導体装置の製造工程中の断面図である。 図１３と同じ半導体装置の製造工程中の断面図である。 図１３および図１４に続く半導体装置の製造工程中の断面図である。 図１５と同じ半導体装置の製造工程中の断面図である。 図１５および図１６に続く半導体装置の製造工程中の断面図である。 図１７と同じ半導体装置の製造工程中の断面図である。 図１７と同じ半導体装置の製造工程中の断面図である。 図１７と同じ半導体装置の製造工程中の平面図である。 図１７～図２０に続く半導体装置の製造工程中の断面図である。 図２１と同じ半導体装置の製造工程中の断面図である。 図２１および図２２に続く半導体装置の製造工程中の断面図である。 図２３と同じ半導体装置の製造工程中の断面図である。 図２３および図２４に続く半導体装置の製造工程中の断面図である。 図２５と同じ半導体装置の製造工程中の断面図である。 図２６と同じ半導体装置の製造工程中の断面図である。 図２６と同じ半導体装置の製造工程中の平面図である。 図２５～図２８に続く半導体装置の製造工程中の断面図である。 図２９と同じ半導体装置の製造工程中の断面図である。 図２９および図３０に続く半導体装置の製造工程中の断面図である。 図３１と同じ半導体装置の製造工程中の断面図である。 図３１および図３２に続く半導体装置の製造工程中の断面図である。 図３３と同じ半導体装置の製造工程中の断面図である。 図３３および図３４に続く半導体装置の製造工程中の断面図である。 図３５と同じ半導体装置の製造工程中の断面図である。 図３５および図３６に続く半導体装置の製造工程中の断面図である。 図３７と同じ半導体装置の製造工程中の断面図である。 図３７および図３８に続く半導体装置の製造工程中の断面図である。 図３９と同じ半導体装置の製造工程中の断面図である。 図３９と同じ半導体装置の製造工程中の断面図である。 図３９と同じ半導体装置の製造工程中の平面図である。 図３９～図４２に続く半導体装置の製造工程中の断面図である。 図４３と同じ半導体装置の製造工程中の断面図である。 図４３および図４４に続く半導体装置の製造工程中の断面図である。 図４５と同じ半導体装置の製造工程中の断面図である。 図４５および図４６に続く半導体装置の製造工程中の断面図である。 図４７と同じ半導体装置の製造工程中の断面図である。 図４７と同じ半導体装置の製造工程中の断面図である。 図４７と同じ半導体装置の製造工程中の平面図である。 他の実施の形態の半導体装置の製造工程中の断面図である。 図５１に続く半導体装置の製造工程中の断面図である。 図５２に続く半導体装置の製造工程中の断面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
　＜回路構成について＞
　図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）１の回路構成例を示す回路図である。半導体装置１は、例えば、非絶縁型ＤＣ－ＤＣコンバータや、あるいはインバータに用いることができる。図１において、符号１を付した一点鎖線で囲まれた部分が、半導体装置１に形成される回路を示す図である。そのうち、符号２を付した点線で囲まれた部分が、半導体チップ２に形成される部分であり、符号３を付した点線で囲まれた部分が、半導体チップ３に形成される部分であり、符号４を付した点線で囲まれた部分が、半導体チップ４に形成される部分である。
　図１に示されるように、半導体装置１は、半導体チップ２，３，４を有しており、これら３つの半導体チップ２，３，４が１つのパッケージ内に封止されて、半導体装置１が形成されている。半導体チップ２内には、パワーＭＯＳＦＥＴ１２が形成され、半導体チップ３内には、パワーＭＯＳＦＥＴ１３が形成され、半導体チップ４内には、制御回路１４が形成されている。パワーＭＯＳＦＥＴとしては、例えばトレンチゲート型のＭＯＳＦＥＴなどを用いることができる。
　半導体チップ２は、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のソース（Ｓ）に電気的に接続されたソース電極２Ｓと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のドレイン（Ｄ）に電気的に接続されたドレイン電極２Ｄと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のゲート（Ｇ）に電気的に接続されたゲート電極２Ｇとを有している。また、半導体チップ３は、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のソース（Ｓ）に電気的に接続されたソース電極３Ｓと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）に電気的に接続されたドレイン電極３Ｄと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のゲート（Ｇ）に電気的に接続されたゲート電極３Ｇとを有している。また、半導体チップ４は、半導体チップ４内に形成された制御回路１４に電気的に接続された複数の電極４Ｃを有している。
　パワーＭＯＳＦＥＴ１２は、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタであり、パワーＭＯＳＦＥＴ１３は、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタである。
　パワーＭＯＳＦＥＴ１２とパワーＭＯＳＦＥＴ１３とは、端子Ｔ１と端子Ｔ２との間に直列に接続されており、パワーＭＯＳＦＥＴ１２のドレイン（Ｄ）が端子Ｔ１と接続され、パワーＭＯＳＦＥＴ１２のソース（Ｓ）がパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）と接続され、パワーＭＯＳＦＥＴ１３のソース（Ｓ）が端子Ｔ２と接続されている。具体的には、半導体チップ２のドレイン電極２Ｄが、端子Ｔ１と電気的に接続され、半導体チップ２のソース電極２Ｓが、半導体チップ３のドレイン電極３Ｄと電気的に接続され、半導体チップ３のソース電極３Ｓが、端子Ｔ２と電気的に接続されている。端子Ｔ３は、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとの両方に、電気的に接続されている。
　端子Ｔ１，Ｔ２，Ｔ３は、半導体装置１の外部端子（外部接続用端子）である。端子Ｔ１には、半導体装置１の外部の電源などから電源電位（ＶＩＮ）が供給される。端子Ｔ２には、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。端子Ｔ３は、出力用の端子である。端子Ｔ３は、例えば、半導体装置１の外部に設けられた負荷に接続される。
　半導体チップ２のゲート電極２Ｇは、半導体チップ４の電極４Ｃと電気的に接続され、半導体チップ３のゲート電極３Ｇは、半導体チップ４の他の電極４Ｃと電気的に接続されている。半導体チップ４内に形成された制御回路１４は、パワーＭＯＳＦＥＴ１２，１３の動作を制御する回路（駆動回路）を含んでいる。制御回路１４は、半導体チップ４の電極４Ｃから半導体チップ２，３のゲート電極２Ｇ，３Ｇに供給するゲート電圧を制御することにより、パワーＭＯＳＦＥＴ１２，１３の動作を制御することができる。半導体チップ４のさらに他の電極４Ｃは、端子Ｔ４と電気的に接続されている。端子Ｔ４も半導体装置１の外部端子であり、端子Ｔ４を通じて制御回路１４を半導体装置１の外部の回路に接続することができる。
　＜半導体装置の構造と製造工程について＞
　図２は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の上面図であり、図３は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の下面図（裏面図）である。図４～図５０は、本実施の形態の半導体装置１の製造工程を示す断面図または平面図である。図４～図５０うち、図４、図７、図２０、図２８、図４２および図５０は、各製造工程における平面図である。また、図５、図８、図１１、図１３、図１５、図１７、図２１、図２３、図２５、図２９、図３１、図３３、図３５、図３７、図３９、図４３、図４５および図４７は、各製造工程におけるＡ１－Ａ１線に対応する位置での断面図である。また、図６、図９、図１２、図１４、図１６、図１８、図２２、図２４、図２６、図３０、図３２、図３４、図３６、図３８、図４０、図４４、図４６および図４８は、各製造工程におけるＡ２－Ａ２線に対応する位置での断面図である。また、図１０、図１９、図２７、図４１および図４９は、各製造工程におけるＡ３－Ａ３線に対応する位置での断面図である。なお、Ａ１－Ａ１線、Ａ２－Ａ２線およびＡ３－Ａ３線は、図４、図７、図２０、図２８、図４２および図５０に示してある。また、各図面では１パッケージ分のみ図示しているが、面方向に複数のパッケージが連結した状態で、複数のパッケージを同時に製造することができる。
　半導体装置１を製造するには、まず、半導体チップ２と半導体チップ３と半導体チップ４とリードフレーム２０とバックテープ２５とを準備する。これらを準備する順序は任意であり、また、同時に準備してもよい。
　半導体チップ２，３，４のそれぞれは、一方の主面である表面と、それとは反対側の主面である裏面とを有しており、図２には、各半導体チップ２，３，４の表面側が示され、図３には、各半導体チップ２，３，４の裏面側が示されている。半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇは半導体チップ２の表面側に形成され、ドレイン電極２Ｄは半導体チップ２の裏面側に形成されている。すなわち、半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇと、ドレイン電極２Ｄとは、互いに反対側の面に形成されており、互いに反対側に位置している。ソース電極２Ｓおよびゲート電極２Ｇのそれぞれは、半導体チップ２の最上層保護膜２ａの開口部から露出する導電膜からなる。ソース電極２Ｓおよびゲート電極２Ｇは、半導体チップ２の表面電極であり、ドレイン電極２Ｄは、半導体チップ２の裏面電極であり、半導体チップ２の裏面全体に形成されている。このため、半導体チップ２の裏面は、ドレイン電極２Ｄの表面により構成される。同様に、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇは半導体チップ３の表面側に形成され、ドレイン電極３Ｄは半導体チップ３の裏面側に形成されている。すなわち、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇと、ドレイン電極３Ｄとは、互いに反対側の面に形成されており、互いに反対側に位置している。ソース電極３Ｓおよびゲート電極３Ｇのそれぞれは、半導体チップ３の最上層保護膜３ａの開口部から露出する導電膜からなる。ソース電極３Ｓおよびゲート電極３Ｇは、半導体チップ３の表面電極であり、ドレイン電極３Ｄは、半導体チップ３の裏面電極であり、半導体チップ３の裏面全体に形成されている。このため、半導体チップ３の裏面は、ドレイン電極３Ｄの表面により構成される。半導体チップ４において、複数の電極４Ｃは半導体チップ４の表面側に形成されている。各電極４Ｃは、半導体チップ４の最上層保護膜３ａの開口部から露出する導電膜からなる。半導体チップ４の裏面には、電極（裏面電極）は形成されていない。このため、半導体チップ４の裏面は、半導体チップ４を構成する半導体基板の裏面により構成される。また、半導体チップ２，３，４の各電極上には、後の工程で形成するめっき層と接続しやすいように、予め金属層を形成しておくこともでき、その場合は、その金属層も各電極の一部とみなすことができる。
　次に、図４～図６に示されるように、リードフレーム２０をバックテープ２５上に配置（搭載）する。
　リードフレーム２０は、リード部（導体部、端子部）２１，２２，２３，２４を有している。リードフレーム２０は、導電体からなり、好ましくは銅（Ｃｕ）または銅合金（例えばニッケルを含有する銅合金）などの金属材料からなる。リード部２１，２２，２３，２４は、導体部とみなすことができる。各図面では、簡略化のために、リードフレーム２０のフレーム枠については図示を省略している。
　バックテープ２５は、シート状（フィルム状）の部材であり、例えばポリイミドフィルムなどの絶縁性フィルムからなる。このため、バックテープ２５は、シート部材（フィルム部材）とみなすことができる。バックテープ２５は、半導体チップ２，３，４およびリードフレーム２０が配置される側の表面に、接着層（接着材層、粘着層）を有している。バックテープ２５の接着層にリードフレーム２０の下面が接することで、リードフレーム２０はバックテープ２５に固定される。
　なお、図４は、平面図であるが、理解を簡単にするために、リードフレーム２０にドットのハッチングと斜線のハッチングを付してある。このうち、ドットのハッチングを付した領域に比べて、斜線のハッチングを付した領域は、上面側からハーフエッチングを行うことにより、厚さが薄くなっている。
　次に、図７～図１０に示されるように、半導体チップ２，３，４をバックテープ２５上に配置（搭載）する。
　半導体チップ２と半導体チップ３とは、バックテープ２５上に配置する際の上下（表裏）の向きが反対である。具体的には、半導体チップ２は、ソース電極２Ｓおよびゲート電極２Ｇが上を向き、ドレイン電極２Ｄがバックテープ２５に対向する向きで、バックテープ２５上に配置される。このため、半導体チップ２は、裏面電極であるドレイン電極２Ｄがバックテープ２５の接着層に接触した状態で、バックテープ２５上に配置されて固定される。また、半導体チップ３は、ドレイン電極３Ｄが上を向き、ソース電極３Ｓおよびゲート電極３Ｇがバックテープ２５に対向する向きで、バックテープ２５上に配置される。このため、半導体チップ３は、表面側の保護膜（半導体チップ３の最上層保護膜）がバックテープ２５の接着層に接触した状態で、バックテープ２５上に配置されて固定される。
　半導体チップ４は、表面側が上を向き、半導体チップ４の裏面がバックテープ２５に対向する向きで、バックテープ２５上に配置されて固定される。また、半導体チップ４の裏面にＤＡＦ（Die Attach Film：ダイアタッチフィルム）２６を予め貼り付けておき、半導体チップ４をＤＡＦ２６を介してバックテープ２５上に配置して固定することもできる。この場合、半導体チップ４の裏面とバックテープ２５との間にはＤＡＦ２６が介在し、図８および図９は、この場合が示されている。
　また、バックテープ２５上に半導体チップ２，３，４を搭載する際に、バックテープ２５の接着層が半導体チップ２，３，４の側面上にまで盛り上がる場合には、その接着層の盛り上がり部分を、プラズマクリーニング処理により除去してもよい。これにより、後で封止部３１を形成する際に、バックテープ２５の接着層の盛り上がり部分に起因して、封止部３１の充填不良が生じるのを防止することができる。
　バックテープ２５上へのリードフレーム２０搭載工程と半導体チップ２，３，４搭載工程とは、どちらが先でもよいが、リードフレーム２０搭載工程が先である方が、より好ましい。これにより、バックテープ２５上へのリードフレーム２０搭載工程と半導体チップ２，３，４搭載工程とを行いやすくなる。
　次に、図１１および図１２に示されるように、半導体チップ２，３，４およびリードフレーム２０を封止する封止部（封止樹脂部）３１を形成する。封止部３１は、互いに反対側に位置する上面３１ａと下面３１ｂとを有している。封止部３１は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。この段階では、半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは、封止部３１で覆われている。このため、封止部３１の上面３１ａでは、半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは露出されず、また、リードフレーム２０のリード部２１，２２，２３，２４も露出されない。また、リードフレーム２０の下面側と半導体チップ２，４の裏面側と半導体チップ３の表面側とは、バックテープ２５に固定されているため、リードフレーム２０の下面上と半導体チップ２，４の裏面上と半導体チップ３の表面上には、封止部３１は形成されない。このため、リードフレーム２０のリード部２１，２２，２３，２４の下面と半導体チップ２の裏面（すなわちドレイン電極２Ｄの表面）と半導体チップ３の表面とＤＡＦ２６の下面とは、封止部３１の下面３１ｂと面一になる。
　次に、図１３および図１４に示されるように、封止部３１の上面３１ａを研磨して封止部３１の厚さを薄くする。この際、リードフレーム２０のリード部２１，２２，２３，２４の上面が封止部３１の上面３１ａから露出されるまで、封止部３１を研磨することで、封止部３１の上面３１ａからリードフレーム２０のリード部２１，２２，２３，２４の上面が露出した状態となる。従って、図１３および図１４の段階（封止部３１の研磨工程を終了した段階）では、上記図４のリードフレーム２０において、ドットのハッチングを付した領域は封止部３１の上面で露出し、斜線のハッチングを付した領域は、封止部３１の上面で露出しない状態が維持される。また、図１３および図１４の段階では、封止部３１の上面３１ａから半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは、露出されていない。
　このようにして、半導体チップ２，３，４が封止された基板３０が形成される。基板３０は、半導体チップ２，３，４と、リードフレーム２０のリード部２１，２２，２３，２４と、それらを封止する封止部３１とを有している。基板３０は、互いに反対側に位置する上面（主面）３０ａと下面（主面）３０ｂとを有している。基板３０の上面３０ａは、封止部３１の上面３１ａとリードフレーム２０（リード部２１，２２，２３，２４）の上面とで構成され、基板３０の下面３０ｂは、封止部３１の下面３１ｂとリードフレーム２０（リード部２１，２２，２３，２４）の下面と半導体チップ２の裏面（ドレイン電極２Ｄの表面）と半導体チップ３の表面とで構成されている。基板３０の下面３０ｂ側において、封止部３１の下面３１ｂと半導体チップ２の裏面（すなわちドレイン電極２Ｄの表面）とは、同一平面上に位置している。また、基板３０の下面３０ｂ側において、封止部３１の下面３１ｂと半導体チップ３の表面（すなわち半導体チップ３を構成する最上層保護膜３ａの表面）とは、同一平面上に位置している。
　次に、図１５および図１６に示されるように、例えばレーザー加工などにより、封止部３１に開口部（孔部）３２を形成する。この際、基板３０の上面３０ａ側から、封止部３１の上面３１ａにおける開口部３２形成予定領域に、レーザーを照射する。開口部３２は、半導体チップ２のソース電極２Ｓ上およびゲート電極２Ｇ上と、半導体チップ３のドレイン電極３Ｄ上と、半導体チップ４の複数の電極４Ｃ上とに、それぞれ形成される。各開口部３２の底部では、半導体チップ２のソース電極２Ｓ、半導体チップ２のゲート電極２Ｇ、半導体チップ３のドレイン電極３Ｄ、半導体チップ４の電極４Ｃが露出する。これにより、基板３０の上面３０ａ側において、封止部３１から半導体チップ２のソース電極２Ｓおよびゲート電極２Ｇと半導体チップ３のドレイン電極３Ｄと半導体チップ４の電極４Ｃとが、それぞれ露出される。
　次に、図１７～図１９に示されるように、基板３０の下面３０ｂからバックテープ２５を剥がす（引き剥がす）。図２０は、バックテープ２５を引き剥がした後の、基板３０の下面３０ｂ側を示す平面図である。バックテープ２５を引き剥がすと、基板３０の下面３０ｂが露出される。すなわち、封止部３１の下面３１ｂと、リードフレーム２０（リード部２１，２２，２３，２４）の下面と、半導体チップ２の裏面（ドレイン電極２Ｄ）と、半導体チップ３の表面（ソース電極３Ｓおよびゲート電極３Ｇ）とＤＡＦ２６の下面が、露出される。
　ＤＡＦ２６を用いずにバックテープ２５上に半導体チップ４を直接的に搭載していた場合は、基板３０の下面３０ｂからバックテープ２５を引き剥がすと、ＤＡＦ２６の下面の代わりに半導体チップ４の裏面が露出される。
　次に、図２１および図２２に示されるように、基板３０の上面３０ａにシード層（金属層）３４ａを形成する。シード層３４ａは、例えば無電解めっき法を用いて形成することができる。このため、シード層３４ａとしては、例えば無電解銅めっき層を用いることができる。
　シード層３４ａは、基板３０の上面３０ａ全体に形成される。すなわち、シード層３４ａは、封止部３１の上面３１ａ上と、開口部３２から露出するソース電極２Ｓ上、ゲート電極２Ｇ上、ドレイン電極３Ｄ上、電極４Ｃ上と、封止部３１の上面３１ａから露出するリードフレーム２０のリード部２１，２２，２３，２４の上面上とに、連続的に形成される。
　次に、図２３および図２４に示されるように、シード層３４ａ上に、レジストパターン３５を形成する。レジストパターン３５は、例えば、フォトレジストフィルムをシード層３４ａ上に貼り付けてから、そのフォトレジストフィルムを露光、現像することにより、形成することができる。
　次に、レジストパターン３５で覆われずに露出する部分のシード層３４ａ上に、電解めっき法を用いて金属層（電解めっき層）３４ｂを形成する。金属層３４ｂとしては、銅層（銅めっき層）が好適である。その後、レジストパターン３５を除去してから、金属層３４ｂで覆われずに露出する部分のシード層３４ａを、エッチングなどにより除去する。図２５～図２７にはこの段階が示されている。これにより、基板３０の上面３０ａ上に、シード層３４ａとシード層３４ａ上の金属層（電解めっき層）３４ｂとの積層膜からなる配線（配線層）３６が形成される。図２８は、図２５～図２７の段階の基板３０の上面３０ａ側の平面図であり、配線３６が形成されるとともに、半導体チップ２，３，４の位置を二点鎖線で示してある。配線３６は、配線３６ＤＳと配線３６ＧＨと配線３６ＧＬと複数の配線３６Ｃとを含んでいる。
　配線３６ＤＳは、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを電気的に接続するための配線である。配線３６ＤＳは、半導体チップ２のソース電極２Ｓ上に位置してそのソース電極２Ｓに電気的に接続される部分と、半導体チップ３のドレイン電極３Ｄ上に位置してそのドレイン電極３Ｄに電気的に接続される部分と、それらをつなぐ部分とを、一体的に有している。これにより、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとは、配線３６ＤＳを通じて、電気的に接続される。
　配線３６ＧＨは、半導体チップ２のゲート電極２Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６ＧＨの一方の端部は、半導体チップ２のゲート電極２Ｇ上に位置してそのゲート電極２Ｇに電気的に接続され、配線３６ＧＨの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ２のゲート電極２Ｇと半導体チップ４の電極４Ｃとは、配線３６ＧＨを通じて電気的に接続される。
　配線３６ＧＬは、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６ＧＬの一方の端部は、リード部（ゲート接続用導体部）２２上に位置してそのリード部２２に電気的に接続され、配線３６ＧＬの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。半導体チップ３のゲート電極３Ｇとリード部２２とは、後で形成する配線５７ＧＬを通じて電気的に接続される。これにより、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとは、配線３６ＧＬとリード部２２と後で形成する配線５７ＧＬとを通じて電気的に接続される。
　配線３６Ｃは、リード部２１と半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６Ｃの一方の端部は、リード部２１上に位置してそのリード部２１に電気的に接続され、配線３６Ｃの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ４の電極４Ｃとリード部２１とは、配線３６Ｃを通じて電気的に接続される。
　また、配線３６は、リード部２３，２４上にも形成される。
　次に、図２９および図３０に示されるように、封止部３１の上面３１ａ上に、配線３６を覆うように、絶縁層３７を形成する。絶縁層３７は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。なお、図２９および図３０とこれ以降の図では、簡略化のために、配線３６を構成するシード層３４ａと金属層３４ｂとを分けて示さずに、一体化して示してある。
　次に、図３１および図３２に示されるように、例えばレーザー加工などにより絶縁層３７に、配線３６の一部を露出する開口部を形成する。
　次に、絶縁層３７上に配線（配線層）４０を形成する。配線４０の形成法は、配線３６の形成法と基本的には同じであるので、ここではその繰り返しの説明は省略する。配線４０は、絶縁層３７の開口部から露出される配線３６と電気的に接続される。
　次に、絶縁層３７の上面上に、配線４０を覆うように、絶縁層４２を形成する。絶縁層４２は、絶縁層３７と同様の材料により形成することができる。それから、例えばレーザー加工などにより絶縁層４２に、配線４０の一部を露出する開口部を形成する。それから、絶縁層４２上に配線（配線層）４４を、配線３６，４０と同様の手法により形成する。図３１および図３２には、この段階が示されている。配線４４は、絶縁層４２の開口部から露出される配線４０と電気的に接続される。
　次に、図３３および図３４に示されるように、基板３０の下面３０ｂにシード層（金属層）５１ａを形成する。シード層５１ａは、例えば無電解めっき法を用いて形成することができる。このため、シード層５１ａとしては、例えば無電解銅めっき層を用いることができる。
　シード層５１ａは、基板３０の下面３０ｂ全体に形成される。すなわち、シード層５１ａは、封止部３１の下面３１ｂ上と、リードフレーム２０（リード部２１，２２，２３，２４）の下面上と、半導体チップ２の裏面上（すなわちドレイン電極３Ｄ上）と、半導体チップ３の表面上（ソース電極３Ｓ上とゲート電極３Ｇ上を含む）と、ＤＡＦ２６の下面上とに、連続的に形成される。
　次に、図３５および図３６に示されるように、シード層５１ａ上にレジストパターン５３を、レジストパターン３５と同様の手法により形成する。
　次に、レジストパターン５３で覆われずに露出する部分のシード層５１ａ上に、電解めっき法を用いて金属層（電解めっき層）５１ｂを形成する。金属層５１ｂとしては、銅層（銅めっき層）が好適である。図３５および図３６にはこの段階が示されている。
　次に、レジストパターン５３を除去してから、図３７および図３８に示されるように、シード層５１ａ上にレジストパターン５４を、レジストパターン５３と同様の手法により形成する。レジストパターン５４は、金属層５１ｂを露出する開口部を有しているが、金属層５１ｂの一部はレジストパターン５４で覆われている。
　次に、レジストパターン５４で覆われずに露出する部分の金属層５１ｂ上に、電解めっき法を用いて金属層（電解めっき層）５１ｃを形成する。金属層５１ｃとしては、銅層（銅めっき層）が好適である。図３７および図３８にはこの段階が示されている。
　次に、レジストパターン５４を除去してから、金属層５１ｂ，５１ｃで覆われずに露出する部分のシード層５１ａを、エッチングなどにより除去する。図３９～図４１にはこの段階が示されている。これにより、基板３０の下面３０ｂ上に、シード層５１ａとシード層５１ａ上の金属層（電解めっき層）５１ｂと金属層５１ｂ上の金属層（電解めっき層）５１ｃとの積層膜からなる配線（配線層）５６と、シード層５１ａとシード層５１ａ上の金属層（電解めっき層）５１ｂとの積層膜からなる配線（配線層）５７とが形成される。配線５６を構成する金属層５１ｂ上には金属層５１ｃが形成されているが、配線５７を構成する金属層５１ｂ上には、金属層５１ｃは形成されていない。シード層５１ａと金属層５１ｂと金属層５１ｃの三層からなる配線５６の厚さは、シード層５１ａと金属層５１ｂの二層からなる配線５７の厚さよりも厚い。図４２は、図３９～図４１の段階の基板３０の下面３０ｂ側の平面図であり、配線５６が示されるとともに、半導体チップ２，３，４の位置を二点鎖線で示し、半導体チップ３のソース電極３Ｓおよびゲート電極３Ｇの位置を点線で示してある。
　本実施の形態では、基板３０の下面３０ｂ上に厚い配線５６と、配線５６よりも薄い配線５７とを形成している。他の形態として、配線５６と配線５７の厚さを同じとすることも可能であり、その場合は、レジストパターン５４および金属層５１ｃを形成せずに、レジストパターン５３の除去後に、金属層５１ｂで覆われずに露出する部分のシード層５１ａをエッチングなどにより除去すればよい。これにより、配線５６と配線５７のどちらも、シード層５１ａと金属層５１ｂの二層で構成され、配線５６と配線５７の厚さは同じになる。
　配線５６は、配線５６ＤＨと配線５６ＳＬと配線５６Ｃを含んでいる。配線５６ＤＨと配線５６ＳＬと配線５６Ｃとは、同層の導電膜からなる。また、配線５７は、配線５７ＧＬを含んでいる。
　配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄと電気的に接続されている。封止部３１の下面３１ｂと半導体チップ２のドレイン電極２Ｄの表面とは、同一平面上に位置しており、配線５６ＤＨは、封止部３１の下面３１ｂ上と半導体チップ２のドレイン電極２Ｄの表面上とにわたって形成される。図４２が示すように、配線５６ＤＨは、下面３１ｂ側からの平面視において、半導体チップ２のドレイン電極２Ｄを被覆している。なお、平面視とは、基板３０の上面３０ａまたは下面３０ｂに平行な平面で見た場合に対応している。半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間には、絶縁層は介在しておらず、半導体チップ２のドレイン電極２Ｄ全体が配線５６ＤＨと接している。また、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２４に接する部分とを、一体的に有している。このため、リード部２４と半導体チップ２のドレイン電極２Ｄとは、配線５６ＤＨを通じて電気的に接続される。これにより、半導体チップ２のドレイン電極２Ｄと半導体装置１の上面１ａに形成されている配線４４の一部とを、配線５６ＤＨとリード部２４と配線３６と配線４０とを介して電気的に接続することができる。
　配線５６ＳＬは、半導体チップ３のソース電極３Ｓと電気的に接続されている。図４２が示すように、配線５６ＳＬは、下面３１ｂ側からの平面視において、半導体チップ３のソース電極３Ｓを被覆している。但し、平面視において、配線５６ＳＬは、半導体チップ３のゲート電極３Ｇと重なっていない。半導体チップ３のソース電極３Ｓと配線５６ＳＬとの間には、絶縁層は介在しておらず、半導体チップ３のソース電極３Ｓ全体が配線５６ＳＬと接している。また、配線５６ＳＬは、半導体チップ３のソース電極３Ｓに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２３に接する部分とを、一体的に有している。このため、リード部２３と半導体チップ３のソース電極３Ｓとは、配線５６ＳＬを通じて電気的に接続される。これにより、半導体チップ３のソース電極３Ｓと半導体装置１の上面１ａに形成されている配線４４の一部とを、配線５６ＳＬとリード部２３と配線３６と配線４０とを介して電気的に接続することができる。
　配線５６Ｃは、リード部２１の下面上に形成されており、そのリード部２１と電気的に接続されている。このため、配線５６Ｃは、リード部２１および配線３６Ｃを通じて、半導体チップ４の電極４Ｃと電気的に接続されている。
　配線５７ＧＬは、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線５７ＧＬの一方の端部は、リード部（ゲート接続用導体部）２２の下面上に位置してそのリード部２２に電気的に接続され、配線５７ＧＬの他方の端部は、半導体チップ３のゲート電極３Ｇ上に位置してそのゲート電極３Ｇに電気的に接続されている。図４２が示すように、配線５７ＧＬは、下面３１ｂ側からの平面視において、半導体チップ３のゲート電極３Ｇを被覆している。但し、平面視において、配線５７ＧＬは、半導体チップ３のソース電極３Ｓと重なっていない。半導体チップ３のゲート電極３Ｇと配線５７ＧＬとの間には、絶縁層は介在しておらず、半導体チップ３のゲート電極３Ｇ全体が配線５７ＧＬと接している。また、配線５７ＧＬは、半導体チップ３のゲート電極３Ｇに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２２の下面に接する部分とを、一体的に有している。このため、リード部２２と半導体チップ３のゲート電極３Ｇとは、配線５７ＧＬを通じて電気的に接続される。半導体チップ２のゲート電極２Ｇは、配線５７ＧＬとリード部２２と上述した配線３６ＧＬとを通じて、半導体チップ４の電極４Ｃと電気的に接続される。配線５７ＧＬの厚さは、配線５６（５６ＤＨ，５６ＳＬ，５６Ｃ）の厚さよりも薄い。
　シード層５１ａは、無電解めっき法ではなくスパッタリング法により形成することもできる。例えば、スパッタリング法により形成したチタン（Ｔｉ）層を、シード層５１ａとして用いることができる。
　ＤＡＦ２６を用いずにバックテープ２５上に半導体チップ４を直接的に搭載した場合は、基板３０の下面３０ｂでは半導体チップ４の裏面が露出することになるため、シード層５１ａは半導体チップ４の裏面に接触する。すなわち、シード層５１ａは半導体チップ４を構成する半導体基板に接触することになる。半導体基板、特にシリコン基板への銅の拡散係数は高いため、シード層５１ａとして無電解銅めっき層を形成すると、シード層５１ａ中の銅（Ｃｕ）が半導体チップ４を構成する半導体基板中に拡散し、信頼性の低下を招くことが懸念される。
　それに対して、スパッタリング法により形成したチタン（Ｔｉ）膜をシード層５１ａとして用いた場合には、ＤＡＦ２６を用いなかったことで半導体チップ４の裏面にシード層５１ａが接触したとしても、半導体基板への拡散の問題は生じない。
　また、上述したように、バックテープ２５上に半導体チップ２，３，４を搭載する際に、バックテープ２５の接着層が半導体チップ２，３，４の側面上にまで盛り上がる場合には、その接着層の盛り上がり部分には封止部３１が充填されないため、基板３０の下面３０ｂ側で半導体チップ２，３，４の側面の一部が露出する虞がある。基板３０の下面３０ｂ側で半導体チップ２，３，４の側面の一部が露出している場合は、露出部にシード層５１ａが接触するため、シード層５１ａとして無電解銅めっき層を用いた場合は、シード層５１ａから半導体チップ４を構成する半導体基板中に銅（Ｃｕ）がより拡散しやすい状態になることが懸念される。それに対して、スパッタリング法により形成したチタン膜をシード層５１ａとして用いた場合には、基板３０の下面３０ｂ側で半導体チップ４の側面の一部が露出する場合であっても、半導体基板への拡散の問題は生じない。よって、スパッタリング法により形成したチタン（Ｔｉ）膜をシード層５１ａとして用いた場合には、基板３０の下面３０ｂ側で半導体チップ４の側面の一部が露出することも、許容され得る。このため、封止樹脂の充填不足問題への対策となる。
　または、半導体チップ２，３，４のバックテープ２５に対向する面を厚くすることで、問題を解消することもできる。例えば、半導体チップ２のドレイン電極２Ｄ上、半導体チップ３のゲート電極３Ｇ及びソース電極３Ｓ上に、銅などのめっき膜による増膜をし、半導体チップ４の裏面にめっき膜と同程度の厚さを持つＤＡＦ２６の形成を行う。バックテープ２５の接着層は、バックテープの種類により１～５μｍ程度の厚さがあるが、めっきによる増膜やＤＡＦ２６の厚さを、バックテープ２５の接着層より厚く設けることで、封止部３１が充填されない領域が生じても、無電解銅めっき層（シード層５１ａ）が半導体チップ２，３，４の側面まで達することを防ぐことができる。
　また、基板３０の下面３０ｂ側の配線（ここでは配線５６，５７）を形成する工程を、基板３０の上面３０ａ側の配線（配線３６，４０，４４のいずれか）を形成する工程と一緒（同時）に行うことも可能である。これにより、半導体装置の製造工程数を低減することができる。
　次に、図４３および図４４に示されるように、基板３０の下面３０ｂ上に、配線５６，５７を覆うように、絶縁層５９を形成する。絶縁層５９は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。なお、図４３および図４４とこれ以降の図では、簡略化のために、配線５６を構成するシード層５１ａと金属層５１ｂと金属層５１ｃとを分けて示さずに、一体化して示してあり、また、配線５７を構成するシード層５１ａと金属層５１ｂとを分けて示さずに、一体化して示してある。
　次に、図４５および図４６に示されるように、絶縁層５９を研磨して絶縁層５９の厚さを薄くする。この際、配線５６の下面が絶縁層５９の下面５９ｂから露出されるまで、絶縁層５９の下面５９ｂを研磨する。これにより、絶縁層５９の研磨工程を終了すると、絶縁層５９の下面５９ｂから配線５６の下面が露出した状態となる。配線５７は配線５６よりも薄いため、絶縁層５９の研磨を終了した後も、配線５７が絶縁層５９で覆われた状態は維持される。このため、絶縁層５９の下面５９ｂから配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）の下面は露出されるが、絶縁層５９の下面５９ｂから配線５７（５７ＧＬ）は露出されない。なお、絶縁層５９の下面５９ｂは、絶縁層５９が基板３０の下面３０ｂに接する（対向する）側とは反対側の面である。
　なお、絶縁層５９の下面５９ｂから露出する配線５６の下面上に、必要に応じてめっき層（例えば金めっき層）を形成することもできる。
　その後、隣り合う半導体パッケージ間をダイシングブレードなどにより切断することで、図４７～図５０に示される半導体装置１を得ることができる。なお、図５０は、半導体装置１の下面図である。
　本実施の形態の半導体装置１は、半導体チップ２，３，４が封止された基板３０と、基板３０の上面３０ａ上に形成された配線構造と、基板３０の下面３０ｂ上に形成された配線構造とを有している。基板３０の上面３０ａ上に形成された配線構造は、上述した配線３６，４０，４４および絶縁層３７，４２からなる。基板３０の下面３０ｂ上に形成された配線構造は、上述した配線５６，５７および絶縁層５９からなる。すなわち、基板３０の下面３０ｂ上には、配線５６，５７および絶縁層５９が形成されている。平面視において、配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）は、絶縁層５９で周囲を囲まれてはいるが、絶縁層５９とは重なっていない。一方、配線５７（５７ＧＬ）は、配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）よりも薄く、かつ、絶縁層５９で覆われている。基板３０は、半導体チップ２，３，４と、リード部２１，２２，２３，２４と、それらを封止する封止部３１とを有している。
　半導体装置１の下面１ｂは、絶縁層５９の下面５９ｂと配線５６の下面とにより構成されている。半導体装置１の下面１ｂでは、配線５６の下面が露出しており、この配線５６の露出部（下面）は、半導体装置１の外部端子（外部接続用端子）として機能することができる。すなわち、絶縁層５９から露出された配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）は、外部端子として機能することができる。
　半導体装置１の下面１ｂで露出する配線５６Ｃ（すなわち絶縁層５９から露出された配線５６Ｃ）は、リード部２１および配線３６Ｃを通じて半導体チップ４の電極４Ｃと電気的に接続されているため、上記端子Ｔ４（図１参照）として機能することができる。
　半導体装置１の下面１ｂで露出する配線５６ＤＨ（すなわち絶縁層５９から露出された配線５６ＤＨ）は、半導体チップ２のドレイン電極２Ｄと電気的に接続されているため、端子Ｔ１（図１参照）として機能することができる。
　半導体装置１の下面１ｂで露出する配線５６ＳＬ（すなわち絶縁層５９から露出された配線５６ＳＬ）は、半導体チップ３のソース電極３Ｓと電気的に接続されているため、端子Ｔ２（図１参照）として機能することができる。
　また、端子Ｔ３（図１参照）は、半導体装置１の下面１ｂで露出する配線５６により形成しても、あるいは、半導体装置１の上面１ａで露出する配線４４により形成してもよいが、いずれにしても、配線３６ＤＳと電気的に接続される。
　本実施の形態の半導体装置１では、基板３０の上面３０ａ上に形成された配線構造が含んでいる配線（配線層）は３層であるが、少なくとも１層以上であればよく、４層以上であってもよい。
　半導体装置１を配線基板に実装する際には、半導体装置１の下面１ｂが配線基板に対向する向きで半導体装置１を配線基板に搭載し、半導体装置１の外部端子である配線５６を配線基板の端子に、半田などの導電性接合材を介して電気的に接続する。また、その際、例えばコイルなどの電子部品を半導体装置１の上面１ａ上に搭載することもできる。その場合は、電子部品の電極を半導体装置１の上面１ａの配線４４に、半田などの導電性接合材を介して電気的に接続する。また、半導体装置１の上面１ａ上に電子部品を搭載しない場合は、配線４４の形成を省略することができる。
　＜主要な特徴と効果について＞
　本発明者は、スイッチング用の半導体チップ（ここでは半導体チップ２，３）を含む半導体装置（半導体パッケージ）について検討している。スイッチング用の半導体チップは、互いに反対側に位置する表面電極および裏面電極を有しており、表面電極（ここではソース電極２Ｓ，３Ｓ）と裏面電極（ここではドレイン電極２Ｄ，３Ｄ）との間に大電流が流れる。このような半導体装置では、スイッチング用の半導体チップの表面電極または裏面電極に電気的に接続された外部端子（ここでは配線５６ＤＨ，５６ＳＬ）が設けられているが、その外部端子とスイッチング用の半導体チップの表面電極または裏面電極とを低抵抗で電気的に接続することが重要である。なぜなら、スイッチング用の半導体チップの表面電極または裏面電極と外部端子との接続抵抗が高いと、オン抵抗が増大し、スイッチング用の半導体チップを含む半導体装置の性能が低下するからである。
　本実施の形態の半導体装置１においては、裏面電極であるドレイン電極２Ｄを有する半導体チップ２を封止部３１で封止した基板３０の下面３０ｂ上に、半導体チップ２のドレイン電極２Ｄと電気的に接続された配線５６ＤＨが形成されている。半導体チップ２のドレイン電極２Ｄ（裏面電極）は、基板３０の下面３０ｂで露出されており、配線５６ＤＨは、封止部３１上と半導体チップ２のドレイン電極２Ｄ上とにわたって形成されている。
　本実施の形態では、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接している。このため、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在していない。
　本実施の形態とは異なり、半導体チップ２のドレイン電極２Ｄ（裏面電極）と配線５６ＤＨとの間に絶縁層が介在している場合を仮定し、この場合を第１検討例と称することとする。第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとを電気的に接続するために、ドレイン電極２Ｄ上の絶縁層にレーザー加工などにより開口部を形成しておき、この開口部を通じて半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとを電気的に接続する必要がある。しかしながら、この場合は、絶縁層の開口部から露出されるのは、半導体チップ２のドレイン電極２Ｄの一部であり、絶縁層の開口部から露出する部分のドレイン電極２Ｄを通じて半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとが電気的に接続されることになる。このため、第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの接続抵抗が大きくなることが懸念される。また、半導体チップ２で生じた熱は、ドレイン電極２Ｄから配線５６ＤＨに伝導され、配線５６ＤＨから実装先の配線基板に放熱されるが、半導体チップ２のドレイン電極２Ｄから配線５６ＤＨへの熱伝導の抵抗（熱抵抗）も大きくなる虞がある。また、抵抗抑制のために絶縁層の開口部の面積を大きくしようとすると、レーザー加工の負荷が増大し、半導体装置の生産性が低下してしまう。また、抵抗抑制のために絶縁層の開口部の面積を大きくしようとしても限界があり、第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間の接続抵抗を低下させることは容易ではない。
　それに対して、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在しておらず、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接している。このため、本実施の形態では、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間の接続抵抗（電気抵抗）を低減することができる。その結果、オン抵抗（半導体チップ２内のパワーＭＯＳＦＥＴ１２をオン状態としたときの導通抵抗）を抑制することができ、半導体装置の性能を向上させることができる。また、半導体チップ２のドレイン電極２Ｄから配線５６ＤＨへの熱伝導の抵抗（熱抵抗）も抑制することができるため、半導体装置の放熱特性を向上させることができ、この点でも半導体装置の性能を向上させることができる。
　また、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在していないため、半導体装置の厚さを抑制することができる。
　また、本実施の形態では、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとに絶縁層は介在しておらず、それゆえその絶縁層にレーザー加工などで開口部を形成する工程は必要ない。このため、半導体装置の製造工程を簡略化することができる。
　また、本実施の形態では、半導体チップ３のソース電極３Ｓが基板３０の下面３０ｂで露出されており、基板３０の下面３０ｂ上に、半導体チップ３のソース電極３Ｓと電気的に接続された配線５６ＳＬが形成されている。配線５６ＳＬは、封止部３１上と半導体チップ３のソース電極３Ｓ上と半導体チップ３の表面保護膜上とにわたって形成されている。
　本実施の形態では、配線５６ＳＬは、半導体チップ３のソース電極３Ｓ全体に接している。このため、配線５６ＳＬと半導体チップ３のソース電極３Ｓとの間には、絶縁体（絶縁層）は介在していない。本実施の形態では、配線５６ＳＬが半導体チップ３のソース電極３Ｓ全体に接していることで、半導体チップ３のソース電極３Ｓと配線５６ＳＬとの間の接続抵抗（電気抵抗）を低減することができる。その結果、オン抵抗（半導体チップ３内のパワーＭＯＳＦＥＴ１３をオン状態としたときの導通抵抗）を抑制することができ、半導体装置の性能を向上させることができる。
　また、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間に絶縁体（絶縁層）が介在せずに、配線５６ＤＨが半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接することができるように、半導体装置の製造工程を工夫している。
　本実施の形態では、半導体装置を製造するには、まず、バックテープ２５（シート部材）上に、リード部２１，２２，２３，２４を有するリードフレーム２０と半導体チップ２，３，４とを配置している（図７～図１０参照）。この際、半導体チップ２は、半導体チップ２のドレイン電極２Ｄ（裏面電極）がバックテープ２５に対向する向きで、バックテープ２５上に配置している。それから、バックテープ２５上に、半導体チップ２，３，４およびリード部２１，２２，２３，２４を封止する封止部３１を形成している（図１１および図１２参照）。そして、封止部３１（基板３０）からバックテープ２５を剥がし（図１７～図２０参照）、その後、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）に、半導体チップ２のドレイン電極２Ｄに電気的に接続された配線５６ＤＨを形成する（図３３～図４２参照）。
　半導体チップ２のドレイン電極２Ｄがバックテープ２５に対向する向きで、半導体チップ２をバックテープ２５上に配置した後に、バックテープ２５上に封止部３１を形成している。このため、封止部３１（基板３０）からバックテープ２５を引き剥がすと、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で、半導体チップ２のドレイン電極２Ｄ全体が露出されることになる。そして、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で半導体チップ２のドレイン電極２Ｄ全体が露出された状態で、平面視で半導体チップ２のドレイン電極２Ｄを被覆するような形状および大きさの配線５６ＤＨを形成することにより、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ全体に接した状態となる。このため、半導体チップ２のドレイン電極２Ｄ全体が配線５６ＤＨに接した構造を、容易かつ的確に得ることができる。
　また、本実施の形態では、半導体チップ３は、半導体チップ３のゲート電極３Ｇおよびソース電極３Ｓがバックテープ２５に対向する向きで、バックテープ２５上に配置し、その後に、バックテープ２５上に封止部３１を形成している。このため、封止部３１（基板３０）からバックテープ２５を引き剥がすと、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で、半導体チップ３のソース電極３Ｓ全体が露出されることになる。そして、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で半導体チップ３のソース電極３Ｓ全体が露出された状態で、平面視で半導体チップ３のソース電極３Ｓを被覆するような形状および大きさの配線５６ＳＬを形成することにより、配線５６ＳＬは、半導体チップ３のソース電極３Ｓ全体に接した状態となる。このため、半導体チップ３のソース電極３Ｓ全体が配線５６ＳＬに接した構造を、容易かつ的確に得ることができる。
　また、本実施の形態では、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを、めっきにより形成された配線３６ＤＳによって電気的に接続しているため、配線幅の自由度が高く、また、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを最短経路で接続することができる。このため、半導体装置の低インピーダンスや低オン抵抗を実現しやすくなる。従って、半導体装置の性能を向上させることができる。
　また、半導体チップ２，３だけでなく、それらを制御する半導体チップ４も、一緒にパッケージ化して１つの半導体装置とすることで、半導体チップ４を別にパッケージ化する場合と比べて、所望の回路を構成するのに必要な半導体装置の数を低減することができる。
　また、半導体チップ２のゲート電極２Ｇは、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６ＧＨを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、半導体チップ３のゲート電極３Ｇは、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）の配線５７ＧＬと、封止部３１で封止されたリード部２２と、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６ＧＬとを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、リード部２１は、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６Ｃを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。このように、半導体装置において、電気的に接続すべき部材同士を、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）に形成された配線３６，４０，４４と、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）に形成された配線５６，５７を用いて電気的に接続することができる。金属板やワイヤではなく、配線を用いているため、電気的な接続に要するスペースが少なくて済み、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の各構成部材のレイアウト設計も行いやすくなる。また、半導体装置の製造コストも抑制することができる。
　（実施の形態２）
　本実施の形態２の半導体装置１は、上記実施の形態１の半導体装置１の変形例である。図５１～図５３は、本実施の形態２の半導体装置１の製造工程を示す断面図であり、上記Ａ１－Ａ１線に対応する位置での断面図が示されている。
　以下では、本実施の形態２が上記実施の形態１と相違する点について説明し、上記実施の形態１と同様である点については、繰り返しの説明は省略する。
　図５１は、上記図７～図９と同じ工程段階の断面図である。図５１と上記図８とを比べると分かるように、本実施の形態２（図５１）では、リードフレーム２０は、半導体チップ４を搭載するためのダイパッド（半導体チップ搭載部）６１を更に有している。そして、半導体チップ４は、バックテープ２５上に配置されたリードフレーム２０のダイパッド６１上に、ＤＡＦ２６を介して固定される。ダイパッド６１の厚さは、リード部２１，２２，２３，２４の厚さよりも薄い。半導体チップ４とダイパッド６１とは、間に介在する絶縁性の接合材（ここではＤＡＦ２６）により、電気的に絶縁される。
　図５２は、上記図１７～図１９と同じ工程段階の断面図である。図５２と上記図１７とを比べると分かるように、本実施の形態２（図５２）では、基板３０の下面３０ｂからバックテープ２５を引き剥がすと、基板３０の下面３０ｂでダイパッド６１の下面が露出される。その代わり、基板３０の下面３０ｂにおいて、ＤＡＦ２６や半導体チップ４は露出されない。
　図５３は、上記４７～図４９と同じ工程段階の断面図である。図５３と上記図４７とを比べると分かるように、本実施の形態２（図５３）では、基板３０の下面３０ｂで露出するダイパッド６１の下面上にも配線５６が形成され得る。
　半導体装置の製造工程中における封止樹脂の熱硬化工程などにおいて、バックテープ２５が撓んで変形した場合には、バックテープ２５上に配置した半導体チップ２，３，４の位置がずれ、配線と各電極との接続に不具合が生じる虞がある。このため、半導体装置の製造工程中において、バックテープ２５が撓んで変形することは、できるだけ抑制することが望ましい。バックテープ２５上にリードフレーム２０が配置されない面積が小さいほど、バックテープ２５は撓みにくくなり、変形しにくくなる。本実施の形態２の場合は、リードフレーム２０がダイパッド６１を含んでいる分、バックテープ２５が撓んで変形することを、抑制しやすくなる。このため、半導体装置の接続不良を抑制することができる。
　また、本実施の形態２では、半導体チップ４の下にダイパッド６１と配線５６が存在するため、半導体チップ４で生じた熱を、ＤＡＦ２６およびダイパッド６１を通じてダイパッド６１の下の配線５６に伝導させ、そこから半導体装置１の実装先の配線基板に放熱させることができる。これにより、半導体チップ４で生じた熱を半導体装置１の外部に放熱しやすくなるため、半導体装置１の放熱特性をより向上させることができる。
　また、本実施の形態２の場合は、半導体チップ４はバックテープ２５上に直接的に搭載するわけではないため、半導体チップ４を搭載する際に、バックテープ２５の接着層が半導体チップ４の側面上にまで盛り上がる現象が生じる懸念はない。
　一方、本実施の形態２の場合は、ダイパッド６１の厚さが生じる分、半導体チップ４の厚さを薄くする必要がある。これにより半導体チップ４の取り回しの難易度が上がるため、その点においては、本実施の形態２よりも上記実施の形態１の方が有利である。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１　半導体装置
２，３，４　半導体チップ
２Ｄ，３Ｄ　ドレイン電極
２Ｇ，３Ｇ　ゲート電極
２Ｓ，３Ｓ　ソース電極
４Ｃ　電極
１２，１３　パワーＭＯＳＦＥＴ
１４　制御回路
２０　リードフレーム
２１，２２，２３，２４　リード部
２５　バックテープ
２６　ＤＡＦ
３０　基板
３０ａ　上面（基板上面）
３０ｂ　下面（基板下面）
３１　封止部
３１ａ　上面（封止部上面）
３１ｂ　下面（封止部下面）
３２　開口部
３４ａ　シード層
３４ｂ　金属層
３５　レジストパターン
３６，３６Ｃ，３６ＤＳ，３６ＧＨ，３６ＧＬ　配線
３７　絶縁層
４０　配線
４２　絶縁層
４４　配線
５１ａ　シード層
５１ｂ，５１ｃ　金属層
５３，５４　レジストパターン
５６，５６Ｃ，５６ＤＨ，５６ＳＬ，５７，５７ＧＬ　配線
５９　絶縁層
６１　ダイパッド

Claims (21)

  1. 　互いに反対側に位置する第１表面電極および第１裏面電極を有する第１半導体チップと、複数のリード部と、それらを封止する封止部とを有する基板と、
    　前記基板の第１主面上に形成された第１配線と、
    　を含み、
    　前記第１半導体チップの前記第１表面電極および前記第１裏面電極の一方は、前記基板の前記第１主面で露出されており、
    　前記基板の前記第１主面側において、前記第１配線は、前記第１半導体チップの前記第１表面電極および前記第１裏面電極の前記一方上と、前記封止部上とにわたって形成され、かつ、前記第１半導体チップの前記第１表面電極および前記第１裏面電極の前記一方の全体に接している、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１配線と前記第１半導体チップの前記第１表面電極および前記第１裏面電極の前記一方との間には、絶縁体は介在していない、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記基板の前記第１主面上に形成された第１絶縁層を更に含み、
    　平面視において、前記第１配線は前記第１絶縁層で囲まれており、
    　前記第１絶縁層から露出された前記第１配線は外部端子として機能する、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１半導体チップの前記第１裏面電極が、前記基板の前記第１主面で露出されており、
    　前記基板の前記第１主面側において、前記第１配線は、前記第１半導体チップの前記第１裏面電極上と前記封止部上とにわたって形成され、かつ、前記第１半導体チップの前記第１裏面電極全体に接している、半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記第１表面電極はソース用であり、
    　前記第１裏面電極はドレイン用であり、
    　前記第１半導体チップは、前記第１表面電極が形成された側の面に第１ゲート電極も有し、
    　更に、
    　前記基板の前記第１主面とは反対側の第２主面上に形成され、かつ前記第１半導体チップの前記第１表面電極に電気的に接続された第１ソース配線と、
    　前記基板の前記第２主面上に形成され、かつ前記第１半導体チップの前記第１ゲート電極に電気的に接続された第１ゲート配線と、
    　を含む、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記基板は、前記封止部で封止された第２半導体チップを更に有し、
    　前記第２半導体チップは、ドレイン用の第２裏面電極と、前記第２裏面電極とは反対側にソース用の第２表面電極および第２ゲート電極とを有し、
    　前記第２半導体チップの前記第２裏面電極は、前記基板の前記第２主面で露出されており、
    　前記第１ソース配線は、前記第１半導体チップの前記第１表面電極と前記第２半導体チップの前記第２裏面電極との両方に電気的に接続され、
    　更に、
    　前記基板の第１主面上に形成され、かつ前記第２半導体チップの第２表面電極に電気的に接続された第２ソース配線と、
    　前記基板の第１主面上に形成され、かつ前記第２半導体チップの第２ゲート電極に電気的に接続された第２ゲート配線と、
    　を含む、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記基板の前記第１主面上に形成された第１絶縁層を更に含み、
    　平面視において、前記第１配線および前記第２ソース配線は前記第１絶縁層で囲まれており、
    　前記第１絶縁層から露出された前記第１配線および前記第２ソース配線は、それぞれ外部端子として機能し、
    　前記第２ゲート配線は、前記第１配線および前記第２ソース配線よりも薄く、
    　前記第２ゲート配線は前記第１絶縁層で覆われている、半導体装置。
  8. 　請求項６記載の半導体装置において、
    　前記第２ソース配線は、前記第２半導体チップの前記第２表面電極全体に接する、半導体装置。
  9. 　請求項５記載の半導体装置において、
    　前記基板は、前記封止部で封止された第３半導体チップを更に有し、
    　前記基板の第２主面上に形成され、かつ前記第３半導体チップの複数の電極と前記複数のリード部とをそれぞれ電気的に接続する複数の第２配線を更に含む、半導体装置。
  10. 　請求項４記載の半導体装置において、
    　前記第１半導体チップの前記第１裏面電極は、めっきによる増膜が設けられている、半導体装置。
  11. 　以下の工程を含む半導体装置の製造方法：
    （ａ）シート部材上に、複数のリード部を有するリードフレームを配置する工程、
    （ｂ）前記シート部材上に、第１裏面電極を有する第１半導体チップを、前記第１裏面電極が前記シート部材に対向する向きで配置する工程、
    （ｃ）前記（ａ）工程および前記（ｂ）工程後、前記シート部材上に、前記第１半導体チップおよび前記複数のリード部を封止する封止部を形成する工程、
    　ここで、前記封止部は、前記シート部材に対向する第１主面と、前記第１主面とは反対側の第２主面とを有する、
    （ｄ）前記（ｃ）工程後、前記封止部から前記シート部材を剥がす工程、
    （ｅ）前記（ｄ）工程後、前記封止部の前記第１主面側に、前記第１半導体チップの前記第１裏面電極に電気的に接続された第１配線を形成する工程、
    　ここで、前記第１配線は、前記第１半導体チップの前記第１裏面電極全体に接する。
  12. 　請求項１１記載の半導体装置の製造方法において、
    　前記封止部の前記第１主面と前記第１半導体チップの前記第１裏面電極の表面とは、同一平面上に位置し、
    　前記（ｅ）工程では、前記第１配線は、前記封止部の前記第１主面上と前記第１半導体チップの前記第１裏面電極の表面上とにわたって形成される、半導体装置の製造方法。
  13. 　請求項１１記載の半導体装置の製造方法において、
    　前記第１配線と前記第１半導体チップの前記第１裏面電極との間には、絶縁体は介在していない、半導体装置の製造方法。
  14. 　請求項１１記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程後、前記封止部の前記第１主面上に、前記第１配線を覆うように、第１絶縁層を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁層を研磨して前記第１配線を露出させる工程、
    　を更に有し、
    　前記第１絶縁層から露出された前記第１配線は外部端子として機能する、半導体装置の製造方法。
  15. 　請求項１１記載の半導体装置の製造方法において、
    　前記第１半導体チップは、前記第１裏面電極とは反対側に第１ソース電極および第１ゲート電極を有し、
    　前記第１裏面電極はドレイン用であり、
    　（ｄ１）前記（ｄ）工程後で、前記（ｅ）工程前に、前記封止部の前記第２主面側に、前記第１半導体チップの前記第１ソース電極に電気的に接続された第１ソース配線と、前記第１半導体チップの前記第１ゲート電極に電気的に接続された第１ゲート配線を形成する工程、
    　を更に有する、半導体装置の製造方法。
  16. 　請求項１５記載の半導体装置の製造方法において、
    　（ｂ２）前記（ｃ）工程前に、ドレイン用の第２裏面電極を有する第２半導体チップを前記シート部材上に配置する工程、
    　を更に有し、
    　前記第２半導体チップは、前記第２裏面電極とは反対側に第２ソース電極および第２ゲート電極を有し、
    　前記（ｂ２）工程では、前記第２半導体チップは、前記第２ソース電極および前記第２ゲート電極が前記シート部材に対向する向きで前記シート部材上に配置され、
    　前記（ｃ）工程では、前記第２半導体チップも前記封止部によって封止され、
    　前記（ｅ）工程では、前記封止部の前記第１主面側に、前記第２半導体チップの前記第２ソース電極に電気的に接続された第２ソース配線と、前記第２半導体チップの前記第２ゲート電極に電気的に接続された第２ゲート配線も形成される、半導体装置の製造方法。
  17. 　請求項１６記載の半導体装置の製造方法において、
    　前記第２ソース配線は、前記第２半導体チップの前記第２ソース電極全体に接する、半導体装置の製造方法。
  18. 　請求項１６記載の半導体装置の製造方法において、
    　前記（ｄ１）工程で形成された前記第１ソース配線は、前記第１半導体チップの前記第１ソース電極と前記第２半導体チップの前記第２裏面電極との両方に電気的に接続される、半導体装置の製造方法。
  19. 　請求項１６記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程後、前記封止部の前記第１主面上に、前記第１配線、前記第２ソース配線および前記第２ゲート配線を覆うように、第１絶縁層を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁層を研磨して前記第１配線および前記第２ソース配線を露出させる工程、
    　を更に有し、
    　前記第２ゲート配線は、前記第１配線および前記第２ソース配線よりも薄く、
    　前記（ｇ）工程では、前記第２ゲート配線が前記第１絶縁層で覆われる状態が維持される、半導体装置の製造方法。
  20. 　請求項１５記載の半導体装置の製造方法において、
    　（ｂ１）前記（ｃ）工程前に、複数の電極を有する第３半導体チップを前記シート部材上に配置する工程、
    　を更に有し、
    　前記（ｃ）工程では、前記第３半導体チップも前記封止部によって封止され、
    　前記（ｄ１）工程では、前記封止部の前記第２主面側に、前記第３半導体チップの複数の電極と前記複数のリード部とをそれぞれ電気的に接続する複数の第２配線も形成される、半導体装置の製造方法。
  21. 　請求項１１記載の半導体装置の製造方法において、
    　前記（ｅ）工程では、前記封止部から露出する前記複数のリード部上に、前記第１配線と同層の導電膜が形成される、半導体装置の製造方法。
PCT/JP2023/010886 2022-04-21 2023-03-20 半導体装置および半導体装置の製造方法 WO2023203934A1 (ja)

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