JP7399149B2 - 半導体装置 - Google Patents
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Description
<回路構成について>
図1は、本発明の一実施の形態の半導体装置(半導体パッケージ)1の回路構成を示す回路図である。半導体装置1は、例えば、非絶縁型DC-DCコンバータや、あるいはインバータに用いることができる。図1において、符号1を付した一点鎖線で囲まれた部分が、半導体装置1に形成される回路を示す図である。そのうち、符号2を付した点線で囲まれた部分が、半導体チップ2に形成される部分であり、符号3を付した点線で囲まれた部分が、半導体チップ3に形成される部分であり、符号4を付した点線で囲まれた部分が、半導体チップ4に形成される部分である。
図2は、本実施の形態の半導体装置1の上面図であり、図3は、本実施の形態の半導体装置1の下面図(裏面図)である。図4~図7は、本実施の形態の半導体装置1の平面透視図であり、図8~図10は、本実施の形態の半導体装置1の断面図である。図11は、本実施の形態の半導体装置1に用いられている半導体チップ2,3の上面図であり、図12は、本実施の形態の半導体装置1に用いられている半導体チップ2,3の下面図(裏面図)である。
次に、本実施の形態の半導体装置1の製造工程について説明する。図13~図29は、本実施の形態の半導体装置1の製造工程を示す断面図である。図13~図29のうち、図13、図15、図18、図20、図22、図24、図26および図28は、各製造工程における、図4のA1-A1線に対応する半導体装置1の断面図であり、また、図14、図16、図17、図19、図21、図23、図25、図27および図29は、各製造工程における、図4のA2-A2線に対応する半導体装置1の断面図である。尚、図面上では1パッケージ分のみ図示しているが、面方向に複数のパッケージが連結した状態で、複数のパッケージを同時に製造することができる。これは他の実施形態においても同様である。
DC-DCコンバータやインバータのような電源回路などでは、ハイサイドスイッチ用の電界効果トランジスタと、ロウサイドスイッチ用の電界効果トランジスタとを直列に接続する。ハイサイドスイッチ用の電界効果トランジスタが形成されたハイサイド用半導体チップと、ロウサイドスイッチ用の電界効果トランジスタが形成されたロウサイド用半導体チップとを1つのパッケージとして半導体装置を構成すれば、それらの半導体チップを別々の半導体装置としてパッケージ化した場合に比べて、所望の回路を構成するのに必要な半導体装置の数を低減することができる。しかしながら、半導体装置内でハイサイド用半導体チップのソース電極とロウサイド用半導体チップのドレイン電極とを電気的に接続するには、電極間の配線に必要な部材を半導体装置内に配置する必要があるため、半導体装置の寸法の増大が懸念される。
図30は、本実施の形態2の半導体装置1aの回路構成を示す回路図である。図31~図33は、本実施の形態2の半導体装置1aの平面透視図であり、図34は、本実施の形態2の半導体装置1aの下面図(裏面図)であり、図35~図39は、本実施の形態2の半導体装置1aの断面図である。なお、図31は、絶縁体からなる構成物(封止部58,59および絶縁層64)を透視したときの半導体装置1aの平面透視図が示されている。また、図32は、図31において、更に配線62(配線62DS1,62DS2,62DS3,62GH1,62GH2,62GH3,62GL1,62GL2,62GL3,62C1,62C2)を透視したときの半導体装置1aの平面透視図が示されている。なお、図32では、実際に見えるのは、半導体チップ44,45,46のドレイン電極44D,45D,46Dであるが、理解を簡単にするために、半導体チップ44,45,46におけるゲート電極44G,45G,46Gおよびソース電極44S,45S,46Sの平面位置を、点線で示してある。また、図33は、図32において、更に半導体チップ41,42,43,44,45,46,47,48およびプラグ部63を透視したときの半導体装置1aの平面透視図が示されている。また、図35は、図31に示されるB1-B1線の位置での半導体装置1aの断面図であり、図36は、図31に示されるB2-B2線の位置での半導体装置1aの断面図であり、図37は、図31に示されるB3-B3線の位置での半導体装置1aの断面図である。また、図38は、配線62GL1、配線62C2に沿う位置での半導体装置1aの断面図であり、図39は、配線62GH1、配線62C1に沿う位置での半導体装置1aの断面図である。
配線62は、配線62DS1~62DS3と配線62GH1~62GH3と配線62GL1~62GL3と配線62C1,62C2とを含んでおり、それらは同層に形成されている。また、出力用導体部51,52,53、ゲート接続用導体部54,55,56およびリード8のそれぞれには、導電性のプラグ部(ビア部、ビア配線)63が形成されている。プラグ部63は、銅(Cu)などの金属材料からなり、封止部59に設けられた孔部内に形成されている。プラグ部63は、そのプラグ部63上の配線62と、そのプラグ部63の下の各導電体(出力用導体部51,52,53、ゲート接続用導体部54,55,56およびリード8)とを電気的に接続するために、設けられている。
図54~図58は、本実施の形態3の半導体装置1bの断面図である。図54は上記図35に相当し、図55は上記図36に相当し、図56は上記図37に相当し、図57は上記図38に相当し、図58は上記図39に相当するものである。
図67~図71は、本実施の形態4の半導体装置1cの断面図である。図72および図73は、本実施の形態4の半導体装置1cの平面透視図である。図72には、配線62が示されており、半導体チップ41,42,43,44,45,46,47,48の位置を点線で示してある。また、図73には、ダイパッド49,50、出力用導体部51,52,53、リード57、配線62GL1,62GL2,62GL3,62C2、プラグ部63および導体パターン66が示されており、半導体チップ41,42,43,44,45,46,47,48の位置を点線で示してある。
本実施の形態5は、上記実施の形態4の半導体装置1cに、更に上層の配線を追加し、半導体装置上に電子部品を搭載できるようにした変形例である。図83および図84は、本実施の形態5の半導体装置1dの断面図であり、図83は上記図67に相当し、図84は上記図71に相当するものである。
これまでは、リードフレームを用いる実施の形態について説明したが、本実施の形態6では、リードフレームを用いずに半導体装置を製造する場合について説明する。図85~図99は、本実施の形態6の半導体装置の製造工程を示す断面図である。図85~図99のうち、図85、図88、図91、図94および図97は、上記図67に相当する断面が示され、図86、図89、図92、図95および図98は、上記図70に相当する断面が示され、図87、図90、図93、図96および図99は、上記図71に対応する断面が示されている。
本実施の形態7でも、リードフレームを用いない半導体装置について説明する。図100~図114は、本実施の形態7の半導体装置の製造工程を示す断面図である。図100~図114のうち、図100、図103、図106、図109および図112は、上記図67に相当する断面が示され、図101、図104、図107、図110および図113は、上記図70に相当する断面が示され、図102、図105、図108、図111および図114は、上記図71に対応する断面が示されている。
2,3,4 半導体チップ
2D,3D ドレイン電極
2G,3G ゲート電極
2S,3S ソース電極
4C 電極
5,6,7 ダイパッド
6G ゲート接続用導体部
8 リード
9 封止部
10C,10D,10G,10S 接合材
12,13 パワーMOSFET
14 制御回路
21 孔部
22 プラグ部
23 開口部
24a,24b 金属膜
25 レジストパターン
26,26DS,26GL,26GH,26C1,26C2,26C3 配線
27 絶縁層
28 絶縁体部
29 開口部
30,30C,30DS 配線
31 電子部品
41,42,43,44,45,46,47,48 半導体チップ
41a,42a,43a,44a,45a,46a パワーMOSFET
47a,48a 制御回路
41D,42D,43D,44D,45D,46D ドレイン電極
41G,42G,43G,44G,45G,46G ゲート電極
41S,42S,43S,44S,45S,46S ソース電極
47C,48C 電極
49,50 ダイパッド
51,52,53 出力用導体部
54,55,56 ゲート接続用導体部
57 リード
58,59 封止部
61a,61C,61D,61G,61S 接合材
62,62C1,62C2,62DS1,62DS2,6sDS3,62GH1,62GH2,62GH3,62GL1,62GL2,62GL3 配線
63 プラグ部
64 絶縁層
65 絶縁体部
71 開口部
72 配線
73 絶縁層
74 開口部
75 配線
76 接合材
77 電子部品
81 金属板
81a,81b 金属層
82 金属パターン
91 絶縁基板
92 金属パターン
93 金属層
Claims (10)
- 第1チップ搭載部と、
第2チップ搭載部と、
主面および前記主面とは反対側の裏面を有し、前記第1チップ搭載部上に搭載された第1半導体チップと、
主面および前記主面とは反対側の裏面を有し、前記第2チップ搭載部上に搭載された第2半導体チップと、
主面および前記主面とは反対側の裏面を有し、前記第1チップ搭載部上に搭載された第3半導体チップと、
主面および前記主面とは反対側の裏面を有し、前記第2チップ搭載部上に搭載された第4半導体チップと、
前記第1チップ搭載部の少なくとも一部と、前記第2チップ搭載部の少なくとも一部と、前記第1半導体チップと、前記第2半導体チップと、前記第3半導体チップと、前記第4半導体チップとを封止する絶縁体部と、
を備える半導体装置であって、
前記第1半導体チップは、前記第1半導体チップの前記主面側に形成されたソース電極および前記第1半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第1チップ搭載部に対向する向きで前記第1チップ搭載部上に搭載され、
前記第2半導体チップは、前記第2半導体チップの前記主面側に形成されたソース電極および前記第2半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第2チップ搭載部に対向する向きで前記第2チップ搭載部上に搭載され、
前記第3半導体チップは、前記第3半導体チップの前記主面側に形成されたソース電極および前記第3半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第1チップ搭載部に対向する向きで前記第1チップ搭載部上に搭載され、
前記第4半導体チップは、前記第4半導体チップの前記主面側に形成されたソース電極および前記第4半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第2チップ搭載部に対向する向きで前記第2チップ搭載部上に搭載され、
前記絶縁体部内に、前記第1半導体チップの前記ソース電極と前記第2半導体チップの前記ドレイン電極とを電気的に接続する第1配線が形成され、
前記絶縁体部内に、前記第3半導体チップの前記ソース電極と前記第4半導体チップの前記ドレイン電極とを電気的に接続する第2配線が形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第1チップ搭載部上に搭載された第5半導体チップと、
前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第2チップ搭載部上に搭載された第6半導体チップと、
を更に備え、
前記第5半導体チップは、前記第5半導体チップの前記主面側に形成されたソース電極および前記第5半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第1チップ搭載部に対向する向きで前記第1チップ搭載部上に搭載され、
前記第6半導体チップは、前記第6半導体チップの前記主面側に形成されたソース電極および前記第6半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第2チップ搭載部に対向する向きで前記第2チップ搭載部上に搭載され、
前記絶縁体部内に、前記第5半導体チップの前記ソース電極と前記第6半導体チップの前記ドレイン電極とを電気的に接続する第3配線が形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記絶縁体部によって封止され、かつ複数の電極を有する第7半導体チップと、
前記絶縁体部によって封止され、かつ複数の電極を有する第8半導体チップと、
を更に備え、
前記第7半導体チップは、前記第1半導体チップ、前記第3半導体チップおよび前記第5半導体チップを制御する第1制御回路を含み、
前記第8半導体チップは、前記第2半導体チップ、前記第4半導体チップおよび前記第6半導体チップを制御する第2制御回路を含む、半導体装置。 - 請求項1記載の半導体装置において、
前記第1チップ搭載部および前記第2チップ搭載部は、単層または複数層の金属層からなり、
前記第1半導体チップは、前記第1チップ搭載部上に導電性の第1接合材を介して載置され、前記第2半導体チップは、前記第2チップ搭載部上に導電性の第2接合材を介して載置され、前記第3半導体チップは、前記第1チップ搭載部上に導電性の第3接合材を介して載置され、前記第4半導体チップは、前記第2チップ搭載部上に導電性の第4接合材を介して載置されている、半導体装置。 - 請求項4記載の半導体装置において、
前記第1チップ搭載部の第1半導体チップおよび前記第3半導体チップを載置する面とは反対側の裏面と、前記第2チップ搭載部の第2半導体チップおよび前記第4半導体チップを載置する面とは反対側の裏面と、前記絶縁体部の裏面とが、同一平面上にある、半導体装置。 - 請求項4記載の半導体装置において、
前記絶縁体部は、前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップおよび前記第4半導体チップを封止する第1絶縁体部と、前記第1チップ搭載部および前記第2チップ搭載部を封止する第2絶縁体部とを有し、
前記第1チップ搭載部の第1半導体チップおよび前記第3半導体チップを載置する面とは反対側の裏面と、前記第2チップ搭載部の第2半導体チップおよび前記第4半導体チップを載置する面とは反対側の裏面と、前記第2絶縁体部の裏面とが、同一平面上にある、半導体装置。 - 請求項1記載の半導体装置において、
前記絶縁体部の裏面において、前記第1チップ搭載部と前記第2チップ搭載部とが露出している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体チップおよび前記第3半導体チップのそれぞれには、ハイサイドスイッチ用の電界効果トランジスタが形成され、
前記第2半導体チップおよび前記第4半導体チップのそれぞれには、ロウサイドスイッチ用の電界効果トランジスタが形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記第1半導体チップ、前記第3半導体チップおよび前記第5半導体チップのそれぞれには、ハイサイドスイッチ用の電界効果トランジスタが形成され、
前記第2半導体チップ、前記第4半導体チップおよび前記第6半導体チップのそれぞれには、ロウサイドスイッチ用の電界効果トランジスタが形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記絶縁体部によって封止され、かつ複数の電極を有する第7半導体チップと、
前記絶縁体部によって封止され、かつ複数の電極を有する第8半導体チップと、
を更に備え、
前記第7半導体チップは、前記第1半導体チップおよび前記第3半導体チップを制御する第1制御回路を含み、
前記第8半導体チップは、前記第2半導体チップおよび前記第4半導体チップを制御する第2制御回路を含む、半導体装置。
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