WO2023079825A1 - 半導体装置 - Google Patents

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WO2023079825A1
WO2023079825A1 PCT/JP2022/033288 JP2022033288W WO2023079825A1 WO 2023079825 A1 WO2023079825 A1 WO 2023079825A1 JP 2022033288 W JP2022033288 W JP 2022033288W WO 2023079825 A1 WO2023079825 A1 WO 2023079825A1
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semiconductor chip
semiconductor device
wiring
semiconductor
chip
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PCT/JP2022/033288
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敬史 鈴木
Original Assignee
アオイ電子株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present invention relates to a semiconductor device, and can be suitably used, for example, in a semiconductor device in which a semiconductor chip including a high-side switch field effect transistor and a semiconductor chip including a low-side switch field effect transistor are sealed together. It is a thing.
  • a DC-DC converter has a configuration in which a high-side switch power MOSFET and a low-side switch power MOSFET are connected in series. Therefore, a semiconductor device is used in which a semiconductor chip formed with a power MOSFET for a high-side switch and a semiconductor chip formed with a power MOSFET for a low-side switch are packaged together.
  • Patent Document 1 describes a technique related to a semiconductor device in which a three-terminal semiconductor chip on which a vertical MOS transistor is formed is resin-sealed.
  • Patent Document 2 describes a technique related to a semiconductor package including a semiconductor chip having a source electrode and a gate electrode formed on the front surface side and a drain electrode formed on the back surface side. .
  • Patent Document 3 discloses a technique related to a semiconductor package in which a first semiconductor chip including a high-side switching element and a second semiconductor chip including a low-side switching element are molded. Are listed.
  • a semiconductor chip formed with a power MOSFET for a high-side switch and a semiconductor chip formed with a power MOSFET for a low-side switch are packaged together, a semiconductor chip for the high-side switch is formed inside the semiconductor device. and the power MOSFET for the low-side switch may be connected in series. Even in such a semiconductor device, it is desired to achieve miniaturization as much as possible.
  • a semiconductor device includes: a first chip mounting portion; a second chip mounting portion; a first semiconductor chip mounted on the first chip mounting portion; and a second semiconductor chip mounted on the second semiconductor chip, and an insulator portion sealing them.
  • the first semiconductor chip has a source electrode formed on a main surface side and a drain electrode formed on a back surface side opposite to the main surface, and the drain electrode is formed on the first chip mounting portion. is mounted on the first chip mounting portion in a facing direction.
  • the second semiconductor chip has a source electrode formed on the main surface side and a drain electrode formed on the back surface side opposite to the main surface side, and the source electrode is mounted on the second chip. mounted on the second chip mounting portion in a direction facing the portion.
  • a first wiring is formed in the insulator portion to electrically connect the source electrode of the first semiconductor chip and the drain electrode of the second semiconductor chip.
  • the size of the semiconductor device can be reduced.
  • FIG. 1 is a circuit diagram showing the circuit configuration of the semiconductor device of Embodiment 1;
  • FIG. 1 is a top view of the semiconductor device of Embodiment 1;
  • FIG. 2 is a bottom view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a plan perspective view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a plan perspective view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a plan perspective view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a plan perspective view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a plan perspective view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a cross-sectional view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a cross-sectional view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a cross-sectional view of the semiconductor device of Embodiment 1;
  • FIG. 1 is
  • FIG. 1 is a cross-sectional view of the semiconductor device of Embodiment 1;
  • FIG. 1 is a top view of a semiconductor chip;
  • FIG. It is a bottom view of a semiconductor chip.
  • 4 is a cross-sectional view of the semiconductor device of the first embodiment during a manufacturing process;
  • FIG. 14 is a cross-sectional view of the same semiconductor device as in FIG. 13 during the manufacturing process;
  • FIG. 14 is a plan view of the semiconductor device during the manufacturing process following FIG. 13;
  • FIG. 16 is a plan view of the same semiconductor device as in FIG. 15 during the manufacturing process;
  • FIG. 17 is a plan view of the semiconductor device during the manufacturing process following FIG. 16;
  • FIG. 18 is a plan view of the semiconductor device during the manufacturing process following FIG. 17;
  • FIG. 17 is a plan view of the semiconductor device during the manufacturing process following FIG. 17;
  • FIG. 19 is a plan view of the same semiconductor device as in FIG. 18 during the manufacturing process;
  • FIG. 19 is a plan view of the semiconductor device during the manufacturing process following FIG. 18;
  • FIG. 21 is a plan view of the same semiconductor device as in FIG. 20 during the manufacturing process;
  • FIG. 21 is a plan view of the semiconductor device during the manufacturing process following FIG. 20;
  • FIG. 23 is a plan view of the same semiconductor device as in FIG. 22 during the manufacturing process;
  • FIG. 23 is a plan view of the semiconductor device during the manufacturing process following FIG. 22;
  • FIG. 25 is a plan view of the same semiconductor device as in FIG. 24 during the manufacturing process;
  • FIG. 25 is a plan view of the semiconductor device during the manufacturing process following FIG. 24;
  • FIG. 27 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 26; 27 is a plan view of the semiconductor device during the manufacturing process following FIG. 26; FIG. 29 is a plan view of the same semiconductor device as in FIG. 28 during the manufacturing process;
  • FIG. 3 is a circuit diagram showing a circuit configuration of a semiconductor device according to a second embodiment;
  • FIG. 11 is a plan perspective view of a semiconductor device according to a second embodiment;
  • FIG. 11 is a plan perspective view of a semiconductor device according to a second embodiment;
  • FIG. 11 is a plan perspective view of a semiconductor device according to a second embodiment;
  • FIG. 10 is a bottom view of the semiconductor device of Embodiment 2;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment;
  • FIG. 13 is a cross-sectional view of the semiconductor device of the second embodiment during the manufacturing process;
  • FIG. 41 is a cross-sectional view of the same semiconductor device as in FIG. 40 during the manufacturing process; 41 is a plan view of the semiconductor device during the manufacturing process following FIG. 40;
  • FIG. 40 is a cross-sectional view of the same semiconductor device as in FIG. 40 during the manufacturing process;
  • FIG. 43 is a plan view of the same semiconductor device as in FIG. 42 during the manufacturing process;
  • FIG. 43 is a plan view of the semiconductor device during the manufacturing process following FIG. 42;
  • FIG. 45 is a plan view of the same semiconductor device as in FIG. 44 during the manufacturing process;
  • FIG. 45 is a plan view of the semiconductor device during the manufacturing process following FIG. 44;
  • FIG. 47 is a plan view of the same semiconductor device as in FIG. 46 during the manufacturing process; 47 is a plan view of the semiconductor device during the manufacturing process following FIG. 46;
  • FIG. 49 is a plan view of the same semiconductor device as in FIG. 48 during the manufacturing process;
  • FIG. 49 is a plan view of the semiconductor device during the manufacturing process following FIG. 48;
  • FIG. 51 is a plan view of the same semiconductor device as in FIG.
  • FIG. 51 is a plan view of the semiconductor device during the manufacturing process following FIG. 50;
  • FIG. FIG. 53 is a plan view of the same semiconductor device as in FIG. 52 during the manufacturing process;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment;
  • FIG. 11 is
  • FIG. 13 is a cross-sectional view of the semiconductor device of the third embodiment during the manufacturing process;
  • FIG. 60 is a cross-sectional view of the same semiconductor device as in FIG. 59 during the manufacturing process; 60 is a plan view of the semiconductor device during the manufacturing process following FIG. 59;
  • FIG. FIG. 62 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 61;
  • FIG. 62 is a plan view of the semiconductor device during the manufacturing process following FIG. 61;
  • FIG. 64 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 63;
  • 64 is a plan view of the semiconductor device during the manufacturing process following FIG. 63;
  • FIG. FIG. 66 is a plan view of the same semiconductor device as in FIG. 65 during the manufacturing process;
  • FIG. 65 is a plan view of the same semiconductor device as in FIG. 65 during the manufacturing process;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a plan perspective view of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a plan perspective view of a semiconductor device according to a fourth embodiment;
  • FIG. 20 is a cross-sectional view of the semiconductor device of the fourth embodiment during the manufacturing process;
  • FIG. 20 is a cross-sectional view of the semiconductor device of the fourth embodiment during the manufacturing process;
  • FIG. 75 is a cross-sectional view during the manufacturing process of the same semiconductor device as in FIG. 74;
  • FIG. 75 is a cross-sectional view during the manufacturing process of the same semiconductor device as in FIG. 74;
  • 75 is a plan view of the semiconductor device during the manufacturing process following FIG. 74;
  • FIG. 78 is a plan view of the same semiconductor device as in FIG. 77 during the manufacturing process;
  • FIG. 78 is a plan view of the same semiconductor device as in FIG. 77 during the manufacturing process;
  • FIG. 78 is a plan view of the semiconductor device during the manufacturing process following FIG. 77;
  • FIG. FIG. 81 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 80;
  • FIG. 81 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 80;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fifth embodiment;
  • FIG. 20 is a cross-sectional view of the semiconductor device of Embodiment 6 during the manufacturing process;
  • FIG. 86 is a cross-sectional view during the manufacturing process of the same semiconductor device as in FIG. 85;
  • FIG. 86 is a cross-sectional view during the manufacturing process of the same semiconductor device as in FIG. 85;
  • FIG. 86 is a plan view of the semiconductor device during the manufacturing process following FIG. 85;
  • FIG. 89 is a plan view during the manufacturing process of the same semiconductor device as in FIG.
  • FIG. 89 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 88;
  • FIG. 89 is a plan view of the semiconductor device during the manufacturing process following FIG. 88;
  • FIG. 92 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 91;
  • FIG. 92 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 91;
  • FIG. 92 is a plan view of the semiconductor device during the manufacturing process following FIG. 91;
  • FIG. 95 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 94;
  • FIG. 95 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 94;
  • 95 is a plan view of the semiconductor device during the manufacturing process following FIG.
  • FIG. 98 is a plan view of the same semiconductor device as in FIG. 97 during the manufacturing process;
  • FIG. 98 is a plan view of the same semiconductor device as in FIG. 97 during the manufacturing process;
  • FIG. 22 is a cross-sectional view of the semiconductor device of Embodiment 7 during the manufacturing process;
  • 101 is a cross-sectional view of the same semiconductor device as in FIG. 100 during the manufacturing process;
  • FIG. 101 is a cross-sectional view of the same semiconductor device as in FIG. 100 during the manufacturing process;
  • FIG. 101 is a plan view of the semiconductor device during the manufacturing process following FIG. 100;
  • FIG. 104 is a plan view of the same semiconductor device as in FIG. 103 during the manufacturing process;
  • FIG. 104 is a plan view of the same semiconductor device as in FIG. 103 during the manufacturing process; FIG. 104 is a plan view of the semiconductor device during the manufacturing process following FIG. 103; FIG. 107 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 106; FIG. 107 is a plan view during the manufacturing process of the same semiconductor device as in FIG. 106; FIG. 107 is a plan view of the semiconductor device during the manufacturing process following FIG. 106; FIG. 110 is a plan view of the same semiconductor device as in FIG. 109 during the manufacturing process; FIG. 110 is a plan view of the same semiconductor device as in FIG. 109 during the manufacturing process; FIG. 110 is a plan view of the semiconductor device during the manufacturing process following FIG. 109; FIG. 113 is a plan view of the same semiconductor device as in FIG. 112 during the manufacturing process; FIG. 113 is a plan view of the same semiconductor device as in FIG. 112 during the manufacturing process; FIG. 113 is a plan view of the same semiconductor
  • a field effect transistor is described as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but a non-oxidized film is not excluded as a gate insulating film.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 1 is a circuit diagram showing a circuit configuration of a semiconductor device (semiconductor package) 1 according to one embodiment of the present invention.
  • the semiconductor device 1 can be used, for example, as a non-insulated DC-DC converter or an inverter.
  • a portion surrounded by a dashed line denoted by reference numeral 1 is a diagram showing a circuit formed in the semiconductor device 1.
  • the portion surrounded by the dotted line with reference numeral 2 is the portion formed on the semiconductor chip 2
  • the portion surrounded by the dotted line with reference numeral 3 is the portion formed on the semiconductor chip 3.
  • a portion surrounded by a dotted line with reference numeral 4 is a portion formed on the semiconductor chip 4 .
  • a semiconductor device 1 has semiconductor chips 2, 3, and 4. These three semiconductor chips 2, 3, and 4 are sealed in one package to form the semiconductor device 1. is formed.
  • a power MOSFET 12 is formed in the semiconductor chip 2
  • a power MOSFET 13 is formed in the semiconductor chip 3
  • a control circuit 14 is formed in the semiconductor chip 4 .
  • the power MOSFET for example, a trench gate type MOSFET or the like can be used.
  • the semiconductor chip 2 has a source electrode 2S electrically connected to the source (S) of the power MOSFET 12 formed within the semiconductor chip 2 and the drain (D) of the power MOSFET 12 formed within the semiconductor chip 2. and a gate electrode 2G electrically connected to the gate (G) of the power MOSFET 12 formed in the semiconductor chip 2 .
  • the semiconductor chip 3 has a source electrode 3S electrically connected to the source (S) of the power MOSFET 13 formed in the semiconductor chip 3 and a drain (D) of the power MOSFET 13 formed in the semiconductor chip 3. It has an electrically connected drain electrode 3 D and a gate electrode 3 G electrically connected to the gate (G) of the power MOSFET 13 formed in the semiconductor chip 3 .
  • the semiconductor chip 4 also has a plurality of electrodes 4C electrically connected to the control circuit 14 formed within the semiconductor chip 4 .
  • the power MOSFET 12 is a field effect transistor for a high side switch (high potential side switch), and the power MOSFET 13 is a field effect transistor for a low side switch (low potential side switch).
  • the power MOSFET 12 and the power MOSFET 13 are connected in series between the terminals T1 and T2, the drain (D) of the power MOSFET 12 is connected to the terminal T1, and the source (S) of the power MOSFET 12 is connected to the drain of the power MOSFET 13. (D), and the source (S) of the power MOSFET 13 is connected to the terminal T2.
  • the drain electrode 2D of the semiconductor chip 2 is electrically connected to the terminal T1
  • the source electrode 2S of the semiconductor chip 2 is electrically connected to the drain electrode 3D of the semiconductor chip 3
  • the A source electrode 3S is electrically connected to the terminal T2.
  • the terminal T3 is electrically connected to both the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3. As shown in FIG.
  • Terminals T1, T2, and T3 are external terminals (terminals for external connection) of the semiconductor device 1 .
  • a power supply potential (VIN) is supplied to the terminal T1 from a power supply external to the semiconductor device 1 or the like.
  • a reference potential lower than the power supply potential, for example, a ground potential (GND) is supplied to the terminal T2.
  • the terminal T3 is an output terminal.
  • the terminal T3 is connected to a load provided outside the semiconductor device 1, for example.
  • the gate electrode 2G of the semiconductor chip 2 is electrically connected to the electrode 4C of the semiconductor chip 4, and the gate electrode 3G of the semiconductor chip 3 is electrically connected to another electrode 4C of the semiconductor chip 4.
  • a control circuit 14 formed within the semiconductor chip 4 includes a circuit (drive circuit) for controlling the operations of the power MOSFETs 12 and 13 .
  • the control circuit 14 can control the operation of the power MOSFETs 12 and 13 by controlling the gate voltage supplied from the electrode 4C of the semiconductor chip 4 to the gate electrodes 2G and 3G of the semiconductor chips 2 and 3.
  • Still another electrode 4C of the semiconductor chip 4 is electrically connected to the terminal T4.
  • the terminal T4 is also an external terminal of the semiconductor device 1, and the control circuit 14 can be connected to a circuit outside the semiconductor device 1 through the terminal T4.
  • FIG. 2 is a top view of the semiconductor device 1 of this embodiment
  • FIG. 3 is a bottom view (rear view) of the semiconductor device 1 of this embodiment
  • 4 to 7 are plan perspective views of the semiconductor device 1 of the present embodiment
  • FIGS. 8 to 10 are cross-sectional views of the semiconductor device 1 of the present embodiment
  • 11 is a top view of the semiconductor chips 2 and 3 used in the semiconductor device 1 of this embodiment
  • FIG. 12 is a top view of the semiconductor chips 2 and 3 used in the semiconductor device 1 of this embodiment.
  • 1 is a bottom view (rear view) of FIG.
  • FIG. 2 shows a state in which the electronic component 31 is mounted on the semiconductor device 1 .
  • FIG. 4 shows a plan perspective view of the semiconductor device 1 when the components (the insulating layer 27 and the sealing portion 9) made of an insulator are seen through.
  • 5 shows a perspective plan view of the semiconductor device 1 when the wirings 30 (wirings 30DS and 30C) are further seen through in
  • FIG. 6 shows a plan perspective view of the semiconductor device 1 when the wirings 26 (wirings 26DS, 26GH, 26GL, 26C1, 26C2, 26C3) are further seen through in FIG.
  • FIG. 1 shows a state in which the electronic component 31 is mounted on the semiconductor device 1 .
  • FIG. 4 shows a plan perspective view of the semiconductor device 1 when the components (the insulating layer 27 and the sealing portion 9) made of an insulator are seen through.
  • 5 shows a perspective plan view of the semiconductor device 1 when the wirings 30 (wirings 30DS and 30C) are further seen through in
  • FIG. 6 shows
  • FIG. 6 shows a perspective plan view of the semiconductor device 1 when the semiconductor chips 2, 3, 4 and the plug portion 22 are further seen through in FIG. 8 is a cross-sectional view of the semiconductor device 1 along the line A1-A1 shown in FIG. 4, and FIG. 9 is a cross-sectional view of the semiconductor device 1 along the line A2-A2 shown in FIG. 10 is a cross-sectional view of the semiconductor device 1 taken along line A3-A3 shown in FIG.
  • the semiconductor chip 2 formed with the power MOSFET 12 for the high side switch, the semiconductor chip 3 formed with the power MOSFET 13 for the low side switch, and the control circuit 14 are formed.
  • the semiconductor chip 4 is packaged together to form one semiconductor device 1 .
  • a case where a QFN (Quad Flat Non-leaded package) type surface-mounted semiconductor package is applied as the semiconductor device 1 will be described as an example.
  • a specific configuration of the semiconductor device 1 of the present embodiment will be described below with reference to FIGS. 2 to 12.
  • the semiconductor device 1 of the present embodiment includes die pads (chip mounting portions) 5, 6, 7, semiconductor chips 2, 3, 4 mounted on the respective die pads 5, 6, 7, a plurality of leads 8, and and a sealing portion (sealing resin portion) 9 for sealing the .
  • the sealing portion 9 is made of, for example, an insulating resin material such as a thermosetting resin.
  • the sealing portion 9 has a top surface 9a as one main surface, a bottom surface 9b as a main surface opposite to the top surface 9a, and four side surfaces connecting the top surface 9a and the bottom surface 9b.
  • a plurality of leads 8 of the semiconductor device 1 are arranged side by side on the outer periphery of the semiconductor device 1 , and the lower surface of each lead 8 is exposed on the lower surface 9 b of the sealing portion 9 .
  • the lower surfaces of the die pads 5, 6, and 7 are also exposed from the lower surface 9b of the sealing portion 9.
  • the die pads 5 , 6 , 7 are spaced apart from each other, and a sealing portion 9 is filled between the die pads 5 , 6 , 7 .
  • Each of the semiconductor chips 2, 3 and 4 has a front surface which is one main surface and a back surface which is a main surface on the opposite side. 12 shows the back side of each semiconductor chip 2, 3.
  • FIG. 12 shows the back side of each semiconductor chip 2, 3.
  • the source electrode 2S and the gate electrode 2G are formed on the front surface side of the semiconductor chip 2, and the drain electrode 2D is formed on the back surface side of the semiconductor chip 2. That is, in the semiconductor chip 2, the source electrode 2S and the gate electrode 2G, and the drain electrode 2D are formed on the surfaces opposite to each other. Similarly, in the semiconductor chip 3, the source electrode 3S and the gate electrode 3G are formed on the front side of the semiconductor chip 3, and the drain electrode 3D is formed on the back side of the semiconductor chip 3. As shown in FIG. That is, in the semiconductor chip 3, the source electrode 3S, the gate electrode 3G, and the drain electrode 3D are formed on the surfaces opposite to each other.
  • a plurality of electrodes 4C are formed on the surface side of the semiconductor chip 4.
  • the electrodes 4C are electrodes for connection formed on the pad electrodes of the semiconductor chip 4, and are columnar electrodes, for example.
  • the semiconductor chip 2 and the semiconductor chip 3 are mounted upside down (front and back). 5 side), while the back side of the semiconductor chip 3 faces upward and the front side faces downward (die pad 6 side).
  • the semiconductor chip 2 is bonded to the upper surface of the die pad 5 with the conductive bonding material 10D such that the source electrode 2S and the gate electrode 2G face upward, and the drain electrode 2D faces the upper surface of the die pad 5. .
  • the drain electrode 2D of the semiconductor chip 2 and the die pad 5 are electrically connected via the conductive bonding material 10D.
  • the semiconductor chip 3 is bonded to the upper surface of the die pad 6 via a conductive bonding material 10S with the drain electrode 3D facing upward and the source electrode 3S facing the upper surface of the die pad 6.
  • FIG. As a result, the source electrode 3S of the semiconductor chip 3 and the die pad 6 are electrically connected via the conductive bonding material 10S.
  • the gate electrode 3G of the semiconductor chip 3 is electrically connected to the gate connection conductor 6G.
  • the gate electrode 3G of the semiconductor chip 3 is electrically connected to the gate connecting conductor portion 6G via a conductive bonding material 10G. It is preferable that the gate connecting conductor portion 6G is not exposed on the bottom surface 9b of the sealing portion 9. As shown in FIG. For example, by half-etching the lower surface side of the gate connection conductor portion 6G to make the gate connection conductor portion 6G thinner than the die pads 5, 6, and 7 and the lead 8, the lower surface of the sealing portion 9 is etched. At 9b, the lower surfaces of the die pads 5, 6, 7 and leads 8 are exposed, but the gate connection conductor portion 6G can be prevented from being exposed.
  • the semiconductor chip 4 is bonded to the upper surface of the die pad 7 with an insulating or conductive bonding material 10C with the electrode 4C facing upward and the back surface of the semiconductor chip 4 facing the upper surface of the die pad 7.
  • the die pads 5, 6, 7, the gate connection conductor 6G, and the plurality of leads 8 are made of a conductor, preferably a metal material such as copper (Cu) or a copper alloy (for example, a copper alloy containing nickel).
  • a plated film (for example, a nickel plated film) can be formed on the surface if necessary. Also, if the die pads 5, 6, 7, the gate connection conductor 6G, and the plurality of leads 8 are formed from a single lead frame, there is no need to combine a plurality of members, and the semiconductor device can be manufactured using the lead frame. 1 is easier to manufacture.
  • the source electrode 2S and gate electrode 2G of the semiconductor chip 2 and the plurality of electrodes 4C of the semiconductor chip 4 are exposed on the upper surface of the sealing portion 9.
  • an opening is provided in the sealing portion 9 above the source electrode 2S of the semiconductor chip 2 so as to expose the source electrode 2S.
  • An opening is provided in the sealing portion 9 above the gate electrode 2G of the semiconductor chip 2 so as to expose the gate electrode 2G.
  • a wiring (wiring layer, patterned conductor layer) 26 is formed on the upper surface of the sealing portion 9 .
  • the wiring 26 includes a wiring 26DS, a wiring 26GH, a wiring 26GL, a wiring 26C1, a wiring 26C2, and a wiring 26C3.
  • Each wiring 26DS, 26GH, 26GL, 26C1, 26C2, 26C3 included in the wiring 26 is formed in the same layer.
  • a conductive plug portion 22 is formed on each of the die pads 5 and 6, the gate connection conductor portion 6G and the lead 8. As shown in FIG.
  • the plug portion 22 is made of a metal material such as copper (Cu) and formed in a hole provided in the sealing portion 9 .
  • the plug portion 22 is used to electrically connect the wiring 26 on the plug portion 22 and the conductor (the die pad 5, the die pad 6, the gate connection conductor portion 6G or the lead 8) under the plug portion 22. , is provided.
  • the wiring 26DS is a wiring for electrically connecting the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3.
  • the wiring 26DS is located on the source electrode 2S of the semiconductor chip 2 and electrically connected to the source electrode 2S, and located on the drain electrode 3D of the semiconductor chip 3 and electrically connected to the drain electrode 3D. It integrally has a part to be connected and a part to connect them.
  • the wiring 26GL is a wiring for electrically connecting the gate electrode 3G of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 26GL is located on and electrically connected to the plug portion 22 provided on the gate connection conductor portion 6G, and the other end of the wiring 26GL is connected to the semiconductor chip. 4 and is electrically connected to the electrode 4C.
  • the gate electrode 3G of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4 are connected by the conductive bonding material 10G, the gate connection conductor portion 6G, the plug portion 22 (the plug formed on the gate connection conductor portion 6G). 22) and the wiring 26GL are electrically connected.
  • the wiring 26 GH is a wiring for electrically connecting the gate electrode 2 G of the semiconductor chip 2 and the electrode 4 C of the semiconductor chip 4 .
  • One end of the wiring 26GH is located on the gate electrode 2G of the semiconductor chip 2 and is electrically connected to the gate electrode 2G, and the other end of the wiring 26GH is located on the electrode 4C of the semiconductor chip 4. and electrically connected to the electrode 4C.
  • the wiring 26C1 is wiring for electrically connecting the lead 8 and the electrode 4C of the semiconductor chip 4. One end of the wiring 26C1 is positioned on and electrically connected to the plug portion 22 provided on the lead 8, and the other end of the wiring 26C1 is connected to the electrode 4C of the semiconductor chip 4. located above and electrically connected to its electrode 4C.
  • the wiring 26C2 is a wiring for electrically connecting the drain electrode 2D of the semiconductor chip 2 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 26C2 is positioned on and electrically connected to the plug portion 22 provided on the die pad 5, and the other end of the wiring 26C2 is connected to the electrode 4C of the semiconductor chip 4. located above and electrically connected to its electrode 4C.
  • the drain electrode 2D of the semiconductor chip 2 and the electrode 4C of the semiconductor chip 4 are connected through the conductive bonding material 10D, the die pad 5, the plug portion 22 (the plug portion 22 formed on the die pad 5) and the wiring 26C2. electrically connected.
  • the wiring 26C3 is a wiring for electrically connecting the source electrode 3S of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4.
  • One end of the wiring 26C3 is positioned on and electrically connected to the plug portion 22 provided on the die pad 6, and the other end of the wiring 26C3 is connected to the electrode 4C of the semiconductor chip 4. located above and electrically connected to its electrode 4C.
  • the source electrode 3S of the semiconductor chip 3 and the electrode 4C of the semiconductor chip 4 are connected through the conductive bonding material 10S, the die pad 6, the plug portion 22 (the plug portion 22 formed on the die pad 6) and the wiring 26C3. electrically connected.
  • An insulating layer 27 is formed on the upper surface of the sealing portion 9 so as to cover the wiring 26 .
  • the sealing portion 9 and the insulating layer 27 form an insulator portion (sealing insulator) that seals the semiconductor chips 2, 3, 4, the die pads 5, 6, 7, the gate connection conductor portion 6G, and the plurality of leads 8. part) 28 is configured. At least a part of the die pads 5, 6, 7, the gate connection conductor portion 6G, and the plurality of leads 8 may be sealed with the insulator portion 28, but the semiconductor chips 2, 3, 4 are sealed with the insulator portion. 28 is preferably not exposed.
  • the number of wiring layers and insulating layers formed on the sealing portion 9 can be increased. Become.
  • a wiring (wiring layer, patterned conductor layer) 30 is formed on the insulating layer 27 .
  • the wiring 30 is electrically connected to the wiring 26 through an opening (hole) 29 provided in the insulating layer 27 .
  • the wiring 30 includes a wiring 30DS electrically connected to the wiring 26DS and a wiring 30C electrically connected to the wiring 26C1. It is preferable to provide a plurality of openings 29 for connecting the wiring 26DS and the wiring 30DS.
  • the wiring 30DS is electrically connected to both the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 through the wiring 26DS.
  • the wiring 30DS corresponds to the terminal T3 in FIG. 1 and can function as an output terminal.
  • the wiring 30C is electrically connected to the lead 8 through the wiring 26C1 and the plug portion 22 (the plug portion 22 formed on the lead 8). A ground potential, for example, is supplied to the wiring 30C through the lead 8, the plug portion 22 and the wiring 26C1.
  • the wirings 26 and 30 and the plug portion 22 constitute the wiring structure of the semiconductor device 1 .
  • the gate electrode 2G of the semiconductor chip 2, the gate electrode 3G of the semiconductor chip 3, and the plurality of leads 8 are electrically connected to the electrodes 4C of the semiconductor chip 4 through the wiring structure of the semiconductor device 1, respectively.
  • the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 are electrically connected through the wiring structure of the semiconductor device 1.
  • the electronic component 31 (see FIG. 2) can be mounted on the semiconductor device 1.
  • the electronic component 31 can be mounted on the semiconductor device 1.
  • one electrode of the electronic component 31 is electrically connected to the wiring 30DS, and the other electrode is electrically connected to the wiring 30C.
  • the formation of the wiring 30C can be omitted. Also, the formation of the wiring 30 itself can be omitted, in which case the wiring 26DS exposed from the opening of the insulating layer 27 can be used as the output terminal (terminal T3) of the semiconductor device 1.
  • FIGS. 13, 15, 18, 20, 22, 24, 26 and 28 show the semiconductor device corresponding to line A1-A1 in FIG. 4 in each manufacturing process.
  • FIGS. 14, 16, 17, 19, 21, 23, 25, 27 and 29 are taken along line A2-A2 of FIG. 4 in each manufacturing process.
  • 2 is a cross-sectional view of the corresponding semiconductor device 1; FIG. Although only one package is shown in the drawing, a plurality of packages can be manufactured simultaneously in a state where the plurality of packages are connected in the plane direction. This also applies to other embodiments.
  • a lead frame is prepared.
  • the lead frame has a frame (not shown), die pads 5, 6 and 7 connected to the frame, a gate connection conductor 6G and a plurality of leads 8.
  • FIG. The lead frame is used while being adhered to a back tape (not shown) such as a polyimide film.
  • FIGS. 15 and 16 a die bonding process is performed to mount the semiconductor chips 2, 3, 4 on the die pads 5, 6, 7.
  • FIG. the semiconductor chip 2 and the semiconductor chip 3 are placed in opposite directions when mounted on the die pad. That is, the semiconductor chip 2 is mounted on the upper surface of the die pad 5 via the conductive bonding material 10D with the source electrode 2S and the gate electrode 2G facing upward and the drain electrode 2D facing the upper surface of the die pad 5. .
  • the semiconductor chip 3 is arranged such that the drain electrode 3D faces upward, the source electrode 3S faces the upper surface of the die pad 6, and the gate electrode 3G of the semiconductor chip 3 faces the upper surface of the gate connection conductor 6G.
  • the semiconductor chip 4 is mounted on the upper surface of the die pad 7 with the back surface of the semiconductor chip 4 facing the upper surface of the die pad 7 via an insulating or conductive bonding material 10C. After that, the bonding materials 10D, 10S, 10G, and 10C are cured. As a result, the semiconductor chip 2 is fixed to the die pad 5, and the drain electrode 2D of the semiconductor chip 2 and the die pad 5 are electrically connected via the conductive bonding material 10D.
  • the semiconductor chip 3 is fixed to the die pad 6, and the source electrode 3S of the semiconductor chip 3 and the die pad 6 are electrically connected via the conductive bonding material 10S, and the gate electrode 3G of the semiconductor chip 3 is connected. It is electrically connected to the gate connecting conductor 6G via a conductive bonding material 10G.
  • the semiconductor chip 4 is fixed to the die pad 7 .
  • the conductive bonding material a conductive paste-type bonding material (for example, silver paste) or a solder material can be used. In the case of joining using a solder material, the electrode on the side of the semiconductor chip to be soldered may have a laminated structure including a nickel layer.
  • a sealing portion (sealing portion) for sealing the semiconductor chips 2, 3, 4, the die pads 5, 6, 7, the gate connection conductor portion 6G, and the plurality of leads 8 A resin portion) 9 is formed.
  • the semiconductor chips 2, 3, 4 and their respective electrodes 2S, 2G, 3D, 4C are covered with the sealing portion 9 and are not exposed from the sealing portion 9.
  • the lower surface side of the lead frame is fixed to the back tape, the lower surfaces of the die pads 5, 6, 7 and leads 8 are flush with the lower surface 9b of the sealing portion 9.
  • the thickness of the gate connecting conductor portion 6G is made thinner than that of the lead 8 by half-etching from the lower surface side or the like. Therefore, since the sealing portion 9 is also formed on the lower surface of the gate connecting conductor portion 6G, the gate connecting conductor portion 6G is not exposed on the lower surface 9b of the sealing portion 9. As shown in FIG.
  • a hole 21 is formed in the sealing portion 9 by, for example, laser processing.
  • the hole portion 21 is formed downward from the upper surface side of the sealing portion 9 .
  • the hole portion 21 is formed on the lead 8, the gate connection conductor portion 6G, the die pad 5 at a position not overlapping the semiconductor chip 2 in plan view, and the die pad 6 at a position not overlapping the semiconductor chip 3 in plan view. above and above, respectively.
  • lead 8, gate connecting conductor 6G, die pad 5 and die pad 6 are exposed.
  • a conductive plug portion 22 is formed in the hole portion 21 of the sealing portion 9 using an electrolytic plating method or the like.
  • the plug portion 22 is made of a metal material such as copper (Cu) and formed so as to fill the hole portion 21 .
  • a plug portion 22 formed on the lead 8 is electrically connected to the lead 8 .
  • the plug portion 22 formed on the gate connection conductor portion 6G is electrically connected to the gate connection conductor portion 6G.
  • the plug portion 22 formed on the die pad 5 is electrically connected to the die pad 5 .
  • the plug portion 22 formed on the die pad 6 is electrically connected to the die pad 6 .
  • the upper surface 9a of the sealing portion 9 is polished to reduce the thickness of the sealing portion 9. Then, as shown in FIGS. By polishing to at least reach the electrode 4C and the plug portion 22, the upper surface of the electrode 4C and the upper surface of the plug portion 22 are exposed from the upper surface 9a of the sealing portion 9. FIG.
  • openings are formed on the source electrode 2S of the semiconductor chip 2, the gate electrode 2G, and the drain electrode 3D of the semiconductor chip 3 in the sealing portion 9 by laser processing or the like. forming part 23; At the bottom of the opening 23, the source electrode 2S of the semiconductor chip 2, the gate electrode 2G of the semiconductor chip 2, and the drain electrode 3D of the semiconductor chip 3 are exposed.
  • a copper film having a thickness of about 4 to 10 ⁇ m, for example, may be formed in advance on the electrodes 2S, 2G, and 3D. good.
  • the back tape is peeled off, thereby exposing the bottom surface 9b of the sealing portion 9 and the bottom surfaces of the die pads 5, 6 and 7 and the leads 8.
  • a metal film 24a is formed using an electroless plating method.
  • the metal film 24a is formed on the upper surface 9a of the sealing portion 9, the source electrode 2S exposed from the opening 23, the gate electrode 2G, the drain electrode 3D, and the electrode 4C exposed from the upper surface 9a of the sealing portion 9. It is formed continuously on the upper surface and on the upper surface of the plug portion 22 exposed from the upper surface 9 a of the sealing portion 9 .
  • a resist pattern 25 is formed on the metal film 24a.
  • a metal film 24b is formed on the exposed portion of the metal film 24a that is not covered with the resist pattern 25 by electroplating.
  • the wiring 26 is formed of the metal film 24a and the metal film 24b on the metal film 24a.
  • the wiring 26 includes the wiring 26DS, the wiring 26GH, the wiring 26GL, the wiring 26C1, the wiring 26C2, and the wiring 26C3.
  • an insulating layer 27 is formed on the upper surface 9a of the sealing portion 9 so as to cover the wiring 26.
  • the insulating layer 27 is made of, for example, an insulating resin material such as a thermosetting resin. 28 and 29, for the sake of simplification, the metal film 24a and the metal film 24b constituting the wiring 26 are not shown separately, but shown as an integrated unit (the same applies to FIGS. 8 and 9). ).
  • an opening 29 is formed in the insulating layer 27 .
  • a portion of the wiring 26 is exposed at the bottom of the opening 29 .
  • wiring 30 is formed on the insulating layer 27 . Since the method of forming the wiring 30 is basically the same as the method of forming the wiring 26, the repeated description thereof will be omitted here.
  • the wiring 30 is electrically connected to the wiring 26 exposed from the opening 29 .
  • the wiring 30 includes the wiring 30DS and the wiring 30C.
  • the semiconductor device 1 After that, by cutting the adjacent packages with a dicing blade, the semiconductor device 1 can be obtained.
  • the semiconductor device 1 of the present embodiment includes die pads 5 and 6, a semiconductor chip 2 mounted on the die pad 5, a semiconductor chip 3 mounted on the die pad 6, and an insulator portion 28 sealing them. It has The semiconductor chip 2 has a source electrode 2S formed on the front side and a drain electrode 2D formed on the back side. The semiconductor chip 3 has a source electrode 3S formed on the front side and a drain formed on the back side. It has an electrode 3D.
  • the semiconductor chip 2 and the semiconductor chip 3 are mounted on the die pad with the top and bottom (front and back) reversed. That is, the semiconductor chip 2 is mounted on the die pad 5 with the drain electrode 2D facing the die pad 5, and the semiconductor chip 3 is mounted on the die pad 6 with the source electrode 3S facing the die pad 6.
  • a wiring 26DS for electrically connecting the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 is formed in the insulator portion 28. As shown in FIG.
  • a high-side semiconductor chip (corresponding to the semiconductor chip 2) and a low-side semiconductor chip (corresponding to the semiconductor chip 3) are mounted on the die pad with the top and bottom (front and back) facing the same direction.
  • both the high-side semiconductor chip and the low-side semiconductor chip are mounted on the die pad with the drain electrode facing the die pad.
  • the high-side die pad on which the high-side semiconductor chip is mounted is electrically connected to the drain electrode of the high-side semiconductor chip
  • the low-side die pad on which the low-side semiconductor chip is mounted is connected to the low-side semiconductor chip. It will be electrically connected to the drain electrode of the chip.
  • the source electrode of the high-side semiconductor chip and the drain electrode of the low-side semiconductor chip in the semiconductor device in order to electrically connect the source electrode of the high-side semiconductor chip and the drain electrode of the low-side semiconductor chip in the semiconductor device, the source electrode of the high-side semiconductor chip and the low-side semiconductor chip must be electrically connected to each other. It is conceivable to electrically connect the die pad using a metal plate. However, this requires an area (space) required for connecting the low-side die pad and the metal plate, resulting in an increase in the dimensions of the semiconductor device. For example, the distance between the high-side semiconductor chip and the low-side semiconductor chip is increased, and the source electrode of the high-side semiconductor chip and the low-side die pad are connected with a metal plate. An increase in the size of the semiconductor device is caused by increasing the distance.
  • the semiconductor chip 2 is mounted on the die pad 5 with the drain electrode 2D facing the die pad 5
  • the semiconductor chip 3 is mounted on the die pad 6 with the source electrode 3S facing the die pad 6. It is mounted on 6.
  • the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 both face the upper side (the side opposite to the die pad).
  • the height position of the drain electrode 3D is approximately the same as that of the drain electrode 3D. Therefore, the wiring 26DS formed in the insulator portion 28 can be used to electrically connect the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 easily and accurately.
  • the present embodiment it is not necessary to electrically connect the die pad 6 on which the semiconductor chip 3 is mounted and the source electrode 2S of the semiconductor chip 2 with a metal plate or the like. There is no need to secure a space necessary for mounting the semiconductor chip 3, and a space for connecting a metal plate to the die pad 6 on which the semiconductor chip 3 is mounted.
  • the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 can be easily and accurately electrically connected by the wiring 26DS. can be done. Therefore, the distance between the semiconductor chips 2 and 3 can be reduced, and the semiconductor device can be miniaturized (reduced area).
  • the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 are electrically connected by the wiring 26DS instead of the metal plate.
  • the wiring 26DS can connect the source electrode 2S of the semiconductor chip 2 and the drain electrode 3D of the semiconductor chip 3 with the shortest route. Therefore, it becomes easier to realize low impedance and low on-resistance of the semiconductor device. Therefore, the performance of the semiconductor device can be improved.
  • Width W1 (see FIG. 5) is preferably larger than width W2 of other wirings 26GH, 26GL, 26C1, 26C2 and 26C3.
  • the wiring width corresponds to the width (dimension) in the direction substantially perpendicular to the thickness direction of the wiring and substantially perpendicular to the direction of current flowing through the wiring.
  • the semiconductor chips 2 and 3 are packaged together to form one semiconductor device.
  • the semiconductor chip 4 that controls them are packaged together to form one semiconductor device.
  • the gate electrode 2G of the semiconductor chip 2 can be electrically connected to the electrode 4C of the semiconductor chip 4 using the wiring 26GH formed in the insulator portion 28.
  • the gate electrode 3G of the semiconductor chip 3 can be electrically connected to the electrode 4C of the semiconductor chip 4 using the wiring 26GL formed in the insulator portion 28.
  • the leads 8 can be electrically connected to the electrodes 4C of the semiconductor chip 4 using the wirings 26C1 formed in the insulator portion 28.
  • the members to be electrically connected can be electrically connected using the wiring formed in the insulator portion 28 . Since wiring is used instead of metal plates and wires, the space required for electrical connection is small, and the size of the semiconductor device can be reduced (reduced area). In addition, layout design of each component of the semiconductor device is facilitated. Also, the manufacturing cost of the semiconductor device can be suppressed.
  • FIG. 30 is a circuit diagram showing the circuit configuration of the semiconductor device 1a of the second embodiment.
  • 31 to 33 are plan perspective views of the semiconductor device 1a of the second embodiment
  • FIG. 34 is a bottom view (rear view) of the semiconductor device 1a of the second embodiment
  • FIGS. 39 is a cross-sectional view of the semiconductor device 1a of the second embodiment.
  • FIG. 31 shows a plan perspective view of the semiconductor device 1a when the constituents (the sealing portions 58 and 59 and the insulating layer 64) made of an insulator are seen through.
  • FIG. 32 is a plan perspective view of the semiconductor device 1a when the wirings 62 (wirings 62DS1, 62DS2, 62DS3, 62GH1, 62GH2, 62GH3, 62GL1, 62GL2, 62GL3, 62C1, 62C2) are further seen through in FIG. It is shown.
  • the drain electrodes 44D, 45D, and 46D of the semiconductor chips 44, 45, and 46 are actually visible.
  • 45G, 46G and source electrodes 44S, 45S, 46S are indicated by dotted lines.
  • 33 shows a plan perspective view of the semiconductor device 1a when the semiconductor chips 41, 42, 43, 44, 45, 46, 47, 48 and the plug portion 63 are further seen through in FIG.
  • FIG. 35 is a cross-sectional view of the semiconductor device 1a along the line B1-B1 shown in FIG. 31, and FIG. 36 is a cross-sectional view of the semiconductor device 1a along the line B2-B2 shown in FIG. 37 is a cross-sectional view of the semiconductor device 1a taken along line B3-B3 shown in FIG. 38 is a cross-sectional view of the semiconductor device 1a along the wirings 62GL1 and 62C2, and FIG. 39 is a cross-sectional view of the semiconductor device 1a along the wirings 62GH1 and 62C1.
  • the cross-sectional view of the semiconductor device 1a along the wiring 62GL2 and the cross-sectional view of the semiconductor device 1a along the wiring 62GL3 are omitted from FIG. .
  • the cross-sectional view of the semiconductor device 1a along the wiring 62GH2 and the cross-sectional view of the semiconductor device 1a along the wiring 62GH3 are different from FIG. do.
  • a pair of series-connected power MOSFETs 41a and 44a, 42a and 45a, and 43a and 46a are connected in parallel between terminals T49 and T50.
  • a power supply potential (VIN) is supplied to the terminal T49, and a reference potential lower than the power supply potential, for example, a ground potential (GND) is supplied to the terminal T50.
  • the gates of the power MOSFETs 41a, 42a and 43a for high side switches are connected to a control circuit 47a, and the gates of the power MOSFETs 44a, 45a and 46a for low side switches are connected to a control circuit 48a.
  • the terminal T51 is connected to the source of the power MOSFET 41a and the drain of the power MOSFET 44a
  • the terminal T52 is connected to the source of the power MOSFET 42a and the drain of the power MOSFET 45a
  • the terminal T53 is connected to the source of the power MOSFET 43a and the drain of the power MOSFET 46a.
  • the terminals T51, T52, and T53 are terminals for output, and are connected to loads provided outside the semiconductor device 1a, for example.
  • semiconductor chips 41, 42 and 43 for high side switches, semiconductor chips 44, 45 and 46 for low side switches, and semiconductor chips 47 and 48 for control are integrated into one package. Together, they form a semiconductor device 1a.
  • the structure of the semiconductor device 1a of the second embodiment will be described below with reference to FIGS. 30 to 39.
  • FIG. 1a The structure of the semiconductor device 1a of the second embodiment will be described below with reference to FIGS. 30 to 39.
  • the semiconductor device 1a of the second embodiment includes semiconductor chips 41, 42, 43, 44, 45, 46, 47 and 48, die pads (chip mounting portions) 49 and 50, and output conductor portions 51, 52 and 53. , gate connection conductor portions 54 , 55 , 56 , a plurality of leads 57 , sealing portions 58 , 59 for sealing them, and an insulating layer 64 .
  • a power MOSFET 41a is formed in the semiconductor chip 41, and similarly, power MOSFETs 42a to 46a are formed in the semiconductor chips 42 to 46, respectively.
  • a control circuit 47a for controlling the semiconductor chips 41, 42 and 43 for high side switches is formed in the semiconductor chip 47, and a control circuit 47a for controlling the semiconductor chips 44, 45 and 46 for low side switches is formed in the semiconductor chip 48.
  • a control circuit 48a is formed.
  • the semiconductor chip 41 has a source electrode 41S and a gate electrode 41G on the front surface side, and a drain electrode 41D on the opposite rear surface side.
  • each of the corresponding semiconductor chips 42 to 46 has source electrodes 42S to 46S and gate electrodes 42G to 46G on the front side and drain electrodes 42D to 46D on the opposite rear side.
  • the semiconductor chip 47 has a plurality of electrodes 47C electrically connected to the control circuit 47a in the semiconductor chip 47 on the surface side.
  • the semiconductor chip 48 has a plurality of electrodes 48C electrically connected to the control circuit 48a in the semiconductor chip 48 on the surface side.
  • the semiconductor chips 41 , 42 , 43 are mounted on a common die pad 49 with the drain electrodes 41 D, 42 D, 43 D facing the die pad 49 .
  • the drain electrodes 41D, 42D, 43D are electrically connected to a common die pad 49 via a conductive bonding material 61D.
  • the semiconductor chips 44 , 45 , 46 are mounted on a common die pad 50 with the source electrodes 44 S, 45 S, 46 S facing the die pad 50 .
  • the source electrodes 44S, 45S, 46S are electrically connected to a common die pad 49 via a conductive bonding material 61S.
  • the semiconductor chips 41, 42, and 43 have the same top and bottom (front and back) directions, and the semiconductor chips 44, 45, and 46 have the same top and bottom ( However, the semiconductor chips 41, 42, 43 and the semiconductor chips 44, 45, 46 are oriented upside down (front and back).
  • the gate electrode 44G of the semiconductor chip 44 faces the gate connection conductor 54 and is electrically connected to the gate connection conductor 54 via a conductive bonding material 61G.
  • the gate electrode 45G of the semiconductor chip 45 faces the gate connection conductor 55 and is electrically connected to the gate connection conductor 55 via a conductive bonding material 61G.
  • a gate electrode 46G of the semiconductor chip 46 faces the gate connection conductor 56 and is electrically connected to the gate connection conductor 56 via a conductive bonding material 61G.
  • the die pads 49, 50, the output conductors 51, 52, 53, the gate connection conductors 54, 55, 56, and the plurality of leads 57 are made of conductors, and are made of the same material as the die pads 5, 6, 7, etc. and separated from each other with a sealing portion 58 interposed therebetween.
  • the height position of the top surface of the sealing portion 58 is the height position of the top surfaces of the die pads 49 and 50 , the output conductor portions 51 , 52 and 53 , the gate connection conductor portions 54 , 55 and 56 and the plurality of leads 57 . and almost the same.
  • the sealing portion 58 is formed to fill between the die pads 49 and 50 , the output conductor portions 51 , 52 and 53 , the gate connection conductor portions 54 , 55 and 56 and the plurality of leads 57 .
  • the semiconductor chip 47 and the semiconductor chip 48 are placed on the sealing portion 58 with the back surfaces of the semiconductor chips 47 and 48 facing the sealing portion 58 via an insulating or conductive bonding material 61C. is installed.
  • the sealing portion 58 is made of an insulator, and is made of the same material as the sealing portion 9, for example.
  • the lower surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53 and the plurality of leads 57 are exposed, but the gate connection conductor portions 54, 55 and 56 are exposed. preferably not.
  • the sealing portion 59 is made of an insulator, and is made of, for example, the same material as the sealing portion 58 .
  • the source electrodes 41S, 41S, 41S and the gate electrodes 41G, 41G, 41G of the semiconductor chips 41, 42, 43, the drain electrodes 44D, 45D, 46D of the semiconductor chips 44, 45, 46, the semiconductor Openings are provided to expose the electrodes 47C and 48C of the chips 47 and 48, respectively.
  • a wiring 62 is formed on the upper surface of the sealing portion 59 .
  • the wiring 62 includes wirings 62DS1 to 62DS3, wirings 62GH1 to 62GH3, wirings 62GL1 to 62GL3, and wirings 62C1 and 62C2, which are formed in the same layer.
  • a conductive plug portion (via portion, via wiring) 63 is formed in each of the output conductor portions 51 , 52 and 53 , the gate connection conductor portions 54 , 55 and 56 and the lead 8 .
  • the plug portion 63 is made of a metal material such as copper (Cu) and formed in a hole provided in the sealing portion 59 .
  • the plug portion 63 includes a wiring 62 on the plug portion 63 and respective conductors (output conductor portions 51, 52, 53, gate connection conductor portions 54, 55, 56, and lead 8) under the plug portion 63. is provided to electrically connect the
  • the wiring 62DS1 is a wiring for electrically connecting the source electrode 41S of the semiconductor chip 41 and the drain electrode 44D of the semiconductor chip 44.
  • the wiring 62DS1 is located on the source electrode 41S of the semiconductor chip 41 and is electrically connected to the source electrode 41S, and is located on the drain electrode 44D of the semiconductor chip 44 and is electrically connected to the drain electrode 44D. It integrally has a part that connects the parts and a part that connects them.
  • the source electrode 41S of the semiconductor chip 41 and the drain electrode 44D of the semiconductor chip 44 are electrically connected through the wiring 62DS1.
  • the plug portion 63 formed on the output conductor portion 51 is interposed between the wiring 62DS1 and the output conductor portion 51. As shown in FIG. As a result, the wiring 62DS1 and the output conductor portion 51 are electrically connected through the plug portion 63 on the output conductor portion 51.
  • the wiring 62DS2 electrically connects the source electrode 42S of the semiconductor chip 42 and the drain electrode 45D of the semiconductor chip 45, and connects the wiring 62DS2 and the wiring 62DS2 through the plug portion 63 on the output conductor portion 52. It electrically connects with the output conductor portion 52 .
  • the wiring 62DS3 electrically connects the source electrode 43S of the semiconductor chip 43 and the drain electrode 46D of the semiconductor chip 46, and connects the wiring 62DS3 and the wiring 62DS3 through the plug portion 63 on the output conductor portion 53. It electrically connects with the output conductor portion 53 .
  • the wiring 62GL1 is a wiring for electrically connecting the gate electrode 44G of the semiconductor chip 44 and the electrode 48C of the semiconductor chip 48.
  • One end of the wiring 62GL1 is located on the plug portion 63 provided on the gate connection conductor portion 54 and is electrically connected to the plug portion 63, and the other end of the wiring 62GL1 is connected to the semiconductor chip 48. and is electrically connected to the electrode 48C.
  • the plug portion 63 arranged between the gate connection conductor portion 54 and the wiring 62GL1 electrically connects the gate connection conductor portion 54 and the wiring 62GL1.
  • the gate electrode 44G of the semiconductor chip 44 and the electrode 48C of the semiconductor chip 48 are electrically connected through the conductive bonding material 61G, the gate connection conductor portion 54, the plug portion 63 and the wiring 62GL1.
  • the wiring 62GL2 connects the gate electrode 45G of the semiconductor chip 45 and the electrode 48C of the semiconductor chip 48 through the conductive bonding material 61G, the gate connection conductor portion 55, the plug portion 63, and the wiring 62GL2. , electrically connected.
  • the wiring 62GL3 connects the gate electrode 46G of the semiconductor chip 46 and the electrode 48C of the semiconductor chip 48 through the conductive bonding material 61G, the gate connection conductor portion 56, the plug portion 63, and the wiring 62GL2. , electrically connected.
  • the wiring 62GH1 is a wiring for electrically connecting the gate electrode 41G of the semiconductor chip 41 and the electrode 47C of the semiconductor chip 47.
  • One end of the wiring 62GH1 is located on the gate electrode 41G of the semiconductor chip 41 and is electrically connected to the gate electrode 41G, and the other end of the wiring 62GH1 is located on the electrode 47C of the semiconductor chip 47. is electrically connected to its electrode 47C.
  • the gate electrode 41G of the semiconductor chip 41 and the electrode 47C of the semiconductor chip 47 are electrically connected through the wiring 62GH1.
  • the wiring 62GH2 electrically connects the gate electrode 42G of the semiconductor chip 42 and the electrode 47C of the semiconductor chip 47 through the wiring 62GH2.
  • the wiring 62GH3 electrically connects the gate electrode 43G of the semiconductor chip 43 and the electrode 47C of the semiconductor chip 47 through the wiring 62GH3.
  • the wiring 62C1 is a wiring for electrically connecting the lead 57 and the electrode 47C of the semiconductor chip 47.
  • One end of the wiring 62C1 is located on the plug portion 63 provided on the lead 57 and is electrically connected to the plug portion 63, and the other end of the wiring 62C1 is connected to the electrode 47C of the semiconductor chip 47. located above and electrically connected to its electrode 47C.
  • the plug portion 63 arranged between the lead 57 and the wiring 62C1 electrically connects the lead 57 and the wiring 62C1.
  • the lead 57 and the electrode 47C of the semiconductor chip 47 are electrically connected through the plug portion 63 and the wiring 62C1.
  • the wiring 62C2 electrically connects the lead 57 and the electrode 48C of the semiconductor chip 48 through the plug portion 63 and the wiring 62C2.
  • An insulating layer 64 is formed on the upper surface of the sealing portion 59 so as to cover the wiring 62 .
  • An insulator portion 65 for sealing the connecting conductor portions 54, 55, 56 and the plurality of leads 57 is formed.
  • the die pads 49, 50, the output conductors 51, 52, 53, the gate connection conductors 54, 55, 56, and the plurality of leads 57 may be at least partially sealed with the insulator 65.
  • the semiconductor chips 41 , 42 , 43 , 44 , 45 , 46 , 47 , 48 are not exposed from the insulator portion 65 .
  • the number of wiring layers and insulating layers formed on the sealing portion 59 can be increased. Become.
  • the output conductor portions 51, 52, 53 correspond to the terminals T51, T52, T53 in the circuit diagram of FIG. 30, respectively, and function as output terminals.
  • the die pad 49 corresponds to the terminal T49 in the circuit diagram of FIG. 30, and the die pad 50 corresponds to the terminal T50 in the circuit diagram of FIG.
  • 40 to 53 are cross-sectional views showing manufacturing steps of the semiconductor device 1a of the second embodiment.
  • 40, 42, 44, 46, 48, 50 and 52 of FIGS. 40 to 53 are cross sections of the semiconductor device 1a corresponding to line B1-B1 in FIG. 29 in respective manufacturing steps.
  • It is a diagram. 41, 43, 45, 47, 49, 51 and 53 are cross-sectional views of semiconductor device 1a corresponding to the same cutting lines as in FIG. 36 in respective manufacturing steps.
  • the lead frame includes a frame (not shown here), die pads 49, 50 connected to the frame, output conductors 51, 52, 53, gate connection conductors 54, 55, 56 and a plurality of leads. 57.
  • the lead frame is used while being adhered to a back tape (not shown) such as a polyimide film.
  • a sealing portion 58 is formed. 41 and 42, at the stage where the sealing portion 58 is formed, the thickness of the sealing portion 58 is thicker than the die pads 49, 50 and the like, and the die pads 49, 50 and the output conductor portions 51, 52 , 53 , gate connection conductors 54 , 55 , 56 and a plurality of leads 57 are covered with a sealing portion 58 not only on the side surfaces but also on the top surface. Since the lower surface side of the sealing portion 58 is fixed to the back tape, the lower surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53, the gate connection conductor portions 54, 55 and 56 and the plurality of leads 57 are fixed. becomes flush with the lower surface of the sealing portion 58 .
  • the upper surface of the sealing portion 58 is polished to reduce the thickness of the sealing portion 58 .
  • the top surfaces of the die pads 49 and 50 , the output conductors 51 , 52 and 53 , the gate connection conductors 54 , 55 and 56 and the plurality of leads 57 are exposed from the sealing portion 58 .
  • a die bonding process is performed.
  • the semiconductor chips 41, 42 and 43 are mounted on the die pad 49
  • the semiconductor chips 44, 45 and 46 are mounted on the die pad 50
  • the semiconductor chips 47 and 48 are mounted on the sealing portion 58. .
  • the semiconductor chips 41, 42, 43 and the semiconductor chips 44, 45, 46 are placed in opposite directions when mounted on the die pad. That is, the semiconductor chips 41, 42, 43 have the source electrodes 41S, 42S, 43S and the gate electrodes 41G, 42G, 43G facing upward, and the drain electrodes 41D, 42D, 43D facing the upper surface of the die pad 49. It is mounted on the upper surface of 49 via a conductive bonding material 61D.
  • the semiconductor chips 44, 45, 46 have drain electrodes 44D, 45D, 46D facing upward, source electrodes 44S, 45S, 46S facing the upper surface of the die pad 50, and gate electrodes 44G, 45G, 46G for gate connection.
  • conductive bonding is performed on the upper surface of the die pad 50 via a conductive bonding material 61S and on the upper surfaces of the gate connection conductors 54, 55, 56. It is mounted via the material 61G.
  • the semiconductor chips 47 and 48 are mounted on the upper surface of the sealing portion 58 with the back surfaces of the semiconductor chips 47 and 48 facing the upper surface of the sealing portion 58 via an insulating or conductive bonding material 61C.
  • bonding materials 61D, 61S, 61G conductive paste-type bonding materials (for example, silver paste) or solder materials can be used.
  • DAF Die Attach Film
  • a sealing portion 59 for sealing the semiconductor chips 41, 42, 43, 44, 45, 46, 47 and 48 is formed.
  • the semiconductor chips 41 to 48 and their respective electrodes 41S to 46S, 41G to 46G, 41D to 46D, 47C and 48C are covered with the sealing portion 59 and are not exposed from the sealing portion 59.
  • a hole is formed in the sealing portion 59 by, for example, laser processing, and then a conductive plug portion 63 is formed in the hole by electroplating or the like.
  • the plug portions 63 are formed on the lead 57, the output conductor portions 51, 52 and 53, and the gate connection conductor portions 54, 55 and 56, respectively.
  • the upper surface of the sealing portion 59 is polished to reduce the thickness of the sealing portion 59 .
  • the top surfaces of the electrodes 47C and 48C and the top surface of the plug portion 63 are exposed from the top surface of the sealing portion 59 .
  • an opening is formed in the sealing portion 59 using laser processing or the like.
  • the openings of the sealing portion 59 are formed on the electrodes 41S to 43S, 41G to 43G, and 44D to 46D of the semiconductor chips 41 to 46 so that the electrodes are exposed.
  • the back tape is peeled off, thereby exposing the lower surface of the sealing portion 59 and the lower surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53, and the leads 57.
  • wiring 62 is formed. Since the method of forming the wiring 62 is the same as the method of forming the wiring 26 in the first embodiment, the description thereof is omitted. As described above, the wiring 62 includes wirings 62DS1-62DS3, 62GH1-62GH3, 62GL1-62GL3, 62C1 and 62C2.
  • an insulating layer 64 is formed on the upper surface of the sealing portion 59 so as to cover the wiring 62.
  • the insulating layer 64 is made of an insulator such as a resin material.
  • the semiconductor device 1a After that, by cutting the adjacent packages with a dicing blade, the semiconductor device 1a can be obtained.
  • the semiconductor chips 41, 42, 43 and the semiconductor chips 44, 45, 46 are mounted on the die pad with their top and bottom (front and back) reversed. That is, the semiconductor chips 41, 42, 43 are mounted on the die pad 49 with the drain electrodes 41D, 42D, 43D facing the die pad 49, and the semiconductor chips 44, 45, 46 have the source electrodes 44S, 45S, 46S. It is mounted on the die pad 50 facing the die pad 50 .
  • Wiring 62DS1 for electrically connecting the source electrode 41S of the semiconductor chip 41 and the drain electrode 44D of the semiconductor chip 44, the source electrode 42S of the semiconductor chip 42 and the drain electrode 45D of the semiconductor chip 45 are provided in the insulator portion 65. and a wiring 62DS3 for electrically connecting the source electrode 43S of the semiconductor chip 43 and the drain electrode 46D of the semiconductor chip 46 to each other. This makes it possible to obtain the effects described in the first embodiment.
  • the second embodiment as a form of mounting a plurality of sets of two semiconductor chips which have a source electrode and a drain electrode on mutually opposite surfaces and are connected in series, a configuration of mounting three sets is exemplified.
  • two sets of semiconductor chips may be used, or four sets or more may be used.
  • FIG. 3 is cross-sectional views of the semiconductor device 1b of the third embodiment.
  • 54 corresponds to FIG. 35
  • FIG. 55 corresponds to FIG. 36
  • FIG. 56 corresponds to FIG. 37
  • FIG. 57 corresponds to FIG. 38
  • FIG. 58 corresponds to FIG. is.
  • FIG. 57 corresponds to a cross-sectional view of the semiconductor device 1b along the wiring 62GL1 and the wiring 62C2.
  • the cross-sectional view of the semiconductor device 1b along the wirings 62GL2 and 62C2 and the cross-sectional view of the semiconductor device 1b along the wirings 62GL3 and 62C2 are different in reference numerals from FIG. 57, but have the same structure. Therefore, the figure is omitted.
  • FIG. 58 corresponds to a cross-sectional view of the semiconductor device 1b along the wiring 62GH1.
  • the cross-sectional view of the semiconductor device 1a at the position along the wiring 62GH2 and the cross-sectional view of the semiconductor device 1a at the position along the wiring 62GH3 are omitted from FIG.
  • a combination of the sealing portion 58 and the sealing portion 59 in the semiconductor device 1a of the second embodiment corresponds to the sealing portion 58a in the semiconductor device 1b of the third embodiment.
  • the semiconductor chips 47 and 48 are mounted on the upper surface of the sealing portion 58a.
  • the insulating layer 64 is formed on the upper surface of the sealing portion 58a so as to cover the wiring 62 and the semiconductor chips 47 and 48. As shown in FIG. Reflecting that the semiconductor chips 47 and 48 are mounted on the sealing portion 58a, the thickness of the insulating layer 64 in the third embodiment is thicker than the thickness of the insulating layer 64 in the second embodiment. It's becoming The insulator portion 65 in the third embodiment is composed of the sealing portion 58 a and the insulating layer 64 .
  • each of the plurality of electrodes 47C of the semiconductor chip 47 is positioned on and electrically connected to any one of the wirings 62GH1, 62GH2, 62GH3, and 62C1.
  • each of the plurality of electrodes 48C is positioned on one of the wirings 62GL1, 62GL2, 62GL3, and 62C2 and is electrically connected.
  • the gate electrodes 41G, 42G, and 43G of the semiconductor chips 41, 42, and 43 are connected to the electrodes 47C of the semiconductor chip 47 through the wirings 62GH1, 62GH2, and 62GH3, similarly to the second embodiment.
  • the lead 57 can be electrically connected to the electrode 47C of the semiconductor chip 47 through the wiring 62C1.
  • the gate electrodes 44G, 45G, 46G of the semiconductor chips 44, 45, 46 can be electrically connected to the electrodes 48C of the semiconductor chip 48 through the wirings 62GL1, 62GL2, 62GL3, and the leads 57 can be electrically connected through the wirings 62C2. It can be electrically connected to electrode 48C of chip 48 .
  • FIGS. 59 to 66 are cross-sectional views showing manufacturing steps of the semiconductor device 1b of the third embodiment.
  • FIGS. 59, 61, 63 and 65 are cross-sectional views in each manufacturing process with the same cutting line as FIG. 50
  • FIGS. 54 are cross-sectional views in respective manufacturing steps having the same cutting line as in FIG. 53.
  • the lead frame has a frame, die pads 49 and 50 connected to the frame, output conductors 51 , 52 and 53 , gate connection conductors 54 , 55 and 56 and a plurality of leads 57 .
  • the lead frame is used while being adhered to a back tape (not shown) such as a polyimide film.
  • a die bonding process is performed to mount the semiconductor chips 41, 42 and 43 on the die pad 49 and mount the semiconductor chips 44, 45 and 46 on the die pad 50.
  • the die bonding of the semiconductor chips 41, 42, 43 and the semiconductor chips 44, 45, 46 is the same as in the second embodiment, so the repeated description is omitted here.
  • the semiconductor chips 47 and 48 are not die-bonded at this stage.
  • semiconductor chips 41, 42, 43, 44, 45, 46, die pads 49, 50, output conductors 51, 52, 53, gate connection conductors 54, A sealing portion 58a for sealing 55, 56 and a plurality of leads 57 is formed.
  • the semiconductor chips 41, 42, 43, 44, 45, 46 and their respective electrodes are covered with the sealing portion 58a and are not exposed from the sealing portion 58a. Since the lower surface side of the sealing portion 58a is covered with the back tape, the lower surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53 and the plurality of leads 57 are flush with the lower surface of the sealing portion 58a. Become.
  • the output conductors 51, 52 and 53, the gate connection conductors 54, 55 and 56, and the plurality of leads 57 are formed by, for example, laser processing.
  • a conductive plug portion 63 is formed in the hole by electroplating or the like.
  • the upper surface of the sealing portion 58a is polished to reduce the thickness of the sealing portion 59. Then, as shown in FIGS. When the step of polishing the sealing portion 58a is finished, the upper surface of the plug portion 63 is exposed from the upper surface of the sealing portion 58a.
  • an opening is formed in the sealing portion 58a using laser processing or the like.
  • the openings of the sealing portion 58a are formed on the electrodes 41S to 43S, 41G to 43G, and 44D to 46D of the semiconductor chips 41 to 46 so that the electrodes are exposed from the sealing portion 58a.
  • the back tape is peeled off, thereby exposing the lower surface of the sealing portion 58a and the lower surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53, and the leads 57.
  • the wiring 62 is formed. Since the method of forming the wiring 62 is basically the same as the method of forming the wiring 26 in the first embodiment and the wiring 62 in the second embodiment, the description thereof is omitted here. As in the second embodiment, also in the present embodiment, the wiring 62 includes wirings 62DS1, 62DS2, 62DS3, 62GH1, 62GH2, 62GH3, 62GL1, 62GL2, 62GL3, 62C1 and 62C2.
  • a die bonding process is performed to mount semiconductor chips 47 (not shown) and 48 on the sealing portion 58a.
  • the semiconductor chips 47 and 48 are mounted on the sealing portion 58a so that the electrodes 47C and 48C of the semiconductor chips 47 and 48 face the sealing portion 58a.
  • a plurality of electrodes 47C of the semiconductor chip 47 and wirings 62GH1, 62GH2, 62GH3 and 62C1 are electrically connected to each other, and a plurality of electrodes 48C of the semiconductor chip 48 and wirings 62GL1, 62GL2, 62GL3 and 62C2 are connected to each other. electrically connected.
  • an insulating layer 64 is formed on the upper surface of the sealing portion 58a so as to cover the wiring 62 and the semiconductor chips 47 and 48. Then, as shown in FIGS. 54 to 58, an insulating layer 64 is formed on the upper surface of the sealing portion 58a so as to cover the wiring 62 and the semiconductor chips 47 and 48. Then, as shown in FIGS. 54 to 58, an insulating layer 64 is formed on the upper surface of the sealing portion 58a so as to cover the wiring 62 and the semiconductor chips 47 and 48. Then, as shown in FIGS.
  • the semiconductor device 1b After that, by cutting the adjacent packages with a dicing blade, the semiconductor device 1b can be obtained.
  • control semiconductor chips 47 and 48 are both face-down flip-chip connected. For this reason, it is preferable to apply the third embodiment when flip-chip bonding to the semiconductor chips 47 and 48 is desired.
  • the control semiconductor chips 47 and 48 are both face-up connected, and the semiconductor chips 47 and 48 are not mounted on the sealing portion 59. Therefore, the thickness of the insulating layer 64 is can be relatively thin. Therefore, the thickness of the entire semiconductor device can be reduced.
  • FIG. 72 shows the wiring 62, and the positions of the semiconductor chips 41, 42, 43, 44, 45, 46, 47 and 48 are indicated by dotted lines.
  • FIG. 73 also shows die pads 49 and 50, output conductor portions 51, 52 and 53, leads 57, wirings 62GL1, 62GL2, 62GL3 and 62C2, plug portion 63 and conductor pattern 66.
  • 42, 43, 44, 45, 46, 47, 48 are indicated by dashed lines.
  • FIG. 70 corresponds to a cross-sectional view of the semiconductor device 1c along the wiring 62GL1 and the wiring 62C2.
  • a cross-sectional view of the semiconductor device 1c along the wirings 62GL2 and 62C2 is omitted because the structure is similar to that of FIG. 70 although the reference numerals are different from those of FIG.
  • a cross-sectional view of the semiconductor device 1c along the wiring 62GL3 and the wiring 62C2 is also omitted.
  • FIG. 71 corresponds to a cross-sectional view of the semiconductor device 1c at a position along the wiring 62GH1 and the wiring 62C1.
  • a cross-sectional view of the semiconductor device 1c along the wiring 62GH2 and the wiring 62C1 is omitted because the structure is similar to that of FIG. 71 although the reference numerals are different from those of FIG. Similarly, a cross-sectional view of the semiconductor device 1c along the wiring 62GH3 and the wiring 62C1 is also omitted.
  • both the semiconductor chips 47 and 48 for control are mounted on the sealing portion 58 .
  • one of the control semiconductor chips 47 and 48 is mounted on the sealing portion 58, and the other semiconductor chip 48 is mounted on the conductor pattern 66. mounted on top.
  • the wirings 62GL1, 62GL2, 62GL3 for electrically connecting the gate electrodes 44G, 45G, 46G of the semiconductor chips 44, 45, 46 to the electrodes 48C of the semiconductor chip 48 and the electrodes 48C of the semiconductor chip 48 are led.
  • the wiring 62C2 for electrically connecting to 57 is formed not on the sealing portion 59 but on the sealing portion 58 (that is, between the sealing portions 58 and 59).
  • wirings 62GL1, 62GL2, 62GL3, and 62C2 and a conductor pattern 66 for chip mounting are formed on the upper surface of the sealing portion 58.
  • FIG. The semiconductor chip 47 is arranged such that the electrode 47C of the semiconductor chip 47 faces upward and the back surface of the semiconductor chip 47 faces the conductor pattern 66 (sealing portion 58). It is mounted and fixed through
  • the semiconductor chip 48 is mounted on the sealing portion 58 such that the electrodes 48C of the semiconductor chip 48 face the sealing portion 58, and each of the plurality of electrodes 48C is one of the wirings 62GL1, 62GL2, 62GL3, and 62C2. and are electrically connected via a conductive bonding material 61a.
  • no gate connection conductor is formed.
  • the gate electrodes 44G to 46G of the semiconductor chips 44 to 46 are electrically connected to the electrodes 48C of the semiconductor chip 48 through the wirings 62GL1 to 62GL3 without passing through the plug portion.
  • the lead 57 and the electrode 48C of the semiconductor chip 48 are electrically connected through the wiring 62C2 without going through the plug portion.
  • FIGS. 74, 77 and 80 show cross sections corresponding to FIG. 67
  • FIGS. 75, 78 and 81 show cross sections corresponding to FIG. 76, 79 and 82 show cross sections corresponding to FIG. 71 above.
  • the lead frame includes a frame (not shown here), die pads 49 and 50 connected to the frame, output conductors 51, 52 and 53, and a plurality of leads 57. but does not have a gate connection conductor.
  • the upper surface of the sealing portion 58 is polished to reduce the thickness of the sealing portion 58 .
  • the upper surfaces of the die pads 49 and 50, the output conductors 51, 52 and 53 and the plurality of leads 57 are exposed from the sealing portion 58, as shown in FIGS.
  • a metal layer 70 is formed.
  • the wirings 62GL1, 62GL2, 62GL3, 62C2 and the conductor pattern 66 are formed by the metal layer 70 formed on the sealing portion 58.
  • the metal layer 70 is also formed on the die pads 49 and 50 , the output conductors 51 , 52 and 53 and the leads 57 . Since this process can be performed in substantially the same manner as the wiring 26 forming process described in the first embodiment, description thereof will be omitted here. 80 to 82 below, for the sake of simplification, the metal layer 70 formed on each of the die pads 49, 50, the output conductors 51, 52, 53 and the lead 57 is not shown separately. It is included in the die pads 49, 50, the output conductors 51, 52, 53 and the leads 57 (the same applies to FIGS. 67 to 71).
  • a die bonding process is performed.
  • the semiconductor chips 41, 42 and 43 are mounted on the die pad 49
  • the semiconductor chips 44, 45 and 46 are mounted on the die pad 50
  • the semiconductor chips 47 and 48 are mounted on the sealing portion 58.
  • the semiconductor chips 41, 42, 43 are mounted so that the drain electrodes 41D, 42D, 43D face the upper surface of the die pad 49, and the drain electrodes 41D, 42D, 43D are electrically connected to the die pad 49 via the conductive bonding material 61D. connected.
  • the semiconductor chips 44, 45, 46 are mounted so that the source electrodes 44S, 45S, 46S face the upper surface of the die pad 50, and the source electrodes 44S, 45S, 46S are electrically connected to the die pad 50 via the conductive bonding material 61S. connected.
  • Gate electrodes 44G, 45G, 46G of semiconductor chips 44, 45, 46 are electrically connected to wirings 62GL1, 62GL2, 62GL3 via a conductive bonding material 61G such as solder.
  • the semiconductor chip 47 is mounted on the upper surface of the conductor pattern 66 (sealing portion 58) with the back surface of the semiconductor chip 47 facing the upper surface of the conductor pattern 66 (sealing portion 58) via a bonding material 61C such as solder.
  • the semiconductor chip 48 is mounted on the upper surface of the sealing portion 58 so that the surface of the semiconductor chip 48 (the main surface on which the electrodes 48 ⁇ /b>C are formed) faces the upper surface of the sealing portion 58 .
  • Each of the plurality of electrodes 48C of the semiconductor chip 48 is electrically connected to one of wirings 62GL1, 62GL2, 62GL3 and 62C2.
  • the sealing portion 59 is formed so as to cover the semiconductor chips 41, 42, 43, 44, 45, 46, 47, and 48.
  • a hole is formed and a plug portion 63 is formed in the hole.
  • polishing the upper surface of the sealing portion 59 to reduce the thickness of the sealing portion 59 the electrodes 47 C of the semiconductor chip 47 and the upper surface of the plug portion 63 are exposed from the upper surface of the sealing portion 59 .
  • the semiconductor chips 41, 42, 43 have source electrodes 41S, 42S, 43S and gate electrodes 41G, 42G, 43G, and the semiconductor chips 44, 45, 46 have drain electrodes 44D, 45D, 46D.
  • An opening is provided to expose each electrode.
  • wirings 62DS1, 62DS2, 62DS3, 62GH1, 62GH2, 62GH3 and 62C2 are formed.
  • the adjacent packages are cut by a dicing blade, whereby the semiconductor device 1c can be obtained.
  • the gate electrodes 41G, 42G, 43G of the semiconductor chips 41, 42, 43 and the electrode 47C of the semiconductor chip 47 are electrically connected without the plug portion 63.
  • the plug portion 63 is also unnecessary for electrically connecting the gate electrodes 44G, 45G, 46G of 44, 45, 46 and the electrode 48C of the semiconductor chip 48.
  • FIG. Therefore, the structure required for electrical connection between semiconductor chips can be simplified. Therefore, it is advantageous for miniaturization of the semiconductor device.
  • the fifth embodiment is a modification of the semiconductor device 1c of the fourth embodiment described above, in which an upper layer wiring is added so that an electronic component can be mounted on the semiconductor device.
  • 83 and 84 are cross-sectional views of the semiconductor device 1d of the fifth embodiment, with FIG. 83 corresponding to FIG. 67 and FIG. 84 corresponding to FIG.
  • the semiconductor device 1d of the fifth embodiment is the same as the semiconductor device 1c of the above fourth embodiment, so the repeated description thereof will be omitted here.
  • one or more wiring layers are further formed on the insulating layer 64.
  • the wiring 72 is formed on the insulating layer 64
  • the insulating layer 73 is formed on the insulating layer 64 so as to cover the wiring 72
  • the wiring 75 is formed on the insulating layer 73.
  • the wiring 72 is electrically connected to the wiring 62 through an opening 71 (opening 71 exposing the wiring 62 ) provided in the insulating layer 64 .
  • the wiring 75 is electrically connected to the wiring 72 through an opening 74 (opening 74 exposing the wiring 72 ) provided in the insulating layer 73 .
  • An electronic component 77 is mounted on the semiconductor device 1d, that is, on the wiring 75 of the semiconductor device 1d.
  • electronic components 77a and 77b are mounted, but the number of electronic components to be mounted is arbitrary. Electrodes of the electronic component 77 are electrically connected to wiring 75 via a conductive bonding material 76 such as solder.
  • the electronic component 77 can be electrically connected to any one of the semiconductor chips 41, 42, 43, 44, 45, 46, 47, 48 built in the semiconductor device 1d via the wiring 62.
  • FIG. A coil, a capacitor, or the like, for example, can be used as the electronic component 77 .
  • the mounting board on which the semiconductor device is mounted does not require a space required for mounting the electronic components.
  • the semiconductor device 1d shown in FIGS. 83 and 84 is based on the semiconductor device 1c of the fourth embodiment, but can be based on semiconductor devices of embodiments other than the fourth embodiment.
  • FIGS. 86, 89, 92, 95 and 98 show cross sections corresponding to FIG. 67
  • FIGS. 86, 89, 92, 95 and 98 show cross sections corresponding to FIG. 87, FIG. 90, FIG. 93, FIG. 96 and FIG. 99
  • FIG. 87, FIG. 90, FIG. 93, FIG. 96 and FIG. 99 show cross sections corresponding to FIG.
  • a metal plate 81 is prepared.
  • the metal plate 81 is composed of a metal layer (metal substrate) 81a as a base and a metal layer 81b formed on the upper surface of the metal layer 81a.
  • the metal layer 81b is thinner than the metal layer 81a.
  • the metal layer 81a and the metal layer 81b are made of different metal materials.
  • the metal layer 81b functions as an etching stopper layer when etching the metal layer 81a later.
  • a metal pattern 82 is formed on the upper surface of the metal plate 81, that is, on the metal layer 81b forming the metal plate 81.
  • the process of forming the metal pattern 82 can be carried out in substantially the same manner as the process of forming the wiring 26 described in the first embodiment, so description thereof will be omitted here.
  • the metal pattern 82 is preferably made of the same metal material as the metal layer 81a.
  • the metal layer 81a and the metal pattern 82 are both made of copper or copper alloy.
  • the metal layer 81b can be, for example, a titanium layer.
  • Metal layer 81 a is preferably thicker than metal pattern 82 .
  • the metal pattern 82 includes portions to be the die pads 49 and 50, portions to be the output conductor portions 51 to 53, portions to be the leads 57, and portions to be the wirings 62, respectively.
  • the drain electrodes 41D, 42D, and 43D of the semiconductor chips 41, 42, and 43 are connected to the die pad 49 portion of the metal pattern 82 via a conductive bonding material 61D such as solder.
  • the source electrodes 44S, 45S, 46S are connected to the die pads 50 of the metal pattern 82 through a conductive bonding material 61S such as solder.
  • the gate electrodes 44G, 45G, 46G of the semiconductor chips 44, 45, 46 are connected to the wirings 62GL1, 62GL2, 62GL3 of the metal pattern 82 through a conductive bonding material 61G such as solder.
  • the semiconductor chips 47 and 48 are arranged such that the surfaces of the semiconductor chips 47 and 48 (main surfaces on which the electrodes 47C and 48C are formed) face the metal plate 81, and the electrode 47C is connected to the wiring 62GH1 of the metal pattern 82. , 62GH2, 62GH3, and 62C1, and the electrode 48C is electrically connected to the portions of the metal pattern 82 that will be the wirings 62GL1, 62GL2, 62GL3, and 62C2 via a conductive bonding material 61a such as solder.
  • the sixth embodiment is generally the same as the fourth embodiment up to the process of forming the insulating layer 64 . That is, as can be seen from FIGS. 91 to 93, first, the sealing portion 59 is formed so as to cover the semiconductor chips 41, 42, 43, 44, 45, 46, 47, and 48, and then the sealing portion 59 is A hole is formed and a plug portion 63 is formed in the hole. Then, after the upper surface of the sealing portion 59 is polished to reduce the thickness of the sealing portion 59, openings are formed in the sealing portion 59 above the respective electrodes so that the semiconductor chip 41, the semiconductor chip 41, the semiconductor chip 41, and the semiconductor chip 41 are separated from the openings.
  • Source electrodes 41S, 42S, 43S and gate electrodes 41G, 42G, 43G of 42, 43 and drain electrodes 44D, 45D, 46D of semiconductor chips 44, 45, 46 are exposed.
  • wiring 62 is formed.
  • the wiring 62 includes wirings 62DS1, 62DS2, 62DS3, 62GH1, 62GH2 and 62GH3.
  • the method of forming the wiring 62 is the same as that of the fourth embodiment.
  • an insulating layer 64 is formed on the upper surface of the sealing portion 59 so as to cover the wiring 62 . This stage corresponds to FIGS.
  • the portion of the metal plate 81 that is not covered with the resist pattern is removed from the lower surface side of the metal plate 81 by etching.
  • 94 to 96 show the steps after removing the resist pattern.
  • the metal layer 81a is etched using the metal layer 81b as an etching stopper, and then the exposed metal layer 81b is etched.
  • the metal plate 81 is partially removed, and the remaining metal plate 81 and the metal pattern 82 thereon constitute the die pad 49 , the die pad 50 , the output conductors 51 , 52 , 53 and the leads 57 .
  • No metal plate 81 remains under the portions of the wirings 62GH1 to 62GH3, the wirings 62GL1 to 62GL1, and the wirings 62C1 and 62C2 where the leads 57 are not formed.
  • the sealing portion 58 includes the side surfaces of the die pads 49 and 50, the output conductor portions 51, 52 and 53, and the leads 57, and the lower surfaces of the wirings 62GL1, 62GL2, 62GL3, 62GH1, 62GH2, 62GH3, 62C1, and 62C2. , and the exposed lower surface of the sealing portion 59 .
  • the sealing portion 58 may be formed so as to cover each lower surface, and then exposed by polishing.
  • both semiconductor chips 47 and 48 are connected facedown.
  • Wirings 62GH1, 62GH2 and 62GH3 for electrically connecting the gate electrodes 41G, 42G and 43G of the semiconductor chips 41, 42 and 43 to the electrodes 47C of the semiconductor chip 47 are composed of the wiring 62 and the metal pattern 82. They are electrically connected via the plug portion 63 .
  • one end of the wiring 62GH1 formed by the wiring 62 is connected to the gate electrode 41G of the semiconductor chip 41 and the other end is connected to the plug portion 63, and the wiring 62GH1 formed by the metal pattern 82 is connected.
  • one or both of the semiconductor chips 47 and 48 may be face-up bonded.
  • FIGS. 100, 103, 106, 109 and 112 show cross sections corresponding to FIG. 67, and FIGS. , and FIG. 102, FIG. 105, FIG. 108, FIG. 111 and FIG. 114 show cross sections corresponding to FIG.
  • an insulating substrate 91 is prepared.
  • a glass substrate for example, can be used as the insulating substrate 91 .
  • a metal layer for a seed layer may be formed on the entire upper surface of the insulating substrate 91, if necessary.
  • a metal pattern 92 is formed on the insulating substrate 91 as shown in FIGS.
  • a resist pattern (not shown) is formed on the insulating substrate 91, and then a metal layer is formed by electroplating on a region of the upper surface of the insulating substrate 91 that is not covered with the resist pattern.
  • a pattern 92 is formed.
  • Metal pattern 92 is made of, for example, copper or a copper alloy. After that, the resist pattern is removed.
  • the metal pattern 92 includes portions that become the die pads 49 and 50 , portions that become the output conductor portions 51 to 53 , and portions that become the leads 57 .
  • the sealing portion 58 is formed so as to cover the metal pattern 92 and then polishing the upper surface of the sealing portion 58, the upper surface of the metal pattern 92 is sealed as shown in FIGS. It is exposed from the stop portion 58 .
  • a metal layer 93 is formed. This step can be performed in the same manner as the metal layer 70 forming step of the fourth embodiment.
  • the wirings 62GL1, 62GL2, 62GL3, 62C2 and the conductor pattern 66 are formed by the metal layer 93 formed on the sealing portion 58.
  • the metal layer 93 is also formed on the metal pattern 92 . Die pads 49 and 50, output conductors 51, 52 and 53 and leads 57 are formed by metal pattern 92 and metal layer 93 thereon.
  • the metal pattern 92 and the metal layer 93 of the die pads 49 and 50, the output conductors 51, 52 and 53, and the leads 57 are not shown separately, but are integrated. are shown in a modified form.
  • FIGS. 109 to 111 the structure shown in FIGS. 109 to 111 is obtained by performing the steps from the die bonding step to the step of forming the insulating layer 64 in the same manner as in the fourth embodiment. Since the steps during this period are substantially the same in the seventh embodiment as in the fourth embodiment, the repeated description thereof will be omitted here.
  • the insulating substrate 91 and the structures thereon are separated. If the metal layer for the seed layer described above is formed, it can be removed by etching after this separation step. Thus, a semiconductor device can be manufactured.
  • the manufacturing process of the sixth embodiment can be applied not only to the fourth embodiment, but also to other embodiments.

Abstract

半導体装置１は、ダイパッド５，６と半導体チップ２，３とこれらを封止する絶縁体部２８とを有する。半導体チップ２は、表面側に形成されたソース電極２Ｓと、裏面側に形成されたドレイン電極２Ｄとを有しており、ドレイン電極２Ｄがダイパッド５に対向する向きでダイパッド５上に搭載されている。半導体チップ３は、表面側に形成されたソース電極３Ｓと、裏面側に形成されたドレイン電極３Ｄとを有しており、ソース電極３Ｓがダイパッド６に対向する向きでダイパッド６上に搭載されている。そして、絶縁体部２８内に、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを電気的に接続する配線２６ＤＳが形成されている。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、ハイサイドスイッチ用の電界効果トランジスタを含む半導体チップと、ロウサイドスイッチ用の電界効果トランジスタを含む半導体チップとを一緒に封止した半導体装置に好適に利用できるものである。
　電源回路として、例えばＤＣ－ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。このため、ハイサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップとを、一緒にパッケージ化した半導体装置が、用いられている。
　特開２０１０－５０２８６号公報（特許文献１）には、縦型ＭＯＳトランジスタが形成された３端子の半導体チップを樹脂封止した半導体装置に関する技術が記載されている。
　特開２０１３－２１９３２４号公報（特許文献２）には、表面側にソース電極とゲート電極とが形成され、裏面側にドレイン電極が形成された半導体チップを含む半導体パッケージに関する技術が記載されている。
　特開２０１９－１０２７６５号公報（特許文献３）には、ハイ側スイッチング素子を含む第１の半導体チップと、ロー側スイッチング素子を含む第２の半導体チップとをモールド封止した半導体パッケージに関する技術が記載されている。
特開２０１０－５０２８６号公報 特開２０１３－２１９３２４号公報 特開２０１９－１０２７６５号公報
　ハイサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップとを、一緒にパッケージ化した半導体装置において、半導体装置の内部で、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとを直列に接続する場合がある。そのような半導体装置においても、できるだけ小型化を図ることが望まれる。
　一実施の形態によれば、半導体装置は、第１チップ搭載部と、第２チップ搭載部と、前記第１チップ搭載部上に搭載された第１半導体チップと、前記第２チップ搭載部上に搭載された第２半導体チップと、これらを封止する絶縁体部と、を備えている。前記第１半導体チップは、主面側に形成されたソース電極と、前記主面とは反対の裏面側に形成されたドレイン電極とを有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載されている。前記第２半導体チップは、主面側に形成されたソース電極と、前記主面側とは反対の裏面側に形成されたドレイン電極とを有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載されている。そして、前記絶縁体部内に、前記第１半導体チップの前記ソース電極と前記第２半導体チップの前記ドレイン電極とを電気的に接続する第１配線が形成されている。
　一実施の形態によれば、半導体装置の小型化を図ることができる。
実施の形態１の半導体装置の回路構成を示す回路図である。 実施の形態１の半導体装置の上面図である。 実施の形態１の半導体装置の下面図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 半導体チップの上面図である。 半導体チップの下面図である。 実施の形態１の半導体装置の製造工程中の断面図である。 図１３と同じ半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の平面図である。 図１５と同じ半導体装置の製造工程中の平面図である。 図１６に続く半導体装置の製造工程中の平面図である。 図１７に続く半導体装置の製造工程中の平面図である。 図１８と同じ半導体装置の製造工程中の平面図である。 図１８に続く半導体装置の製造工程中の平面図である。 図２０と同じ半導体装置の製造工程中の平面図である。 図２０に続く半導体装置の製造工程中の平面図である。 図２２と同じ半導体装置の製造工程中の平面図である。 図２２に続く半導体装置の製造工程中の平面図である。 図２４と同じ半導体装置の製造工程中の平面図である。 図２４に続く半導体装置の製造工程中の平面図である。 図２６と同じ半導体装置の製造工程中の平面図である。 図２６に続く半導体装置の製造工程中の平面図である。 図２８と同じ半導体装置の製造工程中の平面図である。 実施の形態２の半導体装置の回路構成を示す回路図である。 実施の形態２の半導体装置の平面透視図である。 実施の形態２の半導体装置の平面透視図である。 実施の形態２の半導体装置の平面透視図である。 実施の形態２の半導体装置の下面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の製造工程中の断面図である。 図４０と同じ半導体装置の製造工程中の断面図である。 図４０に続く半導体装置の製造工程中の平面図である。 図４２と同じ半導体装置の製造工程中の平面図である。 図４２に続く半導体装置の製造工程中の平面図である。 図４４と同じ半導体装置の製造工程中の平面図である。 図４４に続く半導体装置の製造工程中の平面図である。 図４６と同じ半導体装置の製造工程中の平面図である。 図４６に続く半導体装置の製造工程中の平面図である。 図４８と同じ半導体装置の製造工程中の平面図である。 図４８に続く半導体装置の製造工程中の平面図である。 図５０と同じ半導体装置の製造工程中の平面図である。 図５０に続く半導体装置の製造工程中の平面図である。 図５２と同じ半導体装置の製造工程中の平面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の製造工程中の断面図である。 図５９と同じ半導体装置の製造工程中の断面図である。 図５９に続く半導体装置の製造工程中の平面図である。 図６１と同じ半導体装置の製造工程中の平面図である。 図６１に続く半導体装置の製造工程中の平面図である。 図６３と同じ半導体装置の製造工程中の平面図である。 図６３に続く半導体装置の製造工程中の平面図である。 図６５と同じ半導体装置の製造工程中の平面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の平面透視図である。 実施の形態４の半導体装置の平面透視図である。 実施の形態４の半導体装置の製造工程中の断面図である。 図７４と同じ半導体装置の製造工程中の断面図である。 図７４と同じ半導体装置の製造工程中の断面図である。 図７４に続く半導体装置の製造工程中の平面図である。 図７７と同じ半導体装置の製造工程中の平面図である。 図７７と同じ半導体装置の製造工程中の平面図である。 図７７に続く半導体装置の製造工程中の平面図である。 図８０と同じ半導体装置の製造工程中の平面図である。 図８０と同じ半導体装置の製造工程中の平面図である。 実施の形態５の半導体装置の断面図である。 実施の形態５の半導体装置の断面図である。 実施の形態６の半導体装置の製造工程中の断面図である。 図８５と同じ半導体装置の製造工程中の断面図である。 図８５と同じ半導体装置の製造工程中の断面図である。 図８５に続く半導体装置の製造工程中の平面図である。 図８８と同じ半導体装置の製造工程中の平面図である。 図８８と同じ半導体装置の製造工程中の平面図である。 図８８に続く半導体装置の製造工程中の平面図である。 図９１と同じ半導体装置の製造工程中の平面図である。 図９１と同じ半導体装置の製造工程中の平面図である。 図９１に続く半導体装置の製造工程中の平面図である。 図９４と同じ半導体装置の製造工程中の平面図である。 図９４と同じ半導体装置の製造工程中の平面図である。 図９４に続く半導体装置の製造工程中の平面図である。 図９７と同じ半導体装置の製造工程中の平面図である。 図９７と同じ半導体装置の製造工程中の平面図である。 実施の形態７の半導体装置の製造工程中の断面図である。 図１００と同じ半導体装置の製造工程中の断面図である。 図１００と同じ半導体装置の製造工程中の断面図である。 図１００に続く半導体装置の製造工程中の平面図である。 図１０３と同じ半導体装置の製造工程中の平面図である。 図１０３と同じ半導体装置の製造工程中の平面図である。 図１０３に続く半導体装置の製造工程中の平面図である。 図１０６と同じ半導体装置の製造工程中の平面図である。 図１０６と同じ半導体装置の製造工程中の平面図である。 図１０６に続く半導体装置の製造工程中の平面図である。 図１０９と同じ半導体装置の製造工程中の平面図である。 図１０９と同じ半導体装置の製造工程中の平面図である。 図１０９に続く半導体装置の製造工程中の平面図である。 図１１２と同じ半導体装置の製造工程中の平面図である。 図１１２と同じ半導体装置の製造工程中の平面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
　（実施の形態１）
　＜回路構成について＞
　図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）１の回路構成を示す回路図である。半導体装置１は、例えば、非絶縁型ＤＣ－ＤＣコンバータや、あるいはインバータに用いることができる。図１において、符号１を付した一点鎖線で囲まれた部分が、半導体装置１に形成される回路を示す図である。そのうち、符号２を付した点線で囲まれた部分が、半導体チップ２に形成される部分であり、符号３を付した点線で囲まれた部分が、半導体チップ３に形成される部分であり、符号４を付した点線で囲まれた部分が、半導体チップ４に形成される部分である。
　図１に示されるように、半導体装置１は、半導体チップ２，３，４を有しており、これら３つの半導体チップ２，３，４が１つのパッケージ内に封止されて、半導体装置１が形成されている。半導体チップ２内には、パワーＭＯＳＦＥＴ１２が形成され、半導体チップ３内には、パワーＭＯＳＦＥＴ１３が形成され、半導体チップ４内には、制御回路１４が形成されている。パワーＭＯＳＦＥＴとしては、例えばトレンチゲート型のＭＯＳＦＥＴなどを用いることができる。
　半導体チップ２は、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のソース（Ｓ）に電気的に接続されたソース電極２Ｓと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のドレイン（Ｄ）に電気的に接続されたドレイン電極２Ｄと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のゲート（Ｇ）に電気的に接続されたゲート電極２Ｇとを有している。また、半導体チップ３は、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のソース（Ｓ）に電気的に接続されたソース電極３Ｓと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）に電気的に接続されたドレイン電極３Ｄと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のゲート（Ｇ）に電気的に接続されたゲート電極３Ｇとを有している。また、半導体チップ４は、半導体チップ４内に形成された制御回路１４に電気的に接続された複数の電極４Ｃを有している。
　パワーＭＯＳＦＥＴ１２は、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタであり、パワーＭＯＳＦＥＴ１３は、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタである。
　パワーＭＯＳＦＥＴ１２とパワーＭＯＳＦＥＴ１３とは、端子Ｔ１と端子Ｔ２との間に直列に接続されており、パワーＭＯＳＦＥＴ１２のドレイン（Ｄ）が端子Ｔ１と接続され、パワーＭＯＳＦＥＴ１２のソース（Ｓ）がパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）と接続され、パワーＭＯＳＦＥＴ１３のソース（Ｓ）が端子Ｔ２と接続されている。具体的には、半導体チップ２のドレイン電極２Ｄが、端子Ｔ１と電気的に接続され、半導体チップ２のソース電極２Ｓが、半導体チップ３のドレイン電極３Ｄと電気的に接続され、半導体チップ３のソース電極３Ｓが、端子Ｔ２と電気的に接続されている。端子Ｔ３は、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとの両方に、電気的に接続されている。
　端子Ｔ１，Ｔ２，Ｔ３は、半導体装置１の外部端子（外部接続用端子）である。端子Ｔ１には、半導体装置１の外部の電源などから電源電位（ＶＩＮ）が供給される。端子Ｔ２には、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。端子Ｔ３は、出力用の端子である。端子Ｔ３は、例えば、半導体装置１の外部に設けられた負荷に接続される。
　半導体チップ２のゲート電極２Ｇは、半導体チップ４の電極４Ｃと電気的に接続され、半導体チップ３のゲート電極３Ｇは、半導体チップ４の他の電極４Ｃと電気的に接続されている。半導体チップ４内に形成された制御回路１４は、パワーＭＯＳＦＥＴ１２，１３の動作を制御する回路（駆動回路）を含んでいる。制御回路１４は、半導体チップ４の電極４Ｃから半導体チップ２，３のゲート電極２Ｇ，３Ｇに供給するゲート電圧を制御することにより、パワーＭＯＳＦＥＴ１２，１３の動作を制御することができる。半導体チップ４のさらに他の電極４Ｃは、端子Ｔ４と電気的に接続されている。端子Ｔ４も半導体装置１の外部端子であり、端子Ｔ４を通じて制御回路１４を半導体装置１の外部の回路に接続することができる。
　＜半導体装置の構造について＞
　図２は、本実施の形態の半導体装置１の上面図であり、図３は、本実施の形態の半導体装置１の下面図（裏面図）である。図４～図７は、本実施の形態の半導体装置１の平面透視図であり、図８～図１０は、本実施の形態の半導体装置１の断面図である。図１１は、本実施の形態の半導体装置１に用いられている半導体チップ２，３の上面図であり、図１２は、本実施の形態の半導体装置１に用いられている半導体チップ２，３の下面図（裏面図）である。
　なお、図２では、半導体装置１上に電子部品３１が搭載された状態が示されている。また、図４は、絶縁体からなる構成物（絶縁層２７および封止部９）を透視したときの半導体装置１の平面透視図が示されている。また、図５は、図４において、更に配線３０（配線３０ＤＳ，３０Ｃ）を透視したときの半導体装置１の平面透視図が示されている。また、図６は、図５において、更に配線２６（配線２６ＤＳ，２６ＧＨ，２６ＧＬ，２６Ｃ１，２６Ｃ２，２６Ｃ３）を透視したときの半導体装置１の平面透視図が示されている。なお、図６では、実際に見えるのは、半導体チップ３のドレイン電極３Ｄであるが、理解を簡単にするために、半導体チップ３におけるゲート電極３Ｇおよびソース電極３Ｓの平面位置を、点線で示してある。また、図７は、図６において、更に半導体チップ２，３，４およびプラグ部２２を透視したときの半導体装置１の平面透視図が示されている。また、図８は、図４に示されるＡ１－Ａ１線の位置での半導体装置１の断面図であり、図９は、図４に示されるＡ２－Ａ２線の位置での半導体装置１の断面図であり、図１０は、図４に示されるＡ３－Ａ３線の位置での半導体装置１の断面図である。
　本実施の形態では、上述のように、ハイサイドスイッチ用のパワーＭＯＳＦＥＴ１２が形成された半導体チップ２と、ロウサイドスイッチ用のパワーＭＯＳＦＥＴ１３が形成された半導体チップ３と、制御回路１４が形成された半導体チップ４とを、一緒にパッケージ化して、１つの半導体装置１としている。ここでは、半導体装置１として、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージを適用した場合を例に挙げて説明する。以下に、図２～図１２を参照して、本実施の形態の半導体装置１の具体的な構成について説明する。
　本実施の形態の半導体装置１は、ダイパッド（チップ搭載部）５，６，７と、各ダイパッド５，６，７に搭載された半導体チップ２，３，４と、複数のリード８と、これらを封止する封止部（封止樹脂部）９とを有している。
　封止部９は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。封止部９は、一方の主面である上面９ａと、上面９ａの反対側の主面である下面９ｂと、上面９ａと下面９ｂとをつなぐ４つの側面とを有している。
　半導体装置１が有する複数のリード８は、半導体装置１の外周に並んで配置されており、封止部９の下面９ｂで各リード８の下面が露出している。また、封止部９の下面９ｂでは、ダイパッド５，６，７のそれぞれの下面も露出している。ダイパッド５，６，７は、互いに離間しており、ダイパッド５，６，７の間には、封止部９が充填されている。
　半導体チップ２，３，４のそれぞれは、一方の主面である表面と、それとは反対側の主面である裏面とを有しており、図１１には、各半導体チップ２，３の表面側が示され、図１２には、各半導体チップ２，３の裏面側が示されている。
　半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇは半導体チップ２の表面側に形成され、ドレイン電極２Ｄは半導体チップ２の裏面側に形成されている。すなわち、半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇと、ドレイン電極２Ｄとは、互いに反対側の面に形成されている。同様に、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇは半導体チップ３の表面側に形成され、ドレイン電極３Ｄは半導体チップ３の裏面側に形成されている。すなわち、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇと、ドレイン電極３Ｄとは、互いに反対側の面に形成されている。
　半導体チップ４において、複数の電極４Ｃは半導体チップ４の表面側に形成されている。電極４Ｃは、半導体チップ４のパッド電極上に形成された接続用の電極であり、例えば柱状の電極である。
　本実施の形態の半導体装置１においては、半導体チップ２と半導体チップ３とは、上下（表裏）が逆に搭載されており、半導体チップ２は、表面側が上側を向き、裏面側が下側（ダイパッド５側）を向いており、一方、半導体チップ３は、裏面側が上側を向き、表面側が下側（ダイパッド６側）を向いている。
　すなわち、半導体チップ２は、ソース電極２Ｓおよびゲート電極２Ｇが上を向き、ドレイン電極２Ｄがダイパッド５の上面に対向する向きで、ダイパッド５の上面上に導電性の接合材１０Ｄにより接合されている。これにより、半導体チップ２のドレイン電極２Ｄとダイパッド５とが、導電性の接合材１０Ｄを介して電気的に接続される。一方、半導体チップ３は、ドレイン電極３Ｄが上を向き、ソース電極３Ｓがダイパッド６の上面に対向する向きで、ダイパッド６の上面上に導電性の接合材１０Ｓを介して接合されている。これにより、半導体チップ３のソース電極３Ｓとダイパッド６とが、導電性の接合材１０Ｓを介して電気的に接続される。半導体チップ３のゲート電極３Ｇは、ゲート接続用導体部６Ｇと電気的に接続されている。半導体チップ３のゲート電極３Ｇは、ゲート接続用導体部６Ｇと導電性の接合材１０Ｇを介して電気的に接続されている。ゲート接続用導体部６Ｇは、封止部９の下面９ｂで露出していないことが好ましい。例えば、ゲート接続用導体部６Ｇの下面側をハーフエッチングするなどして、ダイパッド５，６，７およびリード８よりもゲート接続用導体部６Ｇを薄くしておくことにより、封止部９の下面９ｂにおいて、ダイパッド５，６，７およびリード８の下面は露出するが、ゲート接続用導体部６Ｇは露出しないようにすることができる。
　半導体チップ４は、電極４Ｃが上を向き、半導体チップ４の裏面がダイパッド７の上面に対向する向きで、ダイパッド７の上面上に、絶縁性または導電性の接合材１０Ｃにより接合されている。
　ダイパッド５，６，７、ゲート接続用導体部６Ｇおよび複数のリード８は、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金（例えばニッケルを含有する銅合金）などの金属材料からなり、その表面には必要に応じてめっき膜（例えばニッケルめっき膜）を形成することもできる。また、ダイパッド５，６，７、ゲート接続用導体部６Ｇ、および複数のリード８が１枚のリードフレームから構成されていれば、複数の部材を組み合わせる必要がなく、リードフレームを用いて半導体装置１を製造するのが容易となる。
　半導体チップ２のソース電極２Ｓおよびゲート電極２Ｇと、半導体チップ４の複数の電極４Ｃとは、封止部９の上面で露出している。例えば、半導体チップ２のソース電極２Ｓ上において、そのソース電極２Ｓを露出するように、封止部９に開口部が設けられている。また、半導体チップ２のゲート電極２Ｇ上において、そのゲート電極２Ｇを露出するように、封止部９に開口部が設けられている。
　封止部９の上面上には、配線（配線層、パターン化された導体層）２６が形成されている。配線２６は、配線２６ＤＳと配線２６ＧＨと配線２６ＧＬと配線２６Ｃ１と配線２６Ｃ２と配線２６Ｃ３とを含んでいる。配線２６に含まれる各配線２６ＤＳ，２６ＧＨ，２６ＧＬ，２６Ｃ１，２６Ｃ２，２６Ｃ３は同層に形成されている。また、ダイパッド５，６、ゲート接続用導体部６Ｇおよびリード８のそれぞれの上には、導電性のプラグ部２２が形成されている。プラグ部２２は、銅（Ｃｕ）などの金属材料からなり、封止部９に設けられた孔部内に形成されている。プラグ部２２は、そのプラグ部２２上の配線２６と、そのプラグ部２２の下の導電体（ダイパッド５、ダイパッド６、ゲート接続用導体部６Ｇまたはリード８）とを電気的に接続するために、設けられている。
　配線２６ＤＳは、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを電気的に接続するための配線である。配線２６ＤＳは、半導体チップ２のソース電極２Ｓ上に位置してそのソース電極２Ｓに電気的に接続される部分と、半導体チップ３のドレイン電極３Ｄ上に位置してそのドレイン電極３Ｄに電気的に接続される部分と、それらをつなぐ部分とを、一体的に有している。
　配線２６ＧＬは、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線２６ＧＬの一方の端部は、ゲート接続用導体部６Ｇ上に設けられたプラグ部２２上に位置してそのプラグ部２２に電気的に接続され、配線２６ＧＬの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとは、導電性の接合材１０Ｇ、ゲート接続用導体部６Ｇ、プラグ部２２（ゲート接続用導体部６Ｇ上に形成されたプラグ部２２）および配線２６ＧＬを通じて、電気的に接続される。
　配線２６ＧＨは、半導体チップ２のゲート電極２Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線２６ＧＨの一方の端部は、半導体チップ２のゲート電極２Ｇ上に位置してそのゲート電極２Ｇに電気的に接続され、配線２６ＧＨの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。
　配線２６Ｃ１は、リード８と半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線２６Ｃ１の一方の端部は、リード８上に設けられたプラグ部２２上に位置してそのプラグ部２２に電気的に接続され、配線２６Ｃ１の他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。
　配線２６Ｃ２は、半導体チップ２のドレイン電極２Ｄと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線２６Ｃ２の一方の端部は、ダイパッド５上に設けられたプラグ部２２上に位置してそのプラグ部２２に電気的に接続され、配線２６Ｃ２の他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ２のドレイン電極２Ｄと半導体チップ４の電極４Ｃとは、導電性の接合材１０Ｄ、ダイパッド５、プラグ部２２（ダイパッド５上に形成されたプラグ部２２）および配線２６Ｃ２を通じて、電気的に接続される。
　配線２６Ｃ３は、半導体チップ３のソース電極３Ｓと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線２６Ｃ３の一方の端部は、ダイパッド６上に設けられたプラグ部２２上に位置してそのプラグ部２２に電気的に接続され、配線２６Ｃ３の他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ３のソース電極３Ｓと半導体チップ４の電極４Ｃとは、導電性の接合材１０Ｓ、ダイパッド６、プラグ部２２（ダイパッド６上に形成されたプラグ部２２）および配線２６Ｃ３を通じて、電気的に接続される。
　封止部９の上面上には、配線２６を覆うように絶縁層２７が形成されている。封止部９と絶縁層２７とにより、半導体チップ２，３，４、ダイパッド５，６，７、ゲート接続用導体部６Ｇおよび複数のリード８を封止する絶縁体部（封止用絶縁体部）２８が構成されている。ダイパッド５，６，７、ゲート接続用導体部６Ｇおよび複数のリード８は、少なくとも一部が絶縁体部２８により封止されていればよいが、半導体チップ２，３，４は、絶縁体部２８から露出しないことが好ましい。
　また、封止部９上に形成する配線層と絶縁層の層数を増やすこともできるが、その場合は、増やした絶縁層も封止用の絶縁体部２８の一部を構成することになる。
　絶縁層２７上には、配線（配線層、パターン化された導体層）３０が形成されている。配線３０は、絶縁層２７に設けられた開口部（孔部）２９を通じて配線２６と電気的に接続されている。
　配線３０は、配線２６ＤＳに電気的に接続された配線３０ＤＳと、配線２６Ｃ１に電気的に接続された配線３０Ｃとを含んでいる。配線２６ＤＳと配線３０ＤＳとを接続する為の開口部２９は、複数設けることが好ましい。配線３０ＤＳは、配線２６ＤＳを通じて、半導体チップ２のソース電極２Ｓおよび半導体チップ３のドレイン電極３Ｄの両方に、電気的に接続されている。配線３０ＤＳは、上記図１の端子Ｔ３に対応しており、出力端子として機能することができる。配線３０Ｃは、配線２６Ｃ１およびプラグ部２２（リード８上に形成されたプラグ部２２）を通じてリード８と電気的に接続されている。配線３０Ｃには、リード８、プラグ部２２および配線２６Ｃ１を通じて、例えばグランド電位が供給される。
　配線２６，３０やプラグ部２２は、半導体装置１の配線構造を構成している。半導体チップ２のゲート電極２Ｇ、半導体チップ３のゲート電極３Ｇおよび複数のリード８のそれぞれは、半導体装置１の配線構造を通じて、半導体チップ４の電極４Ｃと電気的に接続されている。また、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとは、半導体装置１の配線構造を通じて、電気的に接続されている。
　半導体装置１を基板に実装する際には、電子部品３１（図２参照）を半導体装置１上に搭載することができる。例えば、電子部品３１としてコイルを搭載する場合は、電子部品３１の一方の電極を配線３０ＤＳに電気的に接続し、他方の電極を配線３０Ｃに電気的に接続する。
　また、半導体装置１上に電子部品３１を搭載しない場合は、配線３０Ｃの形成を省略することができる。また、配線３０自体の形成を省略することもでき、その場合は、絶縁層２７の開口部から露出する部分の配線２６ＤＳを、半導体装置１の出力端子（端子Ｔ３）として用いることができる。
　＜半導体装置の製造工程について＞
　次に、本実施の形態の半導体装置１の製造工程について説明する。図１３～図２９は、本実施の形態の半導体装置１の製造工程を示す断面図である。図１３～図２９のうち、図１３、図１５、図１８、図２０、図２２、図２４、図２６および図２８は、各製造工程における、図４のＡ１－Ａ１線に対応する半導体装置１の断面図であり、また、図１４、図１６、図１７、図１９、図２１、図２３、図２５、図２７および図２９は、各製造工程における、図４のＡ２－Ａ２線に対応する半導体装置１の断面図である。尚、図面上では１パッケージ分のみ図示しているが、面方向に複数のパッケージが連結した状態で、複数のパッケージを同時に製造することができる。これは他の実施形態においても同様である。
　まず、図１３および図１４に示されるように、リードフレームを準備する。リードフレームは、フレーム枠（図示せず）と、フレーム枠に連結されたダイパッド５，６，７、ゲート接続用導体部６Ｇおよび複数のリード８を有している。リードフレームは、ポリイミドフィルム等のバックテープ（図示せず）に接着された状態で用いる。
　次に、図１５および図１６に示されるように、ダイボンディング工程を行って、ダイパッド５，６，７上に半導体チップ２，３，４を搭載する。ダイボンディング工程において、半導体チップ２と半導体チップ３とは、ダイパッドへの搭載時の上下（表裏）の向きが反対である。すなわち、半導体チップ２は、ソース電極２Ｓおよびゲート電極２Ｇが上を向き、ドレイン電極２Ｄがダイパッド５の上面に対向する向きで、ダイパッド５の上面上に導電性の接合材１０Ｄを介して搭載する。半導体チップ３は、ドレイン電極３Ｄが上を向き、ソース電極３Ｓがダイパッド６の上面に対向し、かつ、半導体チップ３のゲート電極３Ｇがゲート接続用導体部６Ｇの上面に対向する向きで、ダイパッド６の上面上に導電性の接合材１０Ｓを介し、かつ、ゲート接続用導体部６Ｇの上面上に導電性の接合材１０Ｇを介して、搭載する。半導体チップ４は、半導体チップ４の裏面がダイパッド７の上面に対向する向きで、ダイパッド７の上面上に、絶縁性または導電性の接合材１０Ｃを介して搭載する。その後、接合材１０Ｄ，１０Ｓ，１０Ｇ，１０Ｃを硬化させる。これにより、半導体チップ２がダイパッド５に固定されるとともに、半導体チップ２のドレイン電極２Ｄとダイパッド５とが、導電性の接合材１０Ｄを介して電気的に接続される。また、半導体チップ３がダイパッド６に固定されるとともに、半導体チップ３のソース電極３Ｓとダイパッド６とが、導電性の接合材１０Ｓを介して電気的に接続され、半導体チップ３のゲート電極３Ｇとゲート接続用導体部６Ｇとが、導電性の接合材１０Ｇを介して電気的に接続される。また、半導体チップ４がダイパッド７に固定される。導電性の接合材としては、導電性のペースト型接合材（例えば銀ペースト）や、あるいは半田材などを用いることができる。また、半田材を用いて接合する場合は、半田接続される半導体チップ側の電極は、ニッケル層を含む積層構造を適用することもできる。
　次に、図１５および図１６に示されるように、半導体チップ２，３，４、ダイパッド５，６，７、ゲート接続用導体部６Ｇおよび複数のリード８を封止する封止部（封止樹脂部）９を形成する。この段階では、半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは、封止部９で覆われており、封止部９から露出しない。また、リードフレームの下面側はバックテープに固定されているため、ダイパッド５，６，７およびリード８の各下面は封止部９の下面９ｂと面一になる。また、ゲート接続用導体部６Ｇは、下面側からのハーフエッチングなどにより、リード８に比べて厚さを薄くしている。このため、ゲート接続用導体部６Ｇの下面上にも封止部９が形成されるので、封止部９の下面９ｂでゲート接続用導体部６Ｇは露出しない。
　次に、図１７に示されるように、例えばレーザー加工などにより、封止部９に孔部２１を形成する。孔部２１は、封止部９の上面側から下方に向かって形成される。孔部２１は、リード８上と、ゲート接続用導体部６Ｇ上と、半導体チップ２に平面視で重ならない位置でのダイパッド５上と、半導体チップ３に平面視で重ならない位置でのダイパッド６上とに、それぞれ形成される。孔部２１の底部では、リード８、ゲート接続用導体部６Ｇ、ダイパッド５、およびダイパッド６が露出される。
　そして、封止部９の孔部２１内に、電解めっき法などを用いて導電性のプラグ部２２を形成する。プラグ部２２は、銅（Ｃｕ）などの金属材料からなり、孔部２１を埋めるように形成される。リード８上に形成されたプラグ部２２は、そのリード８と電気的に接続される。また、ゲート接続用導体部６Ｇ上に形成されたプラグ部２２は、そのゲート接続用導体部６Ｇと電気的に接続される。またダイパッド５上に形成されたプラグ部２２は、そのダイパッド５と電気的に接続される。また、ダイパッド６上に形成されたプラグ部２２は、そのダイパッド６と電気的に接続される。
　次に、図１８および図１９に示されるように、封止部９の上面９ａを研磨して封止部９の厚さを薄くする。少なくとも、電極４Ｃおよびプラグ部２２に達する程度に研磨することで、封止部９の上面９ａから電極４Ｃの上面とプラグ部２２の上面とが露出した状態となる。
　次に、図２０および図２１に示されるように、封止部９の半導体チップ２のソース電極２Ｓ上、ゲート電極２Ｇ上および半導体チップ３のドレイン電極３Ｄ上に、レーザー加工などを用いて開口部２３を形成する。開口部２３の底部では、半導体チップ２のソース電極２Ｓ、半導体チップ２のゲート電極２Ｇ、および半導体チップ３のドレイン電極３Ｄが露出する。開口部２３をレーザー加工により形成する場合は、レーザーによる電極２Ｓ，２Ｇ，３Ｄの損傷を防止するために、電極２Ｓ，２Ｇ，３Ｄ上に予め例えば４～１０μｍ程度の銅膜を形成してもよい。この段階でバックテープを引き剥がし、それにより封止部９の下面９ｂとダイパッド５，６，７およびリード８の各下面が露出する。
　次に、図２２および図２３に示されるように、無電解めっき法を用いて金属膜２４ａを形成する。金属膜２４ａは、封止部９の上面９ａ上と、開口部２３から露出するソース電極２Ｓ上、ゲート電極２Ｇ上、ドレイン電極３Ｄ上と、封止部９の上面９ａから露出する電極４Ｃの上面上と、封止部９の上面９ａから露出するプラグ部２２の上面上とに、連続的に形成される。
　次に、図２４および図２５に示されるように、金属膜２４ａ上に、レジストパターン２５を形成する。それから、レジストパターン２５で覆われずに露出する部分の金属膜２４ａ上に、電解めっき法を用いて金属膜２４ｂを形成する。その後、図２６および図２７に示されるように、レジストパターン２５を除去してから、金属膜２４ｂで覆われずに露出する部分の金属膜２４ａを、エッチングなどにより除去する。これにより、金属膜２４ａと金属膜２４ａ上の金属膜２４ｂとからなる配線２６が形成される。上述のように、配線２６は、配線２６ＤＳと配線２６ＧＨと配線２６ＧＬと配線２６Ｃ１と配線２６Ｃ２と配線２６Ｃ３とを含んでいる。
　次に、図２８および図２９に示されるように、封止部９の上面９ａ上に、配線２６を覆うように、絶縁層２７を形成する。絶縁層２７は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。なお、図２８および図２９では、簡略化のために、配線２６を構成する金属膜２４ａと金属膜２４ｂとを分けて示さずに、一体化して示してある（上記図８および図９も同様）。
　次に、絶縁層２７に開口部２９を形成する。開口部２９の底部では、配線２６の一部が露出する。
　次に、絶縁層２７上に配線３０を形成する。配線３０の形成法は、配線２６の形成と基本的には同じであるので、ここではその繰り返しの説明は省略する。配線３０は、開口部２９から露出される配線２６と電気的に接続されている。上述のように、配線３０は、配線３０ＤＳと配線３０Ｃとを含んでいる。その後、上記金属膜２４ａを無電解めっき法で形成した際に、封止部９の下面９ｂ上にも無電解めっき膜が形成されている場合は、封止部９の下面９ｂ上の無電解めっき膜をエッチングなどにより除去する。
　その後、隣り合うパッケージ間をダイシングブレードにより切断することで、半導体装置１を得ることができる。
　＜主要な特徴と効果について＞
　ＤＣ－ＤＣコンバータやインバータのような電源回路などでは、ハイサイドスイッチ用の電界効果トランジスタと、ロウサイドスイッチ用の電界効果トランジスタとを直列に接続する。ハイサイドスイッチ用の電界効果トランジスタが形成されたハイサイド用半導体チップと、ロウサイドスイッチ用の電界効果トランジスタが形成されたロウサイド用半導体チップとを１つのパッケージとして半導体装置を構成すれば、それらの半導体チップを別々の半導体装置としてパッケージ化した場合に比べて、所望の回路を構成するのに必要な半導体装置の数を低減することができる。しかしながら、半導体装置内でハイサイド用半導体チップのソース電極とロウサイド用半導体チップのドレイン電極とを電気的に接続するには、電極間の配線に必要な部材を半導体装置内に配置する必要があるため、半導体装置の寸法の増大が懸念される。
　本実施の形態の半導体装置１は、ダイパッド５，６と、ダイパッド５上に搭載された半導体チップ２と、ダイパッド６上に搭載された半導体チップ３と、それらを封止する絶縁体部２８とを備えている。半導体チップ２は、表面側に形成されたソース電極２Ｓおよび裏面側に形成されたドレイン電極２Ｄを有し、半導体チップ３は、表面側に形成されたソース電極３Ｓおよび裏面側に形成されたドレイン電極３Ｄを有している。
　本実施の形態の主要な特徴のうちの一つは、半導体チップ２と半導体チップ３とは上下（表裏）が逆向きで、ダイパッド上に搭載されていることである。すなわち、半導体チップ２は、ドレイン電極２Ｄがダイパッド５に対向する向きでダイパッド５上に搭載され、半導体チップ３は、ソース電極３Ｓがダイパッド６に対向する向きでダイパッド６上に搭載されている。そして、絶縁体部２８内に、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを電気的に接続する配線２６ＤＳを形成している。
　本実施の形態とは異なり、ハイサイド用半導体チップ（半導体チップ２に対応）とロウサイド用半導体チップ（半導体チップ３に対応）とを上下（表裏）を同じ向きで、ダイパッド上に搭載した場合を仮定し、これを以下では検討例と称することとする。この検討例の場合は、ハイサイド用半導体チップとロウサイド用半導体チップのどちらも、ドレイン電極がダイパッドに対向する向きでダイパッド上に搭載される。この場合は、ハイサイド用半導体チップを搭載するハイサイド用ダイパッドが、そのハイサイド用半導体チップのドレイン電極と電気的に接続され、ロウサイド用半導体チップを搭載するロウサイド用ダイパッドが、そのロウサイド用半導体チップのドレイン電極と電気的に接続されることになる。
　しかしながら、この検討例の場合、ハイサイド用半導体チップのソース電極とロウサイド用半導体チップのドレイン電極とを半導体装置内で電気的に接続するためには、ハイサイド用半導体チップのソース電極とロウサイド用ダイパッドとを、金属板を用いて電気的に接続することが考えられる。しかしながら、これは、ロウサイド用ダイパッドと金属板とを接続するのに要する領域（スペース）を必要とするため、半導体装置の寸法の増大を招いてしまう。例えば、ハイサイド用半導体チップとロウサイド用半導体チップとの間の間隔を大きくして、ハイサイド用半導体チップのソース電極とロウサイド用ダイパッドとを金属板で接続することになるため、半導体チップ間の間隔を大きくする分、半導体装置の寸法の増大を招いてしまう。
　それに対して、本実施の形態では、半導体チップ２は、ドレイン電極２Ｄがダイパッド５に対向する向きでダイパッド５上に搭載され、半導体チップ３は、ソース電極３Ｓがダイパッド６に対向する向きでダイパッド６上に搭載されている。これにより、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとが、いずれも上側（ダイパッドと逆側）を向き、また、半導体チップ２のソース電極２Ｓの高さ位置と半導体チップ３のドレイン電極３Ｄの高さ位置とが、概ね同じ高さ位置になる。このため、絶縁体部２８内に形成された配線２６ＤＳを用いて、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを、容易かつ的確に、電気的に接続することができる。
　このため、本実施の形態では、半導体チップ３を搭載するダイパッド６と半導体チップ２のソース電極２Ｓとを金属板などで電気的に接続する必要はないので、半導体装置内に金属板を配置するために必要なスペースを確保する必要がなく、また、半導体チップ３を搭載するダイパッド６に、金属板を接続するためのスペースを確保する必要もない。本実施の形態では、半導体チップ２，３の間隔を小さくしても、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを、配線２６ＤＳによって容易かつ的確に電気的に接続することができる。従って、半導体チップ２，３の間隔を小さくして、半導体装置の小型化（小面積化）を図ることができる。
　また、本実施の形態では、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを、金属板ではなく、配線２６ＤＳによって電気的に接続しており、配線２６ＤＳは、配線幅の自由度が高く、また、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを配線２６ＤＳによって最短経路で接続することができる。このため、半導体装置の低インピーダンスや低オン抵抗を実現しやすくなる。従って、半導体装置の性能を向上させることができる。
　また、配線２６ＤＳの配線幅をある程度大きくして、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを配線２６ＤＳによって低抵抗で接続することが望ましいが、この観点で、配線２６ＤＳの幅Ｗ１（図５参照）は、他の配線２６ＧＨ，２６ＧＬ，２６Ｃ１，２６Ｃ２，２６Ｃ３の幅Ｗ２よりも大きいことが好ましい。ここで、配線幅は、その配線の厚さ方向に略垂直で、かつ、その配線を流れる電流方向に略垂直な方向の幅（寸法）に対応している。
　また、半導体チップ２，３だけでなく、それらを制御する（従って半導体チップ２，３のゲート電極２Ｇ，３Ｇに電気的に接続される）半導体チップ４も、一緒にパッケージ化して１つ半導体装置とすることで、半導体チップ４を別にパッケージ化する場合と比べて、所望の回路を構成するのに必要な半導体装置の数を低減することができる。
　また、半導体チップ２のゲート電極２Ｇも、絶縁体部２８内に形成された配線２６ＧＨを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、半導体チップ３のゲート電極３Ｇも、絶縁体部２８内に形成された配線２６ＧＬを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、リード８も、絶縁体部２８内に形成された配線２６Ｃ１を用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。このように、半導体装置において、電気的に接続すべき部材同士を、絶縁体部２８内に形成された配線を用いて電気的に接続することができる。金属板やワイヤではなく、配線を用いているため、電気的な接続に要するスペースが少なくて済み、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の各構成部材のレイアウト設計も行いやすくなる。また、半導体装置の製造コストも抑制することができる。
　（実施の形態２）
　図３０は、本実施の形態２の半導体装置１ａの回路構成を示す回路図である。図３１～図３３は、本実施の形態２の半導体装置１ａの平面透視図であり、図３４は、本実施の形態２の半導体装置１ａの下面図（裏面図）であり、図３５～図３９は、本実施の形態２の半導体装置１ａの断面図である。なお、図３１は、絶縁体からなる構成物（封止部５８，５９および絶縁層６４）を透視したときの半導体装置１ａの平面透視図が示されている。また、図３２は、図３１において、更に配線６２（配線６２ＤＳ１，６２ＤＳ２，６２ＤＳ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ１，６２Ｃ２）を透視したときの半導体装置１ａの平面透視図が示されている。なお、図３２では、実際に見えるのは、半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄであるが、理解を簡単にするために、半導体チップ４４，４５，４６におけるゲート電極４４Ｇ，４５Ｇ，４６Ｇおよびソース電極４４Ｓ，４５Ｓ，４６Ｓの平面位置を、点線で示してある。また、図３３は、図３２において、更に半導体チップ４１，４２，４３，４４，４５，４６，４７，４８およびプラグ部６３を透視したときの半導体装置１ａの平面透視図が示されている。また、図３５は、図３１に示されるＢ１－Ｂ１線の位置での半導体装置１ａの断面図であり、図３６は、図３１に示されるＢ２－Ｂ２線の位置での半導体装置１ａの断面図であり、図３７は、図３１に示されるＢ３－Ｂ３線の位置での半導体装置１ａの断面図である。また、図３８は、配線６２ＧＬ１、配線６２Ｃ２に沿う位置での半導体装置１ａの断面図であり、図３９は、配線６２ＧＨ１、配線６２Ｃ１に沿う位置での半導体装置１ａの断面図である。
　なお、配線６２ＧＬ２に沿う位置での半導体装置１ａの断面図および配線６２ＧＬ３に沿う位置での半導体装置１ａの断面図は、図３８と符号が異なるものの、構造としては同様な為、図は省略する。また、配線６２ＧＨ２に沿う位置での半導体装置１ａの断面図、および配線６２ＧＨ３に沿う位置での半導体装置１ａの断面図は、図３９と符号が異なるものの、構造としては同様な為、図は省略する。
　図３０の回路図に示されるように、直列接続された一対のパワーＭＯＳＦＥＴである４１ａと４４ａ、４２ａと４５ａ、４３ａと４６ａが、端子Ｔ４９と端子Ｔ５０との間に並列接続されている。端子Ｔ４９には、電源電位（ＶＩＮ）が供給され、端子Ｔ５０には、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。ハイサイドスイッチ用のパワーＭＯＳＦＥＴ４１ａ，４２ａ，４３ａの各ゲートは、制御回路４７ａに接続され、ロウサイドスイッチ用のパワーＭＯＳＦＥＴ４４ａ，４５ａ，４６ａの各ゲートは、制御回路４８ａに接続されている。端子Ｔ５１は、パワーＭＯＳＦＥＴ４１ａのソースおよびパワーＭＯＳＦＥＴ４４ａのドレインに接続され、端子Ｔ５２は、パワーＭＯＳＦＥＴ４２ａのソースおよびパワーＭＯＳＦＥＴ４５ａのドレインに接続され、端子Ｔ５３は、パワーＭＯＳＦＥＴ４３ａのソースおよびパワーＭＯＳＦＥＴ４６ａのドレインに接続されている。端子Ｔ５１，Ｔ５２，Ｔ５３は、出力用の端子であり、例えば、半導体装置１ａの外部に設けられた負荷に接続される。
　本実施の形態２では、ハイサイドスイッチ用の半導体チップ４１，４２，４３と、ロウサイドスイッチ用の半導体チップ４４，４５，４６と、制御用の半導体チップ４７，４８とを、１つのパッケージとして集約して、半導体装置１ａを構成している。本実施の形態２の半導体装置１ａの構造について、図３０～図３９を参照して以下に説明する。
　本実施の形態２の半導体装置１ａは、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８と、ダイパッド（チップ搭載部）４９，５０と、出力用導体部５１，５２，５３と、ゲート接続用導体部５４，５５，５６と、複数のリード５７と、これらを封止する封止部５８，５９および絶縁層６４と、を有している。
　半導体チップ４１内には、パワーＭＯＳＦＥＴ４１ａが形成されており、同様に、半導体チップ４２～４６には、それぞれにパワーＭＯＳＦＥＴ４２ａ～４６ａが形成されている。半導体チップ４７内には、ハイサイドスイッチ用の半導体チップ４１，４２，４３を制御する制御回路４７ａが形成され、半導体チップ４８内には、ロウサイドスイッチ用の半導体チップ４４，４５，４６を制御する制御回路４８ａが形成されている。
　半導体チップ４１，４２，４３，４４，４５，４６のそれぞれの構成は、上記半導体チップ２，３と同じである。このため、半導体チップ４１は、表面側にソース電極４１Ｓおよびゲート電極４１Ｇを有し、それとは反対の裏面側にドレイン電極４１Ｄを有している。同様に、表面側のソース電極４２Ｓ～４６Ｓおよびゲート電極４２Ｇ～４６Ｇと、それとは反対の裏面側のドレイン電極４２Ｄ～４６Ｄを、対応する各半導体チップ４２～４６が有している。また、半導体チップ４７は、表面側に、半導体チップ４７内の制御回路４７ａに電気的に接続された複数の電極４７Ｃを有している。また、半導体チップ４８は、表面側に、半導体チップ４８内の制御回路４８ａに電気的に接続された複数の電極４８Ｃを有している。
　半導体チップ４１，４２，４３は、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄがダイパッド４９に対向する向きで、共通のダイパッド４９上に搭載されている。ドレイン電極４１Ｄ，４２Ｄ，４３Ｄは、導電性の接合材６１Ｄを介して、共通のダイパッド４９に電気的に接続されている。
　半導体チップ４４，４５，４６は、ソース電極４４Ｓ，４５Ｓ，４６Ｓがダイパッド５０に対向する向きで、共通のダイパッド５０上に搭載されている。ソース電極４４Ｓ，４５Ｓ，４６Ｓは、導電性の接合材６１Ｓを介して、共通のダイパッド４９に電気的に接続されている。
　このため、本実施の形態２の半導体装置１ａにおいては、半導体チップ４１，４２，４３同士は、上下（表裏）の向きが同じであり、また、半導体チップ４４，４５，４６同士は、上下（表裏）の向きが同じであるが、半導体チップ４１，４２，４３と半導体チップ４４，４５，４６とは、上下（表裏）の向きが逆になっている。
　半導体チップ４４のゲート電極４４Ｇは、ゲート接続用導体部５４と対向しており、導電性の接合材６１Ｇを介してゲート接続用導体部５４と電気的に接続されている。半導体チップ４５のゲート電極４５Ｇは、ゲート接続用導体部５５と対向しており、導電性の接合材６１Ｇを介してゲート接続用導体部５５と電気的に接続されている。半導体チップ４６のゲート電極４６Ｇは、ゲート接続用導体部５６と対向しており、導電性の接合材６１Ｇを介してゲート接続用導体部５６と電気的に接続されている。
　ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７は、導電体からなるが、上記ダイパッド５，６，７などと同様の材料により構成されおり、封止部５８を介して互いに離間している。封止部５８の上面の高さ位置は、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７のそれぞれの上面の高さ位置と、ほぼ同じである。封止部５８は、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７の間を埋めるように形成されている。
　半導体チップ４７および半導体チップ４８のそれぞれは、半導体チップ４７および半導体チップ４８の各裏面が封止部５８に対向する向きで、封止部５８上に絶縁性または導電性の接合材６１Ｃを介して搭載されている。封止部５８は、絶縁体からなり、例えば上記封止部９と同様の材料により形成されている。封止部５８の下面では、ダイパッド４９，５０、出力用導体部５１，５２，５３および複数のリード５７のそれぞれの下面が露出しているが、ゲート接続用導体部５４，５５，５６は露出しないことが好ましい。これは、例えば、ゲート接続用導体部５４，５５，５６の下面側をハーフエッチングするなどして、ダイパッド４９，５０などよりもゲート接続用導体部５４，５５，５６を薄くしておき、ゲート接続用導体部５４，５５，５６の下面を封止部５８で覆うことにより、実現できる。
　封止部５８、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７上に、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８を覆うように、封止部５９が形成されている。封止部５９は、絶縁体からなり、例えば封止部５８と同様の材料により形成されている。
　封止部５９には、半導体チップ４１，４２，４３のソース電極４１Ｓ，４１Ｓ，４１Ｓおよびゲート電極４１Ｇ，４１Ｇ，４１Ｇと、半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄと、半導体チップ４７，４８の電極４７Ｃ，４８Ｃの各電極を露出するように、開口部が設けられている。
　封止部５９の上面上には、配線６２が形成されている。
配線６２は、配線６２ＤＳ１～６２ＤＳ３と配線６２ＧＨ１～６２ＧＨ３と配線６２ＧＬ１～６２ＧＬ３と配線６２Ｃ１，６２Ｃ２とを含んでおり、それらは同層に形成されている。また、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６およびリード８のそれぞれには、導電性のプラグ部（ビア部、ビア配線）６３が形成されている。プラグ部６３は、銅（Ｃｕ）などの金属材料からなり、封止部５９に設けられた孔部内に形成されている。プラグ部６３は、そのプラグ部６３上の配線６２と、そのプラグ部６３の下の各導電体（出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６およびリード８）とを電気的に接続するために、設けられている。
　配線６２ＤＳ１は、半導体チップ４１のソース電極４１Ｓと半導体チップ４４のドレイン電極４４Ｄとを電気的に接続するための配線である。配線６２ＤＳ１は、半導体チップ４１のソース電極４１Ｓ上に位置してソース電極４１Ｓに電気的に接続される部分と、半導体チップ４４のドレイン電極４４Ｄ上に位置してドレイン電極４４Ｄに電気的に接続される部分と、それらをつなぐ部分とを、一体的に有している。これにより、半導体チップ４１のソース電極４１Ｓと半導体チップ４４のドレイン電極４４Ｄとが、配線６２ＤＳ１を通じて電気的に接続される。また、出力用導体部５１上に形成されたプラグ部６３は、配線６２ＤＳ１と出力用導体部５１との間に介在する。これにより、出力用導体部５１上のプラグ部６３を通じて、配線６２ＤＳ１と出力用導体部５１とが電気的に接続される。
　配線６２ＤＳ１と同様の構成により、配線６２ＤＳ２は、半導体チップ４２のソース電極４２Ｓと半導体チップ４５のドレイン電極４５Ｄとを電気的に接続し、出力用導体部５２上のプラグ部６３を通じて、配線６２ＤＳ２と出力用導体部５２とを電気的に接続する。
　配線６２ＤＳ１と同様の構成により、配線６２ＤＳ３は、半導体チップ４３のソース電極４３Ｓと半導体チップ４６のドレイン電極４６Ｄとを電気的に接続し、出力用導体部５３上のプラグ部６３を通じて、配線６２ＤＳ３と出力用導体部５３とを電気的に接続する。
　配線６２ＧＬ１は、半導体チップ４４のゲート電極４４Ｇと半導体チップ４８の電極４８Ｃとを電気的に接続するための配線である。配線６２ＧＬ１の一方の端部は、ゲート接続用導体部５４上に設けられたプラグ部６３上に位置してプラグ部６３に電気的に接続され、配線６２ＧＬ１の他方の端部は、半導体チップ４８の電極４８Ｃ上に位置して電極４８Ｃに電気的に接続される。ゲート接続用導体部５４と配線６２ＧＬ１との間に配置されたプラグ部６３は、ゲート接続用導体部５４と配線６２ＧＬ１とを電気的に接続する。これにより、半導体チップ４４のゲート電極４４Ｇと半導体チップ４８の電極４８Ｃとは、導電性の接合材６１Ｇ、ゲート接続用導体部５４、プラグ部６３および配線６２ＧＬ１を通じて、電気的に接続される。
　配線６２ＧＬ１と同様の構成により、配線６２ＧＬ２は、半導体チップ４５のゲート電極４５Ｇと半導体チップ４８の電極４８Ｃとを、導電性の接合材６１Ｇ、ゲート接続用導体部５５、プラグ部６３および配線６２ＧＬ２を通じて、電気的に接続する。
　配線６２ＧＬ１と同様の構成により、配線６２ＧＬ３は、半導体チップ４６のゲート電極４６Ｇと半導体チップ４８の電極４８Ｃとを、導電性の接合材６１Ｇ、ゲート接続用導体部５６、プラグ部６３および配線６２ＧＬ２を通じて、電気的に接続する。
　配線６２ＧＨ１は、半導体チップ４１のゲート電極４１Ｇと半導体チップ４７の電極４７Ｃとを電気的に接続するための配線である。配線６２ＧＨ１の一方の端部は、半導体チップ４１のゲート電極４１Ｇ上に位置してゲート電極４１Ｇに電気的に接続され、配線６２ＧＨ１の他方の端部は、半導体チップ４７の電極４７Ｃ上に位置してその電極４７Ｃに電気的に接続される。これにより、半導体チップ４１のゲート電極４１Ｇと半導体チップ４７の電極４７Ｃとは、配線６２ＧＨ１を通じて、電気的に接続される。
　配線６２ＧＨ１と同様の構成により、配線６２ＧＨ２は、半導体チップ４２のゲート電極４２Ｇと半導体チップ４７の電極４７Ｃとを、配線６２ＧＨ２を通じて、電気的に接続する。
　配線６２ＧＨ１と同様の構成により、配線６２ＧＨ３は、半導体チップ４３のゲート電極４３Ｇと半導体チップ４７の電極４７Ｃとを、配線６２ＧＨ３を通じて、電気的に接続する。
　配線６２Ｃ１は、リード５７と半導体チップ４７の電極４７Ｃとを電気的に接続するための配線である。配線６２Ｃ１の一方の端部は、リード５７上に設けられたプラグ部６３上に位置してそのプラグ部６３に電気的に接続され、配線６２Ｃ１の他方の端部は、半導体チップ４７の電極４７Ｃ上に位置してその電極４７Ｃに電気的に接続される。リード５７と配線６２Ｃ１との間に配置されたプラグ部６３は、リード５７と配線６２Ｃ１とを電気的に接続する。これにより、リード５７と半導体チップ４７の電極４７Ｃとが、プラグ部６３および配線６２Ｃ１を通じて、電気的に接続される。
　配線６２Ｃ１と同様の構成により、配線６２Ｃ２は、リード５７と半導体チップ４８の電極４８Ｃとを、プラグ部６３および配線６２Ｃ２を通じて、電気的に接続する。
　封止部５９の上面上には、配線６２を覆うように絶縁層６４が形成されている。封止部５８と封止部５９と絶縁層６４とにより、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７を封止する絶縁体部６５が構成されている。ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７は、少なくとも一部が絶縁体部６５により封止されていればよいが、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８は、絶縁体部６５から露出されないことが好ましい。
　また、封止部５９上に形成する配線層と絶縁層の層数を増やすこともできるが、その場合は、増やした絶縁層も封止用の絶縁体部６５の一部を構成することになる。
　半導体装置１ａにおいて、出力用導体部５１，５２，５３は、図３０の回路図における端子Ｔ５１，Ｔ５２，Ｔ５３にそれぞれ対応しており、出力端子として機能する。ダイパッド４９は、図３０の回路図における端子Ｔ４９に対応し、ダイパッド５０は、図３０の回路図における端子Ｔ５０に対応している。
　次に、本実施の形態２の半導体装置１ａの製造工程について、上記図３１～図３９と図４０～図５３を参照して説明する。図４０～図５３は、本実施の形態２の半導体装置１ａの製造工程を示す断面図である。図４０～図５３のうち、図４０、図４２、図４４、図４６、図４８、図５０および図５２は、各製造工程における、図２９のＢ１－Ｂ１線に対応する半導体装置１ａの断面図である。また、図４１、図４３、図４５、図４７、図４９，図５１および図５３は、各製造工程における、図３６と同じ切断線に対応する半導体装置１ａの断面図である。
　まず、図４０および図４１に示されるように、リードフレームを準備する。リードフレームは、フレーム枠（ここでは図示せず）と、フレーム枠に連結されたダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７を有している。リードフレームは、ポリイミドフィルム等のバックテープ（図示せず）に接着された状態で用いる。
　次に、図４１および図４２に示されるように、封止部５８を形成する。封止部５８が形成された段階では、図４１および図４２のように、封止部５８の厚さは、ダイパッド４９，５０などよりも厚く、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７は、側面だけでなく上面も、封止部５８で覆われている。封止部５８の下面側はバックテープに固定されているため、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７の各下面は、封止部５８の下面と面一になる。
　次に、図４４および図４５に示されるように、封止部５８の上面を研磨することにより、封止部５８の厚さを薄くする。これにより、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７のそれぞれの上面が、封止部５８から露出する。
　次に、図４６および図４７に示されるように、ダイボンディング工程を行う。ダイボンディング工程では、ダイパッド４９上に半導体チップ４１，４２，４３が搭載され、ダイパッド５０上に半導体チップ４４，４５，４６が搭載され、封止部５８上に半導体チップ４７，４８が搭載される。
　ダイボンディング工程において、半導体チップ４１，４２，４３と半導体チップ４４，４５，４６とは、ダイパッドへの搭載時の上下（表裏）の向きが反対である。すなわち、半導体チップ４１，４２，４３は、ソース電極４１Ｓ，４２Ｓ，４３Ｓおよびゲート電極４１Ｇ，４２Ｇ，４３Ｇが上を向き、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄがダイパッド４９の上面に対向する向きで、ダイパッド４９の上面上に導電性の接合材６１Ｄを介して搭載する。半導体チップ４４，４５，４６は、ドレイン電極４４Ｄ，４５Ｄ，４６Ｄが上を向き、ソース電極４４Ｓ，４５Ｓ，４６Ｓがダイパッド５０の上面に対向し、かつ、ゲート電極４４Ｇ，４５Ｇ，４６Ｇがゲート接続用導体部５４，５５，５６の上面に対向する向きで、ダイパッド５０の上面上に導電性の接合材６１Ｓを介し、かつ、ゲート接続用導体部５４，５５，５６の上面上に導電性の接合材６１Ｇを介して、搭載する。半導体チップ４７，４８は、半導体チップ４７，４８の裏面が封止部５８の上面に対向する向きで、封止部５８の上面上に、絶縁性または導電性の接合材６１Ｃを介して搭載する。接合材６１Ｄ，６１Ｓ，６１Ｇとしては、導電性のペースト型接合材（例えば銀ペースト）や、あるいは半田材などを用いることができる。接合材６１Ｃとしては、例えばＤＡＦ（Die Attach Film）を用いることができる。
　次に、図４８および図４９に示されるように、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８を封止する封止部５９を形成する。この段階では、半導体チップ４１～４８、およびその各電極４１Ｓ～４６Ｓ，４１Ｇ～４６Ｇ、４１Ｄ～４６Ｄ，４７Ｃ，４８Ｃは、封止部５９で覆われており、封止部５９から露出しない。
　次に、図４８および図４９に示されるように、例えばレーザー加工などにより封止部５９に孔部を形成してから、その孔部内に電解めっき法などにより導電性のプラグ部６３を形成する。プラグ部６３は、リード５７上と、出力用導体部５１，５２，５３上と、ゲート接続用導体部５４，５５，５６上に、それぞれ形成される。
　次に、図５０および図５１に示されるように、封止部５９の上面を研磨して封止部５９の厚さを薄くする。これに伴い、封止部５９の上面から電極４７Ｃ、４８Ｃの上面とプラグ部６３の上面とが露出した状態となる。
　次に、図５０および図５１に示されるように、封止部５９にレーザー加工などを用いて開口部を形成する。封止部５９の開口部は、半導体チップ４１～４６の各電極４１Ｓ～４３Ｓ、４１Ｇ～４３Ｇ、４４Ｄ～４６Ｄ上に、各電極が露出するように形成される。この段階でバックテープを引き剥がし、それにより封止部５９の下面とダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７の各下面とが露出する。
　次に、図５２および図５３に示されるように、配線６２を形成する。配線６２の形成法は、上記実施の形態１における配線２６の形成法と同じであるので、その説明は省略する。上述のように、配線６２は、配線６２ＤＳ１～６２ＤＳ３，６２ＧＨ１～６２ＧＨ３，６２ＧＬ１～６２ＧＬ３，６２Ｃ１，６２Ｃ２を含んでいる。
　次に、上記図３５～図３９に示されるように、封止部５９の上面上に、配線６２を覆うように、絶縁層６４を形成する。絶縁層６４は、絶縁体からなるが、例えば樹脂材料などからなる。
　その後、隣り合うパッケージ間をダイシングブレードにより切断することで、半導体装置１ａを得ることができる。
　本実施の形態２の半導体装置１ａにおいては、半導体チップ４１，４２，４３と半導体チップ４４，４５，４６とは上下（表裏）が逆向きで、ダイパッド上に搭載されている。すなわち、半導体チップ４１，４２，４３は、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄがダイパッド４９に対向する向きでダイパッド４９上に搭載され、半導体チップ４４，４５，４６は、ソース電極４４Ｓ，４５Ｓ，４６Ｓがダイパッド５０に対向する向きでダイパッド５０上に搭載されている。そして、絶縁体部６５内に、半導体チップ４１のソース電極４１Ｓと半導体チップ４４のドレイン電極４４Ｄとを電気的に接続する配線６２ＤＳ１と、半導体チップ４２のソース電極４２Ｓと半導体チップ４５のドレイン電極４５Ｄとを電気的に接続する配線６２ＤＳ２と、半導体チップ４３のソース電極４３Ｓと半導体チップ４６のドレイン電極４６Ｄとを電気的に接続する配線６２ＤＳ３と、を形成している。これにより、上記実施の形態１で説明したような効果を得ることができる。
　すなわち、半導体チップ４１，４２，４３のソース電極４１Ｓ，４２Ｓ，４３Ｓと半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄとが、上側（ダイパッドと逆側）を向き、高さ位置が、概ね同じになる。このため、絶縁体部６５内に形成された配線６２ＤＳ１，６２ＤＳ２，６２ＤＳ３を用いて、半導体チップ４１，４２，４３のソース電極４１Ｓ，４２Ｓ，４３Ｓと半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄとを、それぞれ容易かつ的確に、電気的に接続することができる。接続に金属板を用いないことにより、半導体装置内に金属板を配置するために必要なスペースを確保する必要がなく、半導体装置の小型化（小面積化）を図ることができる。
　また、本実施の形態２では、互いに反対側の面にソース電極とドレイン電極とを有し、かつ直列に接続された２つの半導体チップを複数組搭載する形態として、３組搭載する構成を例示したが、半導体チップは２組でもよく、また、４組以上でも良い。
　（実施の形態３）
　図５４～図５８は、本実施の形態３の半導体装置１ｂの断面図である。図５４は上記図３５に相当し、図５５は上記図３６に相当し、図５６は上記図３７に相当し、図５７は上記図３８に相当し、図５８は上記図３９に相当するものである。
　図５７は配線６２ＧＬ１および配線６２Ｃ２に沿う位置での半導体装置１ｂの断面図に対応している。配線６２ＧＬ２および配線６２Ｃ２に沿う位置での半導体装置１ｂの断面図、また、配線６２ＧＬ３および配線６２Ｃ２に沿う位置での半導体装置１ｂの断面図は、図５７と符号が異なるものの、構造としては同様な為、図は省略する。
　図５８は配線６２ＧＨ１に沿う位置での半導体装置１ｂの断面図に対応している。配線６２ＧＨ２に沿う位置での半導体装置１ａの断面図、および配線６２ＧＨ３に沿う位置での半導体装置１ａの断面図は、図５８と符号が異なるものの、構造としては同様な為、図は省略する。
　本実施の形態３の半導体装置１ｂが上記実施の形態２の半導体装置１ａと相違している点について、以下に説明する。
　上記実施の形態２の半導体装置１ａにおける封止部５８と封止部５９とを合わせたものが、本実施の形態３の半導体装置１ｂにおける封止部５８ａに対応している。そして、本実施の形態３では、半導体チップ４７，４８は、封止部５８ａの上面上に搭載されている。また、本実施の形態３では、絶縁層６４は、封止部５８ａの上面上に、配線６２および半導体チップ４７，４８を覆うように形成されている。封止部５８ａ上に半導体チップ４７，４８を搭載していることを反映して、本実施の形態３における絶縁層６４の厚さは、上記実施の形態２における絶縁層６４の厚さよりも厚くなっている。本実施の形態３における絶縁体部６５は、封止部５８ａと絶縁層６４により構成される。
　また、本実施の形態３の場合は、半導体チップ４７は、複数の電極４７Ｃのそれぞれが、配線６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２Ｃ１のいずれかの上に位置し、電気的に接続されている。また、半導体チップ４８は、複数の電極４８Ｃのそれぞれが、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２のいずれかの上に位置し、電気的に接続されている。これにより、上記実施の形態２と同様に、本実施の形態３においても、半導体チップ４１，４２，４３のゲート電極４１Ｇ，４２Ｇ，４３Ｇを配線６２ＧＨ１，６２ＧＨ２，６２ＧＨ３を通じて半導体チップ４７の電極４７Ｃに電気的に接続することができ、また、リード５７を、配線６２Ｃ１を通じて半導体チップ４７の電極４７Ｃに電気的に接続することができる。また、半導体チップ４４，４５，４６のゲート電極４４Ｇ，４５Ｇ，４６Ｇを配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３を通じて半導体チップ４８の電極４８Ｃに電気的に接続することができ、また、リード５７を配線６２Ｃ２を通じて半導体チップ４８の電極４８Ｃに電気的に接続することができる。
　本実施の形態３の半導体装置１ｂの他の構成は、上記実施の形態２の半導体装置１ａと同様であるので、繰り返しの説明は省略する。
　次に、本実施の形態３の半導体装置１ｂの製造工程について説明する。図５９～図６６は、本実施の形態３の半導体装置１ｂの製造工程を示す断面図である。図５９～図６６のうち、図５９、図６１、図６３および図６５は、図５０と切断線を同じくする各製造工程における断面図であり、図６０、図６２、図６４および図６６は、図５３と切断線を同じくする各製造工程における断面図である。
　まず、図５９および図６０に示されるように、上記実施の形態２と同様のリードフレームを準備する。リードフレームは、フレーム枠と、フレーム枠に連結されたダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７を有している。リードフレームは、ポリイミドフィルム等のバックテープ（図示せず）に接着された状態で用いる。
　次に、図５９および図６０に示されるように、ダイボンディング工程を行って、ダイパッド４９上に半導体チップ４１，４２，４３を搭載し、ダイパッド５０上に半導体チップ４４，４５，４６を搭載する。半導体チップ４１，４２，４３および半導体チップ４４，４５，４６のダイボンディングについては、本実施の形態３も上記実施の形態２と同様であるので、ここではその繰り返しの説明は省略する。但し、本実施の形態３の場合は、この段階では、半導体チップ４７，４８のダイボンディングは行わない。
　次に、図６１および図６２に示されるように、半導体チップ４１，４２，４３，４４，４５，４６、ダイパッド４９，５０、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６および複数のリード５７を封止する封止部５８ａを形成する。この段階では、半導体チップ４１，４２，４３，４４，４５，４６およびその各電極は、封止部５８ａで覆われており、封止部５８ａから露出されない。封止部５８ａの下面側はバックテープで覆われているため、ダイパッド４９，５０、出力用導体部５１，５２，５３および複数のリード５７の各下面は封止部５８ａの下面と面一になる。
　次に、図６１および図６２に示されるように、例えばレーザー加工などにより、出力用導体部５１，５２，５３、ゲート接続用導体部５４，５５，５６、および複数のリード５７に達するように封止部５８ａに孔部を形成してから、その孔部内に電解めっき法などにより導電性のプラグ部６３を形成する。
　次に、図６３および図６４に示されるように、封止部５８ａの上面を研磨して封止部５９の厚さを薄くする。封止部５８ａの研磨工程を終了すると、封止部５８ａの上面からプラグ部６３の上面が露出した状態となる。
　次に、図６３および図６４に示されるように、封止部５８ａにレーザー加工などを用いて開口部を形成する。封止部５８ａの開口部は、半導体チップ４１～４６の各電極４１Ｓ～４３Ｓ，４１Ｇ～４３Ｇ，４４Ｄ～４６Ｄ上に、各電極が封止部５８ａから露出するように形成する。この段階でバックテープを引き剥がし、それにより封止部５８ａの下面とダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７の各下面とが露出する。
　次に、図６５および図６６に示されるように、配線６２を形成する。配線６２の形成法は、上記実施の形態１における配線２６や上記実施の形態２における配線６２の形成法と基本的には同じであるので、ここではその説明は省略する。上記実施の形態２と同様に、本実施の形態においても、配線６２は、配線６２ＤＳ１，６２ＤＳ２，６２ＤＳ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ１，６２Ｃ２を含んでいる。
　次に、図６５および図６６に示されるように、ダイボンディング工程を行って、封止部５８ａ上に半導体チップ４７（図示せず），４８を搭載する。半導体チップ４７，４８の電極４７Ｃ，４８Ｃが封止部５８ａに対向する向きで、半導体チップ４７，４８を封止部５８ａ上に搭載する。半導体チップ４７の複数の電極４７Ｃと、配線６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２Ｃ１とが、それぞれ電気的に接続され、半導体チップ４８の複数の電極４８Ｃと、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２とが、それぞれ電気的に接続される。
　次に、上記図５４～図５８に示されるように、封止部５８ａの上面上に、配線６２および半導体チップ４７，４８を覆うように、絶縁層６４を形成する。
　その後、隣り合うパッケージ間をダイシングブレードにより切断することで、半導体装置１ｂを得ることができる。
　本実施の形態３では、制御用の半導体チップ４７，４８はどちらもフェイスダウンでフリップチップ接続している。このため、半導体チップ４７，４８に対してフリップチップ接続することが望まれる場合は、本実施の形態３を適用することが好ましい。一方、上記実施の形態２では、制御用の半導体チップ４７，４８はどちらもフェイスアップ接続しており、封止部５９上に半導体チップ４７，４８を搭載していないため、絶縁層６４の厚さを比較的薄くすることができる。このため、半導体装置全体の厚さを薄くすることができる。
　（実施の形態４）
　図６７～図７１は、本実施の形態４の半導体装置１ｃの断面図である。図７２および図７３は、本実施の形態４の半導体装置１ｃの平面透視図である。図７２には、配線６２が示されており、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８の位置を点線で示してある。また、図７３には、ダイパッド４９，５０、出力用導体部５１，５２，５３、リード５７、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２、プラグ部６３および導体パターン６６が示されており、半導体チップ４１，４２，４３，４４，４５，４６，４７，４８の位置を点線で示してある。
　なお、図７０は配線６２ＧＬ１、配線６２Ｃ２に沿う位置での半導体装置１ｃの断面図に対応している。配線６２ＧＬ２，配線６２Ｃ２に沿う位置での半導体装置１ｃの断面図は、図７０と符号は異なるものの、構造としては類似する為、図示を省略する。同様に、配線６２ＧＬ３，配線６２Ｃ２に沿う位置での半導体装置１ｃの断面図も、図示を省略する。また、図７１は配線６２ＧＨ１、配線６２Ｃ１に沿う位置での半導体装置１ｃの断面図に対応している。配線６２ＧＨ２、配線６２Ｃ１に沿う位置での半導体装置１ｃの断面図は、図７１と符号は異なるものの、構造としては類似する為、図示を省略する。同様に、配線６２ＧＨ３、配線６２Ｃ１に沿う位置での半導体装置１ｃの断面図は、も、図示を省略する。
　本実施の形態４の半導体装置１ｃが上記実施の形態２の半導体装置１ａと相違している点について、以下に説明する。
　上記実施の形態２の場合は、制御用の半導体チップ４７，４８は、両方とも、封止部５８上に搭載されていた。それに対して、本実施の形態４では、制御用の半導体チップ４７，４８のうち、一方の半導体チップ４７については、封止部５８上に搭載し、他方の半導体チップ４８については、導体パターン６６上に搭載されている。これに伴い、半導体チップ４４，４５，４６のゲート電極４４Ｇ，４５Ｇ，４６Ｇを半導体チップ４８の電極４８Ｃに電気的に接続するための配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３と、半導体チップ４８の電極４８Ｃをリード５７に電気的に接続するための配線６２Ｃ２とは、封止部５９上ではなく、封止部５８上（すなわち封止部５８と封止部５９との間）に形成している。
　本実施の形態４では、封止部５８の上面上に、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２とチップ搭載用の導体パターン６６とが形成されている。そして、半導体チップ４７は、半導体チップ４７の電極４７Ｃが上方を向き、半導体チップ４７の裏面が導体パターン６６（封止部５８）に対向する向きで、導体パターン６６上に半田などの接合材６１Ｃを介して搭載されて固定されている。半導体チップ４８は、半導体チップ４８の電極４８Ｃが封止部５８に対向する向きで、封止部５８上に搭載され、複数の電極４８Ｃのそれぞれは、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２のいずれかの上に位置し、導電性の接合材６１ａを介して電気的に接続されている。
　本実施の形態４の場合は、ゲート接続用導体部は形成されていない。半導体チップ４４～４６のゲート電極４４Ｇ～４６Ｇは、プラグ部を経由せず、配線６２ＧＬ１～６２ＧＬ３を通じて半導体チップ４８の電極４８Ｃと電気的に接続される。リード５７と半導体チップ４８の電極４８Ｃは、プラグ部を経由せず、配線６２Ｃ２を通じて電気的に接続される。
　本実施の形態４の半導体装置１ｃの他の構成は、上記実施の形態２の半導体装置１ａとほぼ同様であるので、ここではその繰り返しの説明は省略する。
　次に、本実施の形態４の半導体装置１ｃの製造工程について説明する。図７４～図８２は、本実施の形態４の半導体装置１ｃの製造工程を示す断面図である。図７４～図８２のうち、図７４、図７７および図８０は、上記図６７に対応する断面が示され、図７５、図７８および図８１は、上記図７０に対応する断面が示され、図７６、図７９および図８２は、上記図７１に対応する断面が示されている。
　まず、リードフレームを準備する。本実施の形態４の場合は、リードフレームは、フレーム枠（ここでは図示せず）と、フレーム枠に連結されたダイパッド４９，５０、出力用導体部５１，５２，５３、および複数のリード５７を有しているが、ゲート接続用導体部は、有していない。それから、上記実施の形態２の上記図４２および図４３のように封止部５８を形成してから、封止部５８の上面を研磨することにより、封止部５８の厚さを薄くする。これにより、図７４～図７６に示されるように、ダイパッド４９，５０、出力用導体部５１，５２，５３および複数のリード５７のそれぞれの上面が、封止部５８から露出する。
　次に、図７７～図７９に示されるように、金属層７０を形成する。封止部５８上に形成された金属層７０により、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２および導体パターン６６が形成される。また、金属層７０は、ダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７上にも形成される。この工程は、上記実施の形態１で説明した配線２６形成工程とほぼ同様に行うことができるので、ここではその説明は省略する。以降の図８０～図８２では、簡略化のために、ダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７のそれぞれ上に形成された金属層７０を、分けて示さずに、ダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７に含めてある（上記図６７～図７１も同様）。
　次に、図８０～図８２に示されるように、ダイボンディング工程を行う。ダイボンディング工程では、ダイパッド４９上に半導体チップ４１，４２，４３が搭載され、ダイパッド５０上に半導体チップ４４，４５，４６が搭載され、封止部５８上に半導体チップ４７，４８が搭載される。半導体チップ４１，４２，４３は、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄがダイパッド４９の上面に対向する向きで搭載され、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄは導電性の接合材６１Ｄを介してダイパッド４９に電気的に接続される。半導体チップ４４，４５，４６は、ソース電極４４Ｓ，４５Ｓ，４６Ｓがダイパッド５０の上面に対向する向きで搭載され、ソース電極４４Ｓ，４５Ｓ，４６Ｓは導電性の接合材６１Ｓを介してダイパッド５０に電気的に接続される。半導体チップ４４，４５，４６のゲート電極４４Ｇ，４５Ｇ，４６Ｇは、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３に半田などの導電性の接合材６１Ｇを介して電気的に接続される。半導体チップ４７は、半導体チップ４７の裏面が導体パターン６６（封止部５８）の上面に対向する向きで、導体パターン６６の上面上に、半田などの接合材６１Ｃを介して搭載する。半導体チップ４８は、半導体チップ４８の表面（電極４８Ｃが形成された側の主面）が封止部５８の上面に対向する向きで、封止部５８の上面上に、搭載する。半導体チップ４８の複数の電極４８Ｃのそれぞれは、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２のいずれかに電気的に接続される。
　その後の工程は、上記実施の形態２と概ね同じである。すなわち、図６７～図７１からも分かるように、まず半導体チップ４１，４２，４３，４４，４５，４６，４７，４８を覆うように封止部５９を形成してから、封止部５９に孔部を形成してその孔部内にプラグ部６３を形成する。それから、封止部５９の上面を研磨して封止部５９の厚さを薄くすることで、封止部５９の上面から半導体チップ４７の電極４７Ｃとプラグ部６３の上面とを露出させる。更に、半導体チップ４１，４２，４３のソース電極４１Ｓ，４２Ｓ，４３Ｓおよびゲート電極４１Ｇ，４２Ｇ，４３Ｇと、半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄの上で封止部５９に開口部を設けて、各電極を露出させる。それから、配線６２ＤＳ１，６２ＤＳ２，６２ＤＳ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２Ｃ２を形成する。そして、封止部５９の上面上に、配線６２を覆うように、絶縁層６４を形成してから、隣り合うパッケージ間をダイシングブレードにより切断することで、半導体装置１ｃを得ることができる。
　本実施の形態４では、半導体チップ４１，４２，４３のゲート電極４１Ｇ，４２Ｇ，４３Ｇと半導体チップ４７の電極４７Ｃとを電気的に接続するのに、プラグ部６３は必要なく、また、半導体チップ４４，４５，４６のゲート電極４４Ｇ，４５Ｇ，４６Ｇと半導体チップ４８の電極４８Ｃとを電気的に接続するのにも、プラグ部６３は必要なくなる。このため、半導体チップ間の電気的な接続に必要な構造を単純化することができる。このため、半導体装置の小型化にも有利となる。
　（実施の形態５）
　本実施の形態５は、上記実施の形態４の半導体装置１ｃに、更に上層の配線を追加し、半導体装置上に電子部品を搭載できるようにした変形例である。図８３および図８４は、本実施の形態５の半導体装置１ｄの断面図であり、図８３は上記図６７に相当し、図８４は上記図７１に相当するものである。
　絶縁層６４よりも下の構造については、本実施の形態５の半導体装置１ｄは、上記実施の形態４の半導体装置１ｃと同様であるので、ここではその繰り返しの説明は省略する。
　図８３および図８４にも示されるように、本実施の形態５の半導体装置１ｄにおいては、絶縁層６４上に、更に配線層が１層以上形成されている。図８３および図８４の場合は、絶縁層６４上に配線７２が形成され、絶縁層６４上に、配線７２を覆うように絶縁層７３が形成され、絶縁層７３上に配線７５が形成されている。配線７２は、絶縁層６４に設けられた開口部７１（配線６２を露出する開口部７１）を通じて配線６２と電気的に接続されている。配線７５は、絶縁層７３に設けられた開口部７４（配線７２を露出する開口部７４）を通じて配線７２と電気的に接続されている。半導体装置１ｄ上、すなわち半導体装置１ｄの配線７５上には、電子部品７７が搭載される。図８３および図８４の場合は、電子部品７７ａと電子部品７７ｂが搭載されているが、搭載される電子部品の数は任意である。電子部品７７の電極は、半田などの導電性の接合材７６を介して、配線７５に電気的に接続される。これにより、電子部品７７を、配線６２を経由して半導体装置１ｄが内蔵する半導体チップ４１，４２，４３，４４，４５，４６，４７，４８のいずれかに電気的に接続することができる。電子部品７７としては、例えばコイルやコンデンサなどを用いることができる。
　本実施の形態５では、半導体装置上に他の電子部品を搭載することができるため、半導体装置を実装する実装基板などにおいて、その電子部品を搭載するのに必要なスペースが不要となる。
　図８３および図８４に示される半導体装置１ｄは、実施の形態４の半導体装置１ｃをベースにしているが、実施の形態４以外の実施の形態の半導体装置をベースにすることもできる。
　（実施の形態６）
　これまでは、リードフレームを用いる実施の形態について説明したが、本実施の形態６では、リードフレームを用いずに半導体装置を製造する場合について説明する。図８５～図９９は、本実施の形態６の半導体装置の製造工程を示す断面図である。図８５～図９９のうち、図８５、図８８、図９１、図９４および図９７は、上記図６７に相当する断面が示され、図８６、図８９、図９２、図９５および図９８は、上記図７０に相当する断面が示され、図８７、図９０、図９３、図９６および図９９は、上記図７１に対応する断面が示されている。
　まず、図８５～図８７に示されるように、金属板８１を準備する。金属板８１は、ベースとなる金属層（金属基板）８１ａと、金属層８１ａの上面上に形成された金属層８１ｂとからなる。金属層８１ｂは、金属層８１ａよりも薄い。また、金属層８１ａと金属層８１ｂとは、互いに異なる金属材料からなる。金属層８１ｂは、後で金属層８１ａをエッチングする際のエッチングストッパ層として機能する。
　次に、金属板８１の上面上に、すなわち金属板８１を構成する金属層８１ｂ上に、金属パターン８２を形成する。金属パターン８２を形成する工程は、上記実施の形態１で説明した配線２６形成工程とほぼ同様に行うことができるので、ここではその説明は省略する。
　金属パターン８２は、好ましくは金属層８１ａと同種の金属材料からなる。例えば、金属層８１ａと金属パターン８２は、いずれも銅または銅合金からなる。金属層８１ｂは、例えばチタン層とすることができる。金属層８１ａは、金属パターン８２よりも厚いことが、好ましい。
　金属パターン８２は、ダイパッド４９，５０となる部分、出力用導体部５１～５３となる部分、リード５７となる部分、配線６２のそれぞれとなる部分を、含んでいる。
　次に、図８８～図９０に示されるように、ダイボンディング工程を行う。
　ダイボンディング工程では、半導体チップ４１，４２，４３は、ドレイン電極４１Ｄ，４２Ｄ，４３Ｄを、金属パターン８２のうちダイパッド４９となる部分に、半田などの導電性の接合材６１Ｄを介して接続する。また、半導体チップ４４，４５，４６は、ソース電極４４Ｓ，４５Ｓ，４６Ｓを、金属パターン８２のうちダイパッド５０となる部分に、半田などの導電性の接合材６１Ｓを介して接続する。また、半導体チップ４４，４５，４６のゲート電極４４Ｇ，４５Ｇ，４６Ｇは、金属パターン８２のうち配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３となる部分に、半田などの導電性の接合材６１Ｇを介して接続する。
　また、半導体チップ４７，４８は、半導体チップ４７，４８の表面（電極４７Ｃ，４８Ｃが形成された側の主面）が金属板８１に対向する向きで、電極４７Ｃを金属パターン８２のうち配線６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２Ｃ１となる部分に、電極４８Ｃを金属パターン８２のうち配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２となる部分に、半田などの導電性の接合材６１ａを介して電気的に接続する。
　ダイボンディング工程の後、絶縁層６４形成工程までは、本実施の形態６も上記実施の形態４と概ね同じである。すなわち、図９１～図９３からも分かるように、まず半導体チップ４１，４２，４３，４４，４５，４６，４７，４８を覆うように封止部５９を形成してから、封止部５９に孔部を形成してその孔部内にプラグ部６３を形成する。それから、封止部５９の上面を研磨して封止部５９の厚さを薄くしてから、各電極上において封止部５９に開口部を形成することで、その開口部から半導体チップ４１，４２，４３のソース電極４１Ｓ，４２Ｓ，４３Ｓおよびゲート電極４１Ｇ，４２Ｇ，４３Ｇと、半導体チップ４４，４５，４６のドレイン電極４４Ｄ，４５Ｄ，４６Ｄとを露出させる。それから、配線６２を形成する。配線６２は、配線６２ＤＳ１，６２ＤＳ２，６２ＤＳ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３を含んでいる。配線６２の形成法は、上記実施の形態４などと同様である。そして、封止部５９の上面上に、配線６２を覆うように、絶縁層６４を形成する。この段階が、図９１～図９３に対応している。
　次に、金属板８１の下面上にレジストパターン（図示せず）を形成してから、金属板８１の下面側から、レジストパターンで覆われない部分の金属板８１をエッチングして除去する。その後、レジストパターンを除去した段階が、図９４～図９６である。エッチングの際は、まず、金属層８１ｂをエッチングストッパとして用いて金属層８１ａをエッチングし、その後、露出した金属層８１ｂをエッチングする。これにより、金属板８１が部分的に除去され、残存する金属板８１とその上の金属パターン８２とにより、ダイパッド４９、ダイパッド５０、出力用導体部５１，５２，５３、リード５７を構成する。配線６２ＧＨ１～６２ＧＨ３、配線６２ＧＬ１～６２ＧＬ１，および配線６２Ｃ１，６２Ｃ２のうちリード５７が形成されていない部分の下には、金属板８１は残存していない。
　次に、図９７～図９９に示されるように、絶縁体からなる封止部５８を形成する。封止部５８は、ダイパッド４９，５０、出力用導体部５１，５２，５３、およびリード５７のそれぞれの側面と、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２Ｃ１，６２Ｃ２のそれぞれの下面と、封止部５９の露出する下面とを覆うように、形成される。封止部５８の下面では、ダイパッド４９，５０、出力用導体部５１，５２，５３、およびリード５７の各下面が露出される。あるいは、各下面を覆うように封止部５８を形成したのち、研磨することで露出させても良い。
　本実施の形態６では、半導体チップ４７，４８の両方をフェイスダウンで接続している。半導体チップ４１，４２，４３のゲート電極４１Ｇ，４２Ｇ，４３Ｇを半導体チップ４７の電極４７Ｃに電気的に接続する配線６２ＧＨ１，６２ＧＨ２，６２ＧＨ３は、配線６２と金属パターン８２から構成されており、両者はプラグ部６３を介して電気的に接続されている。例えば、配線６２により形成された配線６２ＧＨ１の一方の端部は、半導体チップ４１のゲート電極４１Ｇに接続され他方の端部はプラグ部６３に接続されており、金属パターン８２により形成された配線６２ＧＨ１の一方の端部は半導体チップ４７の電極４７Ｃに接続され、他方の端部はプラグ部６３に接続されている。配線６２ＧＨ２や配線６２ＧＨ３についても同様である。
　また、本実施の形態６の変形例として、半導体チップ４７，４８の一方または両方をフェイスアップボンディングしても良い。
　（実施の形態７）
　本実施の形態７でも、リードフレームを用いない半導体装置について説明する。図１００～図１１４は、本実施の形態７の半導体装置の製造工程を示す断面図である。図１００～図１１４のうち、図１００、図１０３、図１０６、図１０９および図１１２は、上記図６７に相当する断面が示され、図１０１、図１０４、図１０７、図１１０および図１１３は、上記図７０に相当する断面が示され、図１０２、図１０５、図１０８、図１１１および図１１４は、上記図７１に対応する断面が示されている。
　まず、図１００～図１０２に示されるように、絶縁基板９１を準備する。絶縁基板９１は、例えばガラス基板を用いることができる。絶縁基板９１の上面全体に、必要に応じて、シード層用の金属層を形成しておいてもよい。
　次に、図１００～図１０２に示されるように、絶縁基板９１上に金属パターン９２を形成する。例えば、絶縁基板９１上にレジストパターン（図示せず）を形成してから、絶縁基板９１の上面のうち、レジストパターンで覆われていない領域に金属層を電解めっき法により形成することにより、金属パターン９２を形成する。金属パターン９２は、例えば、銅または銅合金からなる。その後、レジストパターンは除去する。金属パターン９２は、ダイパッド４９，５０となる部分、出力用導体部５１～５３となる部分、リード５７となる部分を、含んでいる。
　次に、金属パターン９２を覆うように封止部５８を形成してから封止部５８の上面を研磨することにより、図１０３～図１０５に示されるように、金属パターン９２の上面が、封止部５８から露出する。
　次に、図１０６～図１０８に示されるように、金属層９３を形成する。この工程は、上記実施の形態４の金属層７０形成工程と同様に行うことができる。封止部５８上に形成された金属層９３により、配線６２ＧＬ１，６２ＧＬ２，６２ＧＬ３，６２Ｃ２および導体パターン６６が形成される。また、金属層９３は、金属パターン９２上にも形成される。金属パターン９２とその上の金属層９３とにより、ダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７が形成される。以降の図１０９～図１１４では、簡略化のために、ダイパッド４９，５０、出力用導体部５１，５２，５３およびリード５７について、金属パターン９２と金属層９３とを分けて示さずに、一体化して示してある。
　次に、上記実施の形態４と同様に、ダイボンディング工程から絶縁層６４を形成する工程までを行うことにより、図１０９～図１１１の構造が得られる。この間の工程は、本実施の形態７も上記実施の形態４とほぼ同様であるので、ここではその繰り返しの説明は省略する。
　次に、図１１２～図１１４に示されるように、絶縁基板９１とその上の構造体とを分離する。上述したシード層用の金属層を形成していた場合は、この分離工程後に、エッチングにより除去することができる。このようにして、半導体装置を製造することができる。
　本実施の形態６の製造工程は、上記実施の形態４だけでなく、それ以外の実施形態に適用することもできる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，１ａ，１ｂ，１ｃ，１ｄ　半導体装置
２，３，４　半導体チップ
２Ｄ，３Ｄ　ドレイン電極
２Ｇ，３Ｇ　ゲート電極
２Ｓ，３Ｓ　ソース電極
４Ｃ　電極
５，６，７　ダイパッド
６Ｇ　ゲート接続用導体部
８　リード
９　封止部
１０Ｃ，１０Ｄ，１０Ｇ，１０Ｓ　接合材
１２，１３　パワーＭＯＳＦＥＴ
１４　制御回路
２１　孔部
２２　プラグ部
２３　開口部
２４ａ，２４ｂ　金属膜
２５　レジストパターン
２６，２６ＤＳ，２６ＧＬ，２６ＧＨ，２６Ｃ１，２６Ｃ２，２６Ｃ３　配線
２７　絶縁層
２８　絶縁体部
２９　開口部
３０，３０Ｃ，３０ＤＳ　配線
３１　電子部品
４１，４２，４３，４４，４５，４６，４７，４８　半導体チップ
４１ａ，４２ａ，４３ａ，４４ａ，４５ａ，４６ａ　パワーＭＯＳＦＥＴ
４７ａ，４８ａ　制御回路
４１Ｄ，４２Ｄ，４３Ｄ，４４Ｄ，４５Ｄ，４６Ｄ　ドレイン電極
４１Ｇ，４２Ｇ，４３Ｇ，４４Ｇ，４５Ｇ，４６Ｇ　ゲート電極
４１Ｓ，４２Ｓ，４３Ｓ，４４Ｓ，４５Ｓ，４６Ｓ　ソース電極
４７Ｃ，４８Ｃ　電極
４９，５０　ダイパッド
５１，５２，５３　出力用導体部
５４，５５，５６　ゲート接続用導体部
５７　リード
５８，５９　封止部
６１ａ，６１Ｃ，６１Ｄ，６１Ｇ，６１Ｓ　接合材
６２，６２Ｃ１，６２Ｃ２，６２ＤＳ１，６２ＤＳ２，６ｓＤＳ３，６２ＧＨ１，６２ＧＨ２，６２ＧＨ３，６２ＧＬ１，６２ＧＬ２，６２ＧＬ３　配線
６３　プラグ部
６４　絶縁層
６５　絶縁体部
７１　開口部
７２　配線
７３　絶縁層
７４　開口部
７５　配線
７６　接合材
７７　電子部品
８１　金属板
８１ａ，８１ｂ　金属層
８２　金属パターン
９１　絶縁基板
９２　金属パターン
９３　金属層

Claims (16)

  1. 　第１チップ搭載部と、
    　第２チップ搭載部と、
    　主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第１半導体チップと、
    　主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第２半導体チップと、
    　前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとを封止する絶縁体部と、
    　を備える半導体装置であって、
    　前記第１半導体チップは、前記第１半導体チップの前記主面側に形成されたソース電極および前記第１半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
    　前記第２半導体チップは、前記第２半導体チップの前記主面側に形成されたソース電極および前記第２半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
    　前記絶縁体部内に、前記第１半導体チップの前記ソース電極と前記第２半導体チップの前記ドレイン電極とを電気的に接続する第１配線が形成されている、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記絶縁体部によって封止され、かつ複数の電極を有する第３半導体チップを更に備え、
    　前記第１半導体チップは、前記第１半導体チップの前記主面側に形成されたゲート電極を更に有し、
    　前記第２半導体チップは、前記第２半導体チップの前記主面側に形成されたゲート電極を更に有し、
    　前記絶縁体部内に、前記第３半導体チップの前記複数の電極のうちの第１電極と前記第１半導体チップの前記ゲート電極とを電気的に接続する第２配線が形成されている、半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記第１配線と前記第２配線とは、同層に形成されている、半導体装置。
  4. 　請求項２記載の半導体装置において、
    　少なくとも一部が前記絶縁体部によって封止され、かつ前記第３半導体チップを搭載する第３チップ搭載部を更に備える、半導体装置。
  5. 　請求項２記載の半導体装置において、
    　前記絶縁体部内に、前記第３半導体チップの前記複数の電極のうちの第２電極と前記第２半導体チップの前記ゲート電極とを電気的に接続する第３配線が形成されている、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記絶縁体部によって封止され、前記第２半導体チップの前記ゲート電極と対向し、かつ電気的に接続されたゲート接続用導体部と、
    　前記ゲート接続用導体部と前記第３配線との間に配置され、かつ、前記ゲート接続用導体部と前記第３配線とを電気的に接続する導電性の第１プラグ部と、
    　を更に備え、
    　前記第２半導体チップの前記ゲート電極は、前記ゲート接続用導体部、前記第１プラグ部および前記第３配線を介して、前記第３半導体チップの前記第２電極と電気的に接続されている、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記第１配線と前記第３配線とは、同層に形成されている、半導体装置。
  8. 　請求項２記載の半導体装置において、
    　少なくとも一部が前記絶縁体部によって封止されたリードを更に備え、
    　前記絶縁体部内に、前記第３半導体チップの前記複数の電極のうちの第３電極と前記リードとを電気的に接続する第４配線が形成されている、半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記リードと前記第４配線との間に配置され、かつ、前記リードと前記第４配線とを電気的に接続する導電性の第２プラグ部を更に備え、
    　前記リードは、前記第２プラグ部および前記第４配線を介して、前記第３半導体チップの前記第３電極と電気的に接続されている、半導体装置。
  10. 　請求項９記載の半導体装置において、
    　前記第１配線と前記第４配線とは、同層に形成されている、半導体装置。
  11. 　請求項２記載の半導体装置において、
    　前記絶縁体部の裏面において、前記第１チップ搭載部と前記第２チップ搭載部とが露出している、半導体装置。
  12. 　請求項２記載の半導体装置において、
    　前記第３半導体チップには、前記第１半導体チップおよび前記第２半導体チップを制御する制御回路が形成されている、半導体装置。
  13. 　請求項１２記載の半導体装置において、
    　前記第１半導体チップには、ハイサイドスイッチ用の電界効果トランジスタが形成され、
    　前記第２半導体チップには、ロウサイドスイッチ用の電界効果トランジスタが形成されている、半導体装置。
  14. 　請求項１記載の半導体装置において、
    　前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第４半導体チップと、
    　前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第５半導体チップと、
    　を更に備え、
    　前記第４半導体チップは、前記第４半導体チップの前記主面側に形成されたソース電極および前記第４半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
    　前記第５半導体チップは、前記第５半導体チップの前記主面側に形成されたソース電極および前記第５半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
    　前記絶縁体部内に、前記第４半導体チップの前記ソース電極と前記第５半導体チップの前記ドレイン電極とを電気的に接続する第５配線が形成されている、半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第１チップ搭載部上に搭載された第６半導体チップと、
    　前記絶縁体部によって封止され、主面および前記主面とは反対側の裏面を有し、前記第２チップ搭載部上に搭載された第７半導体チップと、
    　を更に備え、
    　前記第６半導体チップは、前記第６半導体チップの前記主面側に形成されたソース電極および前記第６半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ドレイン電極が前記第１チップ搭載部に対向する向きで前記第１チップ搭載部上に搭載され、
    　前記第７半導体チップは、前記第７半導体チップの前記主面側に形成されたソース電極および前記第７半導体チップの前記裏面側に形成されたドレイン電極を有し、かつ、前記ソース電極が前記第２チップ搭載部に対向する向きで前記第２チップ搭載部上に搭載され、
    　前記絶縁体部内に、前記第６半導体チップの前記ソース電極と前記第７半導体チップの前記ドレイン電極とを電気的に接続する第６配線が形成されている、半導体装置。
  16. 　請求項１５記載の半導体装置において、
    　前記絶縁体部によって封止され、かつ複数の電極を有する第８半導体チップと、
    　前記絶縁体部によって封止され、かつ複数の電極を有する第９半導体チップと、
    　を更に備え、
    　前記第８半導体チップは、前記第１半導体チップ、前記第４半導体チップおよび前記第６半導体チップを制御する第１制御回路を含み、
    　前記第９半導体チップは、前記第２半導体チップ、前記第５半導体チップおよび前記第８半導体チップを制御する第２制御回路を含む、半導体装置。
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