JP4237542B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の半導体チップを積層した半導体装置に係わり、特に表裏面に電極を有する半導体チップを積層して小型、軽量化した半導体装置に関する。
【0002】
【従来の技術】
近年、半導体装置においては、装置の小型化、軽量化を目的として単一のパッケージ内に複数の半導体チップを積層状態に実装するものが多く開発されている。
【0003】
従来、このような半導体装置としては、サイズの異なる半導体チップを能動面を上に向けた状態でサイズの大きい順に基板上に積み上げ、各半導体チップの電極をワイヤでリード端子に接続し、これら全体を樹脂でモールドして単一の半導体装置としているものがある(例えば、特許文献1参照。)。
【0004】
この特許文献1に開示された半導体装置200では、図10に示すように、第1の半導体チップ201の能動面を上にしてリードフレーム202のダイ装着パッド(アイランドとも呼ばれる)203上に載置して接着剤204で固着し、その第1の半導体チップ201上にサイズの小さな第2の半導体チップ205の能動面を上にして載置し、接着剤206で固着している。
【0005】
そして、第1の半導体チップ201および第2の半導体チップ205の電極207同士や電極207とリード端子209をワイヤ208でボンディング接続したのち、これら全体を樹脂210でモールドしてデュアルインラインパッケージ(DIP)型の半導体装置としている。
【0006】
しかしながら、この特許文献1に開示された半導体装置では、ワイヤボンディングを接続手段に用いているため半導体装置のパッケージ厚(部品実装高さ)が大きくなり、またワイヤ同士の接触を避けるためのワイヤの引き廻しにより実装面積が余分に必要になる等の問題がある。
【0007】
更に、ワイヤボンディング接続のための領域を必要とする分だけ上側の第1の半導体チップを下側の第2の半導体チップより小さくする必要がある。そのため上側の第2の半導体チップの面積が狭くなり、半導体チップを積層できる数にも自ずと限界がある。
【0008】
また、大電流を流す半導体チップではワイヤが熱で断線する恐れがあるため大電力用の半導体装置には適さない。
【0009】
一方、表裏面に電極接続パッドと電極配線パターンを有するキャリア基板に半導体チップがフェイスダウンボンディングで実装され、これら全体を樹脂でモールドして単一の半導体装置としているものがある(例えば、特許文献2参照。)。
【0010】
この特許文献2に開示された半導体装置211では、図11に示すように、この配線基板212はポリイミド樹脂からなる基板215と銅箔からなる配線パターン216とを積層した構造になっている。また、配線基板212の一端部において、第1のバンプ217a、217bを配線パターン216に接続するとともに、配線パターン216を挟んで互いに背向するように設けている。
【0011】
さらに、配線基板212の他端部の第1のバンプ217b側において、図示しない外部の電子部品や基板等と接続するための第2のバンプ219を配線パターン216に接続して設けている。
【0012】
そして、配線基板212に対して半導体チップ213a、213bの能動面をそれぞれ配線基板212側に向けた状態で電極パッド218aおよび218bとバンプ217aおよびバンプ217bとをそれぞれ接続し、半導体チップ213a、213b間に接着材214を充填している。
【0013】
しかしながら、この特許文献2に開示された半導体装置では、異なるサイズの半導体チップや、ダイオードとトランジスタあるいはトランジスタとディジタルまたはアナログ集積回路のように機能の異なる半導体チップを積層することは難しいという問題がある。
【0014】
【特許文献1】
特開平6−37250号公報(6−7頁、図1)
【0015】
【特許文献2】
特開2001−77299号公報(3−4頁、図1)
【0016】
【発明が解決しようとする課題】
上述した、特許文献1および特許文献2に開示された単一のパッケージ内に複数の半導体チップを積層状態に実装した半導体装置においては、複数の表裏面に電極を有する半導体チップ同士や、ダイオードおよびディジタルまたはアナログ集積回路のように機能の異なる半導体チップとを積層することは難しいという問題がある。
【0017】
本発明は、上記問題点を解決するためになされたもので、表裏面に電極を有する半導体チップ同士を容易に積層することが可能な構造を有する半導体装置を提供することを目的とする。
【0018】
また、本発明は、サイズおよび機能の異なる半導体チップとを容易に積層することが可能な構造を有する半導体装置を提供することを別の目的とする。
【0019】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置では、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1および第2の半導体チップと、前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、前記第1の半導体チップとこの上に同じ向きに載置される前記第2の半導体チップとの間にそれぞれ配置されて、前記第2の半導体チップの複数の第1電極のうちの一つの電極と前記第1の半導体チップの第2電極とに固着され、また前記第2の半導体チップの複数の第1電極のうちの他の電極と前記第1の半導体チップの第2電極との間に、絶縁部材を前記第1の半導体チップの第2電極側に介在させて固着された複数の第2のリードフレームと、前記第2の半導体チップの第2電極に固着された第3のリードフレームとを有することを特徴としている。
【0020】
本発明によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【0021】
また、本発明の別の目的を達成するために、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、前記第1の半導体チップの第2電極に固着された第1のリードフレームと、前記第1の半導体チップとこの上に同じ向きに載置される前記第2の半導体チップとの間にそれぞれ配置されて、前記第1の半導体チップの複数の第1電極のうちの一つの電極と前記第2の半導体チップの第2電極とに固着され、また前記第1の半導体チップの複数の第1電極のうちの他の電極に固着された複数の第2のリードフレームと、前記第2の半導体チップの複数の第1電極にそれぞれ固着された複数の第3のリードフレームとを有することを特徴としている。
【0022】
本発明によれば、表裏面に電極を有してサイズの異なる半導体チップを容易に積層することができる。
【0023】
更に、本発明の別の目的を達成するために、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、一面に設けられた単一の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第2の半導体チップと、前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、前記第1の半導体チップとこの上に載置される前記第2の半導体チップとの間に配置されて、前記第1の半導体チップの第2電極と前記第2の半導体チップの第1電極に固着された第2のリードフレームと、前記第2の半導体チップの第2電極に固着された第3のリードフレームとを有することを特徴としている。
【0024】
本発明によれば、表裏面に電極を有して機能の異なる半導体チップを容易に積層することができる。
【0025】
更に、また、本発明の別の目的を達成するために、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、一面に設けられた単一の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、前記第1の半導体チップの第2電極に固着された第1のリードフレームと、前記第1の半導体チップの複数の第1電極のうちの一つの電極に固着された第2のリードフレームと、前記第1の半導体チップの複数の第1電極のうちの他の電極と前記第2の半導体チップの第1電極とを直接接合して前記第1の半導体チップに載置された前記第2の半導体チップの第2電極に固着された第3のリードフレームとを有することを特徴としている。
【0026】
本発明によれば、表裏面に電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【0027】
そして、本発明の別の目的を達成するために、一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、一面に設けられた複数の第3電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、前記第1の半導体チップとこの上に第3の電極面を上にして載置される前記第2の半導体チップとの間に介在され、前記第1および第2の半導体チップを電気的に絶縁するための絶縁部材と、前記第1半導体チップの第2電極に固着された第1のリードフレームと、前記第1の半導体チップの複数の第1電極のうちの一つの電極と前記第2の半導体チップの複数の第3電極のうちの一つの電極とに跨って固着され、また前記第1の半導体チップの複数の第1電極のうちの他の電極に固着された複数の第2のリードフレームと、前記第2の半導体チップの複数の3電極のうちの他の電極に固着された第3のリードフレームとを有することを特徴としている。
【0028】
本発明によれば、一面にのみ電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【0029】
【発明の実施の形態】
以下本発明の半導体装置の実施の形態について、図面を参照しながら説明する。
【0030】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係わる半導体装置を示す図で、図1(a)はその平面図、図1(b)は図1(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図1(c)はその等価回路を示す図である。
【0031】
図に示すように、本実施の形態の半導体装置11は、表裏面に電極を有した同じ極性の2つの半導体チップ、例えば表面に複数の電極、例えばゲート電極(G)とソース電極(S)および裏面に単一の電極、例えばドレイン電極(D)を有するnチャンネル縦型絶縁ゲート電界効果トランジスタチップ(以下、単にn−MOSチップという)を積層し、第1のn−MOSチップのドレイン電極(D1)と第2のn−MOSチップのソース電極(S2)とを接合して直列に接続し、6ピンのDIP型パッケージに収納した場合の例である。
【0032】
即ち、ニッケルまたは半田メッキされた銅製の第1のリードフレーム12、13上に第1のn−MOSチップ14の第1電極面、例えば表側電極面15を下向きにして載置し、ソース電極(S1)16をリードフレーム12のアイランド部12aに半田ボール18により固着し、ゲート電極(G1)17をリードフレーム13のアイランド部13aに半田ボール18により固着している。
【0033】
また、ニッケルまたは半田メッキされた銅製の第2のリードフレーム19、20におけるリードフレーム19のアイランド部19aを第1のn−MOSチップ14の第2電極面、例えば裏側電極面のドレイン電極(D1)21に導電性接着剤(図示せず)により固着し、同じくリードフレーム20のアイランド部20aを絶縁部材、例えば絶縁膜22を介して第1のn−MOSチップ14のドレイン電極(D1)21に固着している。このドレイン電極(D1)21は、第2電極面の全面に形成されている。
【0034】
この絶縁膜22は、例えば蒸着法やスパッタリング法によってSiO2を予めリードフレーム20のアイランド部20aにコーティングすることにより形成されるが、ドレイン電極(D1)21に形成しておいても構わない。
【0035】
さらに、第2のリードフレーム19、20上に第2のn−MOSチップ23の第1電極面24を下向きに載置し、ソース電極(S2)25をリードフレーム19のアイランド部19aに半田ボール27により固着し、ゲート電極(G2)26をリードフレーム20のアイランド部20aに半田ボール27により固着している。
【0036】
これにより、第1のn−MOSチップ14のドレイン電極(D1)21と第2のn−MOSチップ23のソース電極(S2)25が第2のリードフレーム19のアイランド部19aを介して電気的に接合され、且つ第2のリードフレーム19を外部回路に接続するための外部端子としている。
【0037】
また、ニッケルまたは半田メッキされた銅製の第3のリードフレーム28のアイランド部28aを第2のn−MOSチップ23の第2電極面のドレイン電極(D2)29に導電性接着剤(図示せず)を用いて固着している。
【0038】
そして、第1および第2のn−MOSチップ14,23と第1乃至第3のリードフレーム12,13,19,20,28の固着部分とを樹脂30でモールドして6ピンのDIP型の半導体装置11としている。
【0039】
そして、この半導体装置11を等価回路で示すと、図1(c)のように、第1のn−MOSチップ14と第2のn−MOSチップ23が直列接合され、第1のリードフレーム12および13がそれぞれソース端子S1およびゲート端子G1、第2のリードフレーム19および20がそれぞれドレイン端子D1兼ソース端子S2およびゲート端子G2、第3のリードフレーム28がドレイン端子D2となる。
【0040】
以上説明したように、本発明の第1の実施の形態の半導体装置では、第1のn−MOSチップ14と第2のn−MOSチップ23をソース電極を下向きにして積層配置し、第1のリードフレーム12、13を第1のn−MOSチップ14のソース電極(S1)16およびゲート電極(G1)17側に配置し、第2のリードフレーム19、20を第1のn−MOSチップ14と第2のn−MOSチップ23間に配置し、第3のリードフレーム26を第2のn−MOSチップ23のドレイン電極(D2)29側に配置して、各n−MOSチップ14、23のソース16,25、ゲート17,26およびドレイン電極21,29とそれぞれ接続している。
【0041】
これにより、表裏面に電極を有する半導体チップを容易に積層することが可能である。
【0042】
ここで、上述した第1のn−MOSチップ14と第2のn−MOSチップ23は、それぞれpチャンネル縦型絶縁ゲート電界効果トランジスタとしても構わない。
【0043】
(第2の実施の形態)
図2は本発明の第2の実施の形態に係わる半導体装置を示す図で、図2(a)はその平面図、図2(b)は図2(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図2(c)はその等価回路を示す図である。本実施の形態において、上記第1の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【0044】
図に示すように、第2の実施の形態が第1の実施の形態と異なる点は、表裏面に電極を有した極性の異なる2つの半導体チップ、例えばn−MOSチップと表面にゲート電極(G)とソース電極(S)および裏面にドレイン電極(D)有するpチャンネル縦型絶縁ゲート電界効果トランジスタ(以下、単にp−MOSチップという)を積層してドレイン電極同士を接続したことにある。
【0045】
即ち、第2のリードフレーム19のアイランド部19aの表裏両面に第1のn−MOSチップ14および第2のp−MOSチップ23の第2電極面をそれぞれ向け、且つドレイン電極(D1)21、(D2)29を導電性接着剤(図示せず)で固着している。
【0046】
また、第2のp−MOSチップ23のソース電極(S2)25を第3のリードフレーム31、32のうちのリードフレーム31のアイランド部31aに半田ボール27により固着し、同じくゲート電極(G2)26をリードフレーム32のアイランド部32aに半田ボール27により固着している。
【0047】
そして、この半導体装置11を等価回路で示すと、図2(c)のように、第1のn−MOSチップ14のドレイン電極(D1)21と第2のp−MOSチップ23のドレイン電極(D2)29が接合され、第1のリードフレーム12および13がそれぞれソース端子S1およびゲート端子G1、第2のリードフレーム19がドレイン端子D1兼ドレイン端子D2、第3のリードフレーム31および32がそれぞれソース端子S2およびゲート端子G2となる。
【0048】
以上説明したように、本発明の第2の実施の形態の半導体装置では、第1のn−MOSチップ14と第2のp−MOSチップ23をドレイン電極を対向させて積層配置し、第1のリードフレーム12、13を第1のn−MOSチップ14のソース電極(S1)16およびゲート電極(G1)17側に配置し、第2のリードフレーム19を第1のn−MOSチップ14と第2のp−MOSチップ23間に配置し、第3のリードフレーム31、32を第2のp−MOSチップ23のソース電極(S2)25およびゲート電極(G2)26側に配置して、n−MOSチップ14およびp−MOSチップ23のソース(S1)16、(S2)25、ゲート(G1)17,(G2)26およびドレイン電極(D1)21、(D2)29とそれぞれ接続している。
【0049】
これにより、表裏面に電極を有して極性の異なる半導体チップを容易に積層することが可能である。
【0050】
(第3の実施の形態)
図3は本発明の第3の実施の形態に係わる半導体装置を示す図で、図3(a)はその平面図、図3(b)は図3(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図3(c)はその等価回路を示す図である。
【0051】
図に示すように、本実施の形態の半導体装置41は、表裏面に電極を有した極性およびサイズの異なる2つの半導体チップ、例えばp−MOSチップとそれよりサイズの小さなn−MOSチップを積層し、第1のp−MOSチップのゲート電極(G1)と第2のn−MOSチップのドレイン電極(D2)とを接合して直列に接続し、6ピンのDIP型パッケージに収納した場合の例である。
【0052】
即ち、ニッケルまたは半田メッキされた銅製の第1のリードフレーム42上に第1のp−MOSチップ44の第1電極面、例えば表側電極面45を上向きにして載置し、ドレイン電極(D1)46をリードフレーム42のアイランド部42aに導電性接着剤(図示せず)により固着している。このドレイン電極(D1)46は、第2電極面の全面に形成されている。
【0053】
また、ニッケルまたは半田メッキされた銅製の第2のリードフレーム47、48におけるリードフレーム47のアイランド部47aを第1のp−MOSチップ44のゲート電極(G1)49に半田ボール50により固着し、同じくリードフレーム48のアイランド部48aを第1のp−MOSチップ44のソース電極(S1)51に半田ボール50により固着している。
【0054】
さらに、第2のリードフレーム47上に第2のn−MOSチップ52の第1電極面53を上向きに載置し、ドレイン電極(D2)54をリードフレーム47のアイランド部47aに導電性接着剤(図示せず)により固着している。
【0055】
これにより、第1のp−MOSチップ44のゲート電極(G1)49と第2のn−MOSチップ52のドレイン電極(D2)54が第2のリードフレーム47のアイランド部47aを介して電気的に接合され、且つ第2のリードフレーム47を外部回路に接続するための外部端子としている。
【0056】
また、ニッケルまたは半田メッキされた銅製の第3のリードフレーム55、56におけるリードフレーム55のアイランド部55aを第2のn−MOSチップ52の第1電極面53のゲート電極(G2)57に半田ボール58により固着し、同じくリードフレーム56のアイランド部56aを第2のn−MOSチップ52のソース電極(S2)59に半田ボール58により固着している。
【0057】
そして、第1のp−MOSチップ44および第2のn−MOSチップ52と第1乃至第3のリードフレーム42,47,48,55,56の固着部分とを樹脂60でモールドして6ピンのDIP型の半導体装置41としている。
【0058】
そして、この半導体装置41を等価回路で示すと図3(c)のように、第1のp−MOSチップ44のゲート電極(G1)49と第2のn−MOSチップ52のドレイン電極(D2)54が接合され、第1のリードフレーム42がドレイン端子D1、第2のリードフレーム47および48がゲート端子G1兼ドレイン端子D2およびソース端子S1、第3のリードフレーム55、56がゲート端子G2およびソース端子S2となる。
【0059】
以上説明したように、本発明の第3の実施の形態の半導体装置では、第1のp−MOSチップ44と第2のn−MOSチップ52をソース電極を上向きにして積層配置し、第1のリードフレーム42を第1のp−MOSチップ44のドレイン電極(D1)46側に配置し、第2のリードフレーム47、48を第1のp−MOSチップ44と第2のn−MOSチップ52間に配置し、第3のリードフレーム55、56を第2のn−MOSチップ52のゲート電極(G2)57よびソース電極(S2)59側に配置して、p−MOSチップ44およびn−MOSチップ52のソース(S1)51、(S2)59、ゲート(G1)49,(G2)57およびドレイン電極(D1)46、(D2)54とそれぞれ接続している。
【0060】
これにより、表裏面に電極を有して極性およびサイズの異なる半導体チップを容易に積層することが可能である。
【0061】
(第4の実施の形態)
図4は本発明の第4の実施の形態に係わる半導体装置を示す図で、図4(a)はその平面図、図4(b)は図4(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図4(c)はその等価回路を示す図である。
【0062】
図に示すように、本実施の形態の半導体装置71は、表裏面に電極を有した機能の異なる2つの半導体チップ、例えば表面にゲート電極(G)とソース電極(S)および裏面にドレイン電極(D)を有するn−MOSチップと、表面にアノード電極(A)および裏面にカソード電極(C)を有するショットキーバリアダイオード(以下、単にSBDチップという)を積層し、第1のn−MOSチップのドレイン電極(D1)と第2のSBDチップのアノード電極(A)とを接合して直列に接続し、6ピンのDIP型パッケージに収納した場合の例である。
【0063】
即ち、ニッケルまたは半田メッキされた銅製の第1のリードフレーム72、73上に第1のn−MOSチップ74の第1電極面、例えば表側電極面75を下向きにして載置し、ソース電極(S1)76をリードフレーム72のアイランド部72aに半田ボール77により固着し、ゲート電極(G1)78をリードフレーム73のアイランド部73aに半田ボール77により固着している。
【0064】
また、ニッケルまたは半田メッキされた銅製の第2のリードフレーム79のアイランド部79aを第1のn−MOSチップ74の第2電極面、例えば裏側電極面のドレイン電極(D1)80に導電性接着剤(図示せず)により固着している。このドレイン電極(D1)80は、第2電極面の全面に形成されている。
【0065】
さらに、第2のリードフレーム79上に第2のSBDチップ81のアノード電極(A)82を下向きに載置し、アノード電極(A)82をリードフレーム79のアイランド部79aに半田ボール83により固着している。
【0066】
これにより、第1のn−MOSチップ74のドレイン電極(D1)80と第2のSBDチップ81のアノード電極(A)82が第2のリードフレーム79のアイランド部79aを介して電気的に接合され、且つ第2のリードフレーム79を外部回路に接続するための外部端子としている。
【0067】
また、ニッケルまたは半田メッキされた銅製の第3のリードフレーム84のアイランド部84aを第2のSBDチップ81のカソード電極(C)85に導電性接着剤(図示せず)を用いて固着している。
【0068】
そして、第1のn−MOSチップ74および第2のSBDチップ81と第1乃至第3のリードフレーム72、73、79、84の固着部分とを樹脂86でモールドして6ピンのDIP型の半導体装置71としている。
【0069】
そして、この半導体装置71を等価回路で示すと、図4(c)のように、第1のn−MOSチップ74と第2のSBDチップ81が直列接合され、第1のリードフレーム72および73がそれぞれソース端子S1およびゲート端子G1、第2のリードフレーム79がドレイン端子D1兼アノート端子A、第3のリードフレーム84がカソード端子Cとなる。
【0070】
以上説明したように、本発明の第4の実施の形態の半導体装置では、第1のn−MOSチップ74のドレイン電極(D1)80と第2のSBDチップ81をアノード電極(A)82を対向して積層配置し、第1のリードフレーム72、73を第1のn−MOSチップ74のソース電極(S1)76側に配置し、第2のリードフレーム79を第1のn−MOSチップ74と第2のSBDチップ81間に配置し、第3のリードフレーム84を第2のSBDチップ81のカソード電極(C)85側に配置して、n−MOSチップ74のソース(S1)76、ゲート(G1)78、ドレイン電極(D1)80およびSBDチップ81のアノード(A)82、カソード電極(C)85とそれぞれ接続している。
【0071】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【0072】
(第4の実施の形態の変形例1)
図5は本発明の第4の実施の形態の変形例1に係わる半導体装置を示す図で、図5(a)はその平面図、図5(b)は図5(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図5(c)はその等価回路を示す図である。本変形例において、上記第4の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【0073】
本変形例が上記第4の実施の形態と異なる点は、第2のSBDチップの極性を反転させてp−MOSチップのドレイン電極(D1)とSBDチップのカソード電極(C)を接続して積層したことにある。
【0074】
即ち、第2のリードフレーム79のアイランド部79aにSBDチップ81のカソード電極(C)85を導電性接着剤(図示せず)で固着し、アノード電極(A)82を第3のリードフレーム84のアイランド部84aに半田ボール83により固着している。
【0075】
そして、この半導体装置71を等価回路で示すと、図5(c)のように、第1のp−MOSチップ74と第2のSBDチップ81が直列接合され、第1のリードフレーム72および73がそれぞれソース端子S1およびゲート端子G1、第2のリードフレーム79がドレイン端子D1兼カソード端子C、第3のリードフレーム84がアノード端子となる。
【0076】
以上説明したように、上述の変形例1では、第1のn−MOSチップ74のドレイン電極(D1)80と第2のSBDチップ81をカソード電極(C)85を対向して積層配置し、第1のリードフレーム72、73を第1のn−MOSチップ74のソース電極(S1)76側に配置し、第2のリードフレーム79を第1のn−MOSチップ74と第2のSBDチップ81間に配置し、第3のリードフレーム84を第2のSBDチップ81のアノード電極(A)82側に配置して、n−MOSチップ74のソース(S1)76、ゲート(G1)78、ドレイン電極(D1)80およびSBDチップ81のアノード(A)82、カソード電極(C)85とそれぞれ接続している。
【0077】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【0078】
(第4の実施の形態の変形例2)
図6は本発明による第4の実施の形態の変形例2に係わる半導体装置を示す図で、図6(a)はその平面図、図6(b)は図6(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図6(c)はその等価回路を示す図である。本変形例において、上記第4の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【0079】
本変形例が上記第4の実施の形態と異なる点は、第2のSBDチップの極性を反転させて第1のp−MOSチップのソース電極(S1)とSBDチップのカソード(C)を接続して積層したことにある。
【0080】
即ち、第1のリードフレーム72のアイランド部72aに第1のp−MOSチップ74のドレイン電極(D1)80を導電性接着剤(図示せず)で固着し、ゲート電極(G1)78を第2のリードフレーム79のアイランド部79aに半田ボール77により固着している。
【0081】
また、第2のSBDチップ81のカソード電極(C)85を第1のp−MOSチップ74のソース電極(S1)76に導電性接着剤(図示せず)で固着し、アノード電極(A)82を第3のリードフレーム84のアイランド部84aに半田ボール83により固着している。
【0082】
そして、この半導体装置71を等価回路で示すと、図6(c)のように、第1のp−MOSチップ74と第2のSBDチップ81が直列接合され、第1のリードフレーム72がドレイン端子D1、第2のリードフレーム79がゲート端子G1、第3のリードフレーム84がアノード端子Aとなる。
【0083】
以上説明したように、上述の変形例2では、第1のp−MOSチップ74のソース電極(S1)76と第2のSBDチップ81をカソード電極(C)85を対向して積層配置し、第1のリードフレーム72を第1のp−MOSチップ74のドレイン電極(D1)80側に配置し、第2のリードフレーム79を第1のp−MOSチップ74のゲート電極(G1)78側に配置し、第3のリードフレーム84を第2のSBDチップ81のアノード電極(A)82側に配置して、p−MOSチップ74の、ゲート(G1)78、ドレイン電極(D1)80およびSBDチップ81のアノード(A)82とそれぞれ接続している。
【0084】
これにより、表裏面に電極を有し機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【0085】
(第5の実施の形態)
図7は本発明の第5の実施の形態に係わる半導体装置を示す図で、図7(a)はその平面図、図7(b)は図7(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図7(c)はその等価回路を示す図である。
【0086】
図に示すように、本実施の形態の半導体装置101は、一方が表裏面に電極を有し、他方が表面に電極を有し、且つ機能およびサイズの異なる2つの半導体チップ、例えば表面にゲート電極(G)とソース電極(S)および裏面にドレイン電極(D)を有するn−MOSチップと、表面に入力電極(I)および出力電極(O)を有する集積回路チップ(以下、単にICチップという)を積層し、第1のn−MOSチップの表面と第2のICチップの裏面とを絶縁部材、例えば絶縁膜を介して接着剤で固着し、6ピンのDIP型パッケージに収納した場合の例である。
【0087】
即ち、ニッケルまたは半田メッキされた銅製の第1のリードフレーム102上に第1のn−MOSチップ104の第1電極面、例えば表側電極面105を上向きにして載置し、ドレイン電極(D1)106をリードフレーム102のアイランド部102aに導電性接着剤(図示せず)により固着している。このドレイン電極(D1)106は、第2電極面の全面に形成されている。
【0088】
この第1のn−MOSチップ104に第2のICチップ107を絶縁膜108を介して接着剤(図示せず)で固着している。この絶縁膜108は、例えば、蒸着やスパッタリング法でSiO2を予め第2のICチップ107の裏面にコーティングすることにより形成されるが、第1のn−MOSチップ104の対応する部分に形成しておいても構わない。
【0089】
そして、ニッケルまたは半田メッキされた銅製の第2のリードフレーム109、110におけるリードフレーム109のアイランド部109aを第1のn−MOSチップ104のゲート電極(G1)111に半田ボール112により固着し、リードフレーム109のアイランド部109bを第2のICチップ107の出力電極(O)113に半田ボール114により固着している。
【0090】
同じくリードフレーム110のアイランド部110aを第1のn−MOSチップ104のソース電極(S1)(図示せず)に半田ボール112により固着している。
【0091】
これにより、第1のn−MOSチップ104のゲート電極(G1)111と第2のICチップ107の出力電極(O)113が第2のリードフレーム109のアイランド部109aおよびアイランド部109bを介して電気的に接合され、且つ第2のリードフレーム109を外部回路に接続するための外部端子としている。
【0092】
また、ニッケルまたは半田メッキされた銅製の第3のリードフレーム116のアイランド部116aを第2のICチップ107の入力電極(I)117に半田ボール114により固着している。
【0093】
そして、第1のn−MOSチップ104および第2のICチップ107と第1乃至第3のリードフレーム102,109,110,116の固着部分とを樹脂118でモールドして6ピンのDIP型の半導体装置101としている。
【0094】
そして、この半導体装置101を等価回路で示すと、図7(c)のように、第1のn−MOSチップ104と第2のICチップ107が直列接合され、第1のリードフレーム102がドレイン端子D1、第2のリードフレーム109および110がそれぞれゲート端子G1兼出力端子Oおよびソース端子S1、第3のリードフレーム115が入力端子Iとなる。
【0095】
以上説明したように、本発明の第5の実施の形態の半導体装置では、第1のn−MOSチップ104と第2のICチップ107が絶縁膜108を介して積層固着され、第1のリードフレーム102を第1のn−MOSチップ104のドレイン電極(D1)106側に配置し、第2のリードフレーム109、110を第1のn−MOSチップ104のゲート電極(G1)111と第2のICチップ107の出力電極(O)113側に配置し、第3のリードフレーム116を第2のICチップ107の入力電極(I)117側に配置して、n−MOSチップ104のソース、ゲート(G1)111、ドレイン電極(D1)106およびICチップ107の入力電極(I)117、出力電極(O)113とそれぞれ接続している。
【0096】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【0097】
(第6の実施の形態)
図8は、本発明の第6の実施の形態に係わる半導体装置を示す図で、図8(a)はその断面図、図8(b)はその外観を示す斜視図、図8(c)はその等価回路を示す図である。本実施の形態において、上記第5の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【0098】
図に示すように、本実施の形態の半導体装置121が第5の実施の形態と異なる点は、第1のp−MOSチップ上に第2のICチップが積層され、更にこの第1のp−MOSチップを表裏面に電極を有した異なる極性の第3の半導体チップ、例えば表面にゲート電極(G)とソース電極(S)および裏面にドレイン電極(D)を有するn−MOSチップ上に積層して、第1のp−MOSチップと第3のn−MOSチップのドレイン電極(D)同士を接続したことにある。
【0099】
即ち、第1のリードフレーム102のアイラント部102aの表裏両面に第1のp−MOSチップ122のドレイン電極(D1)106および第3のn−MOSチップ124のドレイン電極(D3)125をそれぞれ向け、且つ導電性接着剤(図示せず)で固定している。
【0100】
また、ニッケルまたは半田メッキされた銅製の第4のリードフレーム126、127の上に第3のn−MOSチップ124の第1電極面、例えば表面電極面128を下向きにして載置し、ソース電極(S3)129を第4のリードフレーム126のアイランド部126aに半田ボール130より固着し、ゲート電極(G3)131を第4のリードフレーム127のアイランド部127aに半田ボール130により固着している。
【0101】
そして、第1乃至第3の半導体チップ122、107、124と第1乃至第4のリードフレーム102、109、110、116、126、127の固着部分とを樹脂118でモールドして、図8(b)に示すように、第1乃至第4のリードフレームの各リードが水平面内で一方向(X軸方向)とそれと直角な方向(Y軸方向)、および垂直面内でX軸方向とY軸方向にともに垂直な方向(Z軸方向)で、互いに異なる方向に引き出されている半導体装置121としている。
【0102】
即ち、水平面内で第1のリードフレーム102、第2のリードフレーム109第3のリードフレーム116、及び第4のリードフレーム127のリードをX軸方向に配置し、第2のリードフレーム110(図示せず)及び第4のリードフレーム126のリードをY軸方向に配置し、更に第2のリードフレーム109、110、及び第3のリードフレーム116のリードをZ軸方向に移動配置している。
【0103】
そして、この半導体装置121を等価回路で示すと、図8(c)のように、第1のp−MOSチップ122、第2のICチップ107および第3のn−MOSチップ124が直列接合され、第1のリードフレーム102がドレイン端子D1兼ドレイン端子D3、第2のリードフレーム109および110(図示せず)がそれぞれゲート端子G1兼出力端子Oおよびソース端子S1、第3のリードフレーム116が入力端子I、第4のリードフレーム126および127がそれぞれソース端子(S3)およびゲート端子(G3)となる。
【0104】
以上説明したように、本発明の第6の実施の形態の半導体装置では、第1のp−MOSチップ122と第2のICチップ107が絶縁膜108を介して積層固着され、第1のp−MOSチップ122と第3のn−MOSチップ124をドレイン電極を対向させて積層配置し、第1のリードフレーム102を第1のp−MOSチップ122のドレイン電極(D1)106と第3のn−MOSチップ124のドレイン電極(D3)125間に配置し、第2のリードフレーム109、110を第1のp−MOSチップ122のゲート電極(G1)111と第2のICチップ107の出力電極(O)113側に配置し、第3のリードフレーム116を第2のICチップ107の入力電極(I)117側に配置し、第4のリードフレーム126、127を第3のn−MOSチップ124のソース電極(S3)129とゲート電極(G3)131側に配置して、p−MOSチップ122とn−MOSチップ124のソース(S3)129、ゲート(G1)111,(G3)131、ドレイン電極(D1)106,(D3)125、およびICチップ107の入力電極(I)117、出力電極(O)113とそれぞれ接続している。
【0105】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【0106】
上述した各実施の形態においては、表裏面に電極を有する半導体チップ同士、トランジスタ、ダイオード、集積回路などの機能およびサイズの異なる半導体チップを積層する場合について説明したが、本発明はこれに限定されるものではなく、この発明の主旨を逸脱しない範囲で、種々変形して実施することが可能である。
【0107】
例えば、第1乃至第5の実施の形態では、第1乃至第3のリードフレームのリードが一方向に配列されるデュアルインラインパッケージ(DIP)型構造の場合について説明したが、これに限定されるものではなく、第1乃至第3のリードフレームのリードが図9(a)乃至図9(d)に示すように、X軸方向およびY軸方向で互いに異なる方向に引き出されているクアッドフラットパッケージ(QFP)型構造にしてもよい。
【0108】
また、リードフレームのリード端子がクランク状に折れ曲がった形状の場合を示したが、これに限定されるものではなく、図10に示すようにリードフレームのリード端子をフラットにしたフラットリードパッケージとし、パッケージの表面に半導体チップの電極あるいは電極上に絶縁固着された金属板からなる放熱板を露出させた構造としても差し支えない。
【0109】
更に、第3のリードフレームのアイランド部に、図11に示すように、放熱板151を半田ボール152により固着し、樹脂モールドされていない半導体装置としてもよい。
【0110】
これにより、更に機能やサイズの異なる多数の半導体チップを組み合わせて多段に積層しても構わない。
【0111】
また、第1乃至第3の半導体チップを積層して第1乃至第3のリードフレームにより接続する場合について説明したが、これに限定されるものではなく信号配線がパターニングされたプリント基板、フィルム基板、あるいはそれらを組み合わせたものとしても構わない。
【0112】
半田ボールを用いて電極とアイランド部を接合する場合について説明したが、これに限定されるものではなく、半田層、金ボール、金バンプ、金属ポストなどを用いて接続しても構わない。
【0113】
リードフレームのアイランド部と半導体チップの電極面、あるいは半導体チッブの電極面同士を導電性接着剤で固定する場合について説明したが、これに限定されるものではなく、半田ボールにより固着しても構わない。
【0114】
更に、第1または第2の半導体チップが表裏面に電極を有する縦型絶縁ゲート電界効果トランジスタの場合について説明したが、これに限定されるものではなく、同じ縦型であればバイポーラトランジスタや絶縁ゲートバイポーラトランジスタとしてもよく、あるいはそれらを組み合わせたものとしても構わない。また、組み合わせによっては裏面に電極を有しない横型の半導体チップであっても特に差し支えない。
【0115】
半導体チップが集積回路チップの場合には、アナログICチップ、ディジタルICチップあるいはアナログディジタル混載ICチップであっても構わない。
【0116】
更に、また、半導体チップとリードフレームとを樹脂でモールドする場合について説明したが、これに限定されるものではなく、樹脂モールドされていない半導体装置としても構わない。
【0117】
能動素子である半導体チップ同士を組み合わせて積層する場合について説明したが、これに限定されるものではなく、受動素子、例えば抵抗素子を介在させて積層しても構わない。
【0118】
ニッケルまたは半田メッキされた銅製のリードフレームを使用する場合について説明したが、メッキされていなくても特に差し支えない。
【0119】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【0120】
また、別の発明の半導体装置によれば、機能およびサイズの異なる複数の半導体チップを容易に積層することができる。
【0121】
従って、小型、軽量な半導体装置が得られる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態に係わる半導体装置を示す図で、図1(a)はその平面図、図1(b)は図1(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図1(c)はその等価回路を示す図。
【図2】 本発明の第2の実施の形態に係わる半導体装置を示す図で、図2(a)はその平面図、図2(b)は図2(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図2(c)はその等価回路を示す図。
【図3】 本発明の第3の実施の形態に係わる半導体装置を示す図で、図3(a)はその平面図、図3(b)は図3(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図3(c)はその等価回路を示す図。
【図4】 本発明の第4の実施の形態に係わる半導体装置を示す図で、図4(a)はその平面図、図4(b)は図4(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図4(c)はその等価回路を示す図。
【図5】 本発明の第4の実施の形態の変形例1に係わる半導体装置を示す図で、図5(a)はその平面図、図5(b)は図5(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図5(c)はその等価回路を示す図。
【図6】 本発明の第4の実施の形態の変形例2に係わる半導体装置を示す図で、図6(a)はその平面図、図6(b)は図6(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図6(c)はその等価回路を示す図。
【図7】 本発明の第5の実施の形態に係わる半導体装置を示す図で、図7(a)はその平面図、図7(b)は図7(a)のA−A線に沿って切断し、矢印方向に眺めた断面図、図7(c)はその等価回路を示す図。
【図8】 本発明の第6の実施の形態に係わる半導体装置を示す図で、図8(a)はその断面図、図8(b)は樹脂モールドしたその外観図、図8(c)はその等価回路を示す図。
【図9】 本発明の第1乃至第5の実施の形態に係わる半導体装置の他の変形例を示す平面図。
【図10】 本発明の第1乃至第5の実施の形態に係わる半導体装置の他の変形例を示す側面図。
【図11】 本発明の第1乃至第5の実施の形態に係わる半導体装置の他の変形例を示す断面図。
【図12】 従来の半導体装置の要部を示す断面図。
【図13】 従来の別の半導体装置の要部を示す断面図。
【符号の説明】
11、41、71、101、121 半導体装置
12、13、42、72、73、102 第1のリードフレーム
14、74、104 第1のn−MOSチップ
15、24、45、53、75、105、128 第1電極面
16、25、51、59、76、129 ソース電極
17、26、49、57、78、111、131 ゲート電極
18、27、50、58、77、83、112、114、130、152 半田ボール
19、20、47、48、79109、110 第2のリードフレーム
21、29、46、54、80、106、125 ドレイン電極(第2電極面)22、108 絶縁膜(絶縁部材)
23、52 第2のn−MOSチップ
28、31、32、55、56、84、116 第3のリードフレーム
30、60、86、118 樹脂(封止手段)
12a、13a、19a、20a、28a、31a、32a、42a、47a、48a、55a、56a、72a、73a、79a、84a、102a、109a、09b、110a、116a、126a、127a アイランド部
44、122 第1のp−MOSチップ
81 第2のSBDチップ
82 アノード電極
85 カソード電極
107 第2のICチップ
113 出力電極
117 入力電極
124 第3のn−MOSチップ
126、127 第4のリードフレーム
145、151 放熱板
Claims (16)
- 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1および第2の半導体チップと、
前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、
前記第1の半導体チップとこの上に同じ向きに載置される前記第2の半導体チップとの間にそれぞれ配置されて、前記第2の半導体チップの複数の第1電極のうちの一つの電極と前記第1の半導体チップの第2電極とに固着され、また前記第2の半導体チップの複数の第1電極のうちの他の電極と前記第1の半導体チップの第2電極との間に、絶縁部材を前記第1の半導体チップの第2電極側に介在させて固着された複数の第2リードフレームと、
前記第2の半導体チップの第2電極に固着された第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1および第2の半導体チップと、
前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、
前記第1の半導体チップとこの上に反対の向きに載置される前記第2の半導体チップとの間に配置されて、前記第1および第2の半導体チップの第2電極に固着された第2のリードフレームと、
前記第2の半導体チップの複数の第1電極にそれぞれ固着された複数の第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、
一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、前記第1の半導体チップの第2電極に固着された第1のリードフレームと、
前記第1の半導体チップとこの上に同じ向きに載置される前記第2の半導体チップとの間にそれぞれ配置されて、前記第1の半導体チップの複数の第1電極のうちの一つの電極と前記第2の半導体チップの第2電極とに固着され、また前記第1の半導体チップの複数の第1電極のうちの他の電極に固着された複数の第2のリードフレームと、
前記第2の半導体チップの複数の第1電極にそれぞれ固着された複数の第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、
一面に設けられた単一の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第2の半導体チップと、
前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、
前記第1の半導体チップとこの上に載置される前記第2の半導体チップとの間に配置されて、前記第1の半導体チップの第2電極と前記第2の半導体チップの第1電極に固着された第2のリードフレームと、
前記第2の半導体チップの第2電極に固着された第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、
一面に設けられた単一の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第2の半導体チップと、
前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、
前記第1の半導体チップとこの上に載置される前記第2の半導体チップとの間に配置されて、前記第1の半導体チップの第2電極と前記第2の半導体チップの第2電極に固着された第2のリードフレームと、
前記第2の半導体チップの第1電極に固着された第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、
一面に設けられた単一の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、
前記第1の半導体チップの第2電極に固着された第1のリードフレームと、
前記第1の半導体チップの複数の第1電極のうちの一つの電極に固着された第2のリードフレームと、
前記第1の半導体チップの複数の第1電極のうち他の電極と前記第2の半導体チップの第1電極とを直接接合して前記第1の半導体チップに載置された前記第2の半導体チップの第2電極に固着された第3のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1の半導体チップと、
一面に設けられた複数の第3電極を有して前記第1の半導体チップとサイズの異なる第2の半導体チップと、
前記第1の半導体チップとこの上に第3の電極面を上にして載置される前記第2の半導体チップとの間に介在され、前記第1および第2の半導体チップを電気的に絶縁するための絶縁部材と、
前記第1半導体チップの第2電極に固着された第1のリードフレームと、
前記第1の半導体チップの複数の第1電極のうちの一つの電極と前記第2の半導体チップの複数の第3電極のうちの一つの電極とに跨って固着され、また前記第1の半導体チップの第1電極のうちの他の電極に固着された複数の第2のリードフレームと、
前記第2の半導体チップの複数の第3電極のうちの他の電極に固着された第3のリードフレームとを有することを特徴とする半導体装置。 - 一面に設けられた複数の第1電極とこの一面と対向する他面に設けられた単一の第2電極を有する第1および第2の半導体チップと、
一面に設けられた複数の第3電極を有して前記第1および第2の半導体チップとサイズの異なる第3の半導体チップと、
前記第1の半導体チップの複数の第1電極にそれぞれ固着された複数の第1のリードフレームと、
前記第1の半導体チップとこの上に反対の向きに載置される前記第2の半導体チップとの間に配置されて、前記第1および第2の半導体チップの第2電極に固着された第2のリードフレームと、
前記第2の半導体チップの複数の第1電極のうちの一つの電極と前記第3の半導体チップの複数の第3電極のうちの一つの電極とに跨って固着され、また前記第1の半導体チップの複数の第1電極のうちの他の電極に固着された複数の第3のリードフレームと、
前記第3の半導体チップの複数の第3電極のうちの他の電極に固着された第4のリードフレームと、
を有することを特徴とする半導体装置。 - 前記第1乃至第3の半導体チップの電極と前記第1乃至第4のリードフレームとの固着は、金属ボールまたは金属ポストによることを特徴とする請求項8に記載の半導体装置。
- 前記第1乃至第4のリードフレームのリードがX軸方向、Y軸方向、またはZ軸方向で互いに異なる方向に引き出されていることを特徴とする請求項8に記載の半導体装置。
- 前記第1乃至第3の半導体チップと前記第1乃至第4のリードフレームの固着部分とを封止する封止手段を有することを特徴とする請求項8に記載の半導体装置。
- 前記封止手段は、樹脂封止であることを特徴とする請求項11に記載の半導体装置。
- 前記第1及び第2の半導体チップの電極と前記第1乃至第3のリードフレームとの固着は、金属ボールまたは金属ポストによることを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置。
- 前記第1乃至第3のリードフレームのリードがX軸方向、Y軸方向、またはZ軸方向で互いに異なる方向に引き出されていることを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置。
- 前記第1及び第2の半導体チップと前記第1乃至第3のリードフレームの固着部分とを封止する封止手段を有することを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置。
- 前記封止手段は、樹脂封止であることを特徴とする請求項15に記載の半導体装置。
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