JPS61287254A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61287254A JPS61287254A JP12820385A JP12820385A JPS61287254A JP S61287254 A JPS61287254 A JP S61287254A JP 12820385 A JP12820385 A JP 12820385A JP 12820385 A JP12820385 A JP 12820385A JP S61287254 A JPS61287254 A JP S61287254A
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- JP
- Japan
- Prior art keywords
- internal wiring
- lead terminal
- substrate
- wirings
- metallized layer
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に、２つのパッケージを重ねる
構成のセラミックパッケージの内部配線と外部リード端
子との接続技術に関する。
構成のセラミックパッケージの内部配線と外部リード端
子との接続技術に関する。
１つの半導体パッケージの上に他の半導体パッケージを
搭載できるパッケージがらる（以下、搭載型パッケージ
とも称する）。このパッケージの構造の一例は、多層配
縁セラミック基板上に半導体素子上搭載し、該素子と当
該基板に形成された内部配線とをコネクタワイヤにより
ワイヤボンディングし、当該基板裏面に外部リード端子
ヲ画設し、当該基板上に他のパッケージ搭載用の孔を有
する接続部を設け、キャップを当該基板上に取付けて成
る。
搭載できるパッケージがらる（以下、搭載型パッケージ
とも称する）。このパッケージの構造の一例は、多層配
縁セラミック基板上に半導体素子上搭載し、該素子と当
該基板に形成された内部配線とをコネクタワイヤにより
ワイヤボンディングし、当該基板裏面に外部リード端子
ヲ画設し、当該基板上に他のパッケージ搭載用の孔を有
する接続部を設け、キャップを当該基板上に取付けて成
る。
従来のかかる搭載型パッケージにおける、前記内部配線
と外部リード端子との接続は多層配線セラミック基板中
に形成された２層目の内部配線より、周知のスルーホー
ル技術により、当該基板の裏面側にかけて、垂直方向に
当該内部配線を延在させ、該内部配線と、当該基板裏面
に形成したタングステン（Ｗ）メタライズ層及び１次ニ
ッケル（Ｎ１）メッキ層よ構成るリード端子コンタクト
用の金属層を介して、銀（Ａｇ）ロウ材により、リード
端子とを１点で接続して、リード端子を基板裏面に垂設
し、該リード端子表面に２次Ｎｉメッキ層及びＡｕメッ
キ層を施して成る。
と外部リード端子との接続は多層配線セラミック基板中
に形成された２層目の内部配線より、周知のスルーホー
ル技術により、当該基板の裏面側にかけて、垂直方向に
当該内部配線を延在させ、該内部配線と、当該基板裏面
に形成したタングステン（Ｗ）メタライズ層及び１次ニ
ッケル（Ｎ１）メッキ層よ構成るリード端子コンタクト
用の金属層を介して、銀（Ａｇ）ロウ材により、リード
端子とを１点で接続して、リード端子を基板裏面に垂設
し、該リード端子表面に２次Ｎｉメッキ層及びＡｕメッ
キ層を施して成る。
しかるに、このようなパッケージにおいてはリード端子
と内部配線との銀ロウ拐を用いたロウ付部において、当
該基板とＷメタライズ層との界面に湿分が浸入し、Ａｇ
ロウ材とＷメタライズ層との局部電池作用に基づくと思
われるタングステンの腐食による芯出が１、内部配線と
リード端子との電気的接続を断ち（以下断線という）、
場合によシリード端子が堰れてしまうということがある
。もともとセラミック基板とタングステン金属との接着
性は悪く、これら界面に水分が侵入すると上記断線が起
こりやすく、特に、上記のごとき１点接続式では接着強
度も弱く、半導体装置の信頼性を欠如するということに
なる。
と内部配線との銀ロウ拐を用いたロウ付部において、当
該基板とＷメタライズ層との界面に湿分が浸入し、Ａｇ
ロウ材とＷメタライズ層との局部電池作用に基づくと思
われるタングステンの腐食による芯出が１、内部配線と
リード端子との電気的接続を断ち（以下断線という）、
場合によシリード端子が堰れてしまうということがある
。もともとセラミック基板とタングステン金属との接着
性は悪く、これら界面に水分が侵入すると上記断線が起
こりやすく、特に、上記のごとき１点接続式では接着強
度も弱く、半導体装置の信頼性を欠如するということに
なる。
かかる接着強度を向上させるために、リード端子をＬ字
型に構成するということも提案されているが、この場合
、内部配線との１点接続では充分断線に対し対処するこ
とができない。
型に構成するということも提案されているが、この場合
、内部配線との１点接続では充分断線に対し対処するこ
とができない。
尚セラミックパッケージの内部配線と外部リード端子と
の接続構造上水すものとして、例えば特開昭５９−７２
７４９号公報がある。
の接続構造上水すものとして、例えば特開昭５９−７２
７４９号公報がある。
本発明は上記のごとき断線に対し充分に対処できる半導
体装置を提供すること全目的とする。
体装置を提供すること全目的とする。
本発明はリード端子の接着強度の向上した半導体装置を
提供すること金目的とする。
提供すること金目的とする。
本発明は上記により信頼性の向上した半導体装置を提供
することを目的とする。
することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおシである。
を簡単に説明すれば、下記のとおシである。
すなわち、本発明は、パッケージ基体中の内部配線とリ
ード端子との接続点を複数としたので、一方の接続点に
おいて断線が起っても、他方が接続（導通）しており、
また、接続点が増加し、接着強度を向上でき、し念がっ
て、高信頼度の半導体装置となすことができた。
ード端子との接続点を複数としたので、一方の接続点に
おいて断線が起っても、他方が接続（導通）しており、
また、接続点が増加し、接着強度を向上でき、し念がっ
て、高信頼度の半導体装置となすことができた。
次に、本発８Ａを、実施例を示す図面に基づいて説明す
る。
る。
第２図は本発明の実施例を示す半導体装置（搭載型パッ
ケージ）のキャップ金除去した全体構成図、第１図は本
発明の実施例上水す要部断面図である。
ケージ）のキャップ金除去した全体構成図、第１図は本
発明の実施例上水す要部断面図である。
第２図に示すように、長方体形状のパッケージ基体１の
中央部キャビティ２内に半導体素子３が収納され、該素
子３の電極（図示せず）と接続端子４とがコネクタワイ
ヤ５により接続されており、当該パッケージ基体１の上
面に、二列にＥＦＲＯＭなどの他のパッケージを重ねる
ための孔を有するガイド部６が配設され、当該パッケー
ジ基体１の外部に、当該基体１の側面及び裏面にそれぞ
れその一部が固着され、さらに、下方向にその他部が立
設された、複数のリード端子７全有して成る。
中央部キャビティ２内に半導体素子３が収納され、該素
子３の電極（図示せず）と接続端子４とがコネクタワイ
ヤ５により接続されており、当該パッケージ基体１の上
面に、二列にＥＦＲＯＭなどの他のパッケージを重ねる
ための孔を有するガイド部６が配設され、当該パッケー
ジ基体１の外部に、当該基体１の側面及び裏面にそれぞ
れその一部が固着され、さらに、下方向にその他部が立
設された、複数のリード端子７全有して成る。
当該リード端子７は、第１図に示すような態様で、パッ
ケージ基体１の内部配線と接続される。
ケージ基体１の内部配線と接続される。
すなわち、パッケージ基体１中に形成された、例えば２
層目の内部配線８の端部と、当該内部配線８に対して直
角方向に形成された内部配＠９とを接続し、該内部配Ｉ
ｗ９の端部を、パッケージ基体ｌの底面（裏面）に形成
されたタングステンメタライズ層１０と接続し、一方、
前記内部配線８全幽該配線８と同一方向にさらに延在さ
せ、嶋該延在させた内部配線１１とパッケージ基体１の
側面に形成されたタングステンメタライズ層１２と接続
する。そして、パッケージ基体１の側面から底面にかけ
て、これらタングステンメタライズ層１０．１２を被う
して、第１のＮｉメッキ層１３、次いでその外側にＡｕ
メッキ層１４を形成し、これらＮｌ、Ａｕメッキ層１３
．１４を介して、前記リード端子７を接着させる。
層目の内部配線８の端部と、当該内部配線８に対して直
角方向に形成された内部配＠９とを接続し、該内部配Ｉ
ｗ９の端部を、パッケージ基体ｌの底面（裏面）に形成
されたタングステンメタライズ層１０と接続し、一方、
前記内部配線８全幽該配線８と同一方向にさらに延在さ
せ、嶋該延在させた内部配線１１とパッケージ基体１の
側面に形成されたタングステンメタライズ層１２と接続
する。そして、パッケージ基体１の側面から底面にかけ
て、これらタングステンメタライズ層１０．１２を被う
して、第１のＮｉメッキ層１３、次いでその外側にＡｕ
メッキ層１４を形成し、これらＮｌ、Ａｕメッキ層１３
．１４を介して、前記リード端子７を接着させる。
このリード端子７０表面に第２のＮｉメッキ層１５およ
びその外側にＡｕメッキ層１６を形成する。
びその外側にＡｕメッキ層１６を形成する。
パッケージ基体１は例えば多層配線セラミック基板によ
シ構成される。
シ構成される。
半導体素子（チップ、ペレット）３は、例えばシリコン
単結晶基板から成り、周知の技術によってこのチップ内
には多数の回路素子が形成され、１つの回路機能が与え
られている。
単結晶基板から成り、周知の技術によってこのチップ内
には多数の回路素子が形成され、１つの回路機能が与え
られている。
回路素子の具体例は、例えばＭＯＳトランジスタから成
り、これらの回路素子によって、例えば論理回路の回路
機能が形成されている。
り、これらの回路素子によって、例えば論理回路の回路
機能が形成されている。
内部配線８及び内部配線１１は例えばＷメタライズ層に
よ多構成され、これら内部配置８，１１は周知の多層配
線技術により形成することができ、例えば、積層セラミ
ックパッケージ基板の２層目に、接続端子４とともにバ
ターニングすることにより形成される。
よ多構成され、これら内部配置８，１１は周知の多層配
線技術により形成することができ、例えば、積層セラミ
ックパッケージ基板の２層目に、接続端子４とともにバ
ターニングすることにより形成される。
内部配線９は、周知のスルーホール技術により形成する
ことができ、例えばＷメタライズによシ形成される。
ことができ、例えばＷメタライズによシ形成される。
第１図では省略されているが、ノくツケージ基体１上に
は封止ガラスなどによりキャップが取付けられる。キャ
ップは例えばセラミック裏キャップより成る。
は封止ガラスなどによりキャップが取付けられる。キャ
ップは例えばセラミック裏キャップより成る。
（１） 本発明によれば、パッケージ基体中の内部配
Ｎｉｌ、一つは、パッケージ基体の底面に形成されたＷ
メタライズ層と接続し、もう一つはパッケージ基体の側
面に別に形成されたＷメタライズ層と接続し、これら２
点に分割されたそれぞれのＷメタライズ層と、リード端
子とを接続したので、例えば底面側で接続した内部配線
とリード端子とが、底面側に形成されたＷメタライズ層
からのＷの溶出により断線しても、もう一方の側面側で
内部配線とリード端子とが接続しているので、半導体素
子とリード端子との導通をとることができ、かかる断線
に対し好適に対処できる。
Ｎｉｌ、一つは、パッケージ基体の底面に形成されたＷ
メタライズ層と接続し、もう一つはパッケージ基体の側
面に別に形成されたＷメタライズ層と接続し、これら２
点に分割されたそれぞれのＷメタライズ層と、リード端
子とを接続したので、例えば底面側で接続した内部配線
とリード端子とが、底面側に形成されたＷメタライズ層
からのＷの溶出により断線しても、もう一方の側面側で
内部配線とリード端子とが接続しているので、半導体素
子とリード端子との導通をとることができ、かかる断線
に対し好適に対処できる。
（２）本発明によれば１点でなく、複数の接続点でリー
ド端子が接続してハるので、接着強度全向上させること
ができた。
ド端子が接続してハるので、接着強度全向上させること
ができた。
（３）本発明によれば上記（１）、及び（２）から信頼
性の高い半導体装置を提供することができた。
性の高い半導体装置を提供することができた。
以上本発明者によってなされた発明全実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で徨々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で徨々変更可
能であることはいうまでもない。
例えば、前記実施例ではパッケージ基体の側面及び底面
にＷメタライズ層を形成する例を示し九が、他の金属な
どにより形成されていてもよく、また、ＮｉメッキやＡ
ｕメッキ以外の他の金属をメッキしてもあるいは蒸気金
属とする等適宜変更可能である。
にＷメタライズ層を形成する例を示し九が、他の金属な
どにより形成されていてもよく、また、ＮｉメッキやＡ
ｕメッキ以外の他の金属をメッキしてもあるいは蒸気金
属とする等適宜変更可能である。
以上の説明では主として本発明者になされた発明をその
背景となった分野である搭載型パッケージについて適用
した例を示したが、他のセラミックパッケージ等の半導
体装置について適用することができる。
背景となった分野である搭載型パッケージについて適用
した例を示したが、他のセラミックパッケージ等の半導
体装置について適用することができる。
第１図は本発明の実施例を示す要部断面図、第２図は本
発明の実施例を示す全体構成図である。 １・・・パッケージ基体、２・・・キャビティ、３・・
・半導体素子、４・・・接続端子、５・・・コネクタワ
イヤ、６・・・ガイド部、７・・・リード端子、８・・
・内部配線、９・・・内部配置、１０・・・タングステ
ンメタライズ層、１１・・・内部配線、１２・・・タン
グステンメタライズ層、１３・・・第１ＯＮｉメツキ層
、１４・・・Ａｕメッキ層、１５・・・第２のＮｉメッ
キ層、１６・・・Ａｕメッキ層。 代理人 弁理士 小 川 勝 男′ 区 ′（− ／σ 第 ２ 図
発明の実施例を示す全体構成図である。 １・・・パッケージ基体、２・・・キャビティ、３・・
・半導体素子、４・・・接続端子、５・・・コネクタワ
イヤ、６・・・ガイド部、７・・・リード端子、８・・
・内部配線、９・・・内部配置、１０・・・タングステ
ンメタライズ層、１１・・・内部配線、１２・・・タン
グステンメタライズ層、１３・・・第１ＯＮｉメツキ層
、１４・・・Ａｕメッキ層、１５・・・第２のＮｉメッ
キ層、１６・・・Ａｕメッキ層。 代理人 弁理士 小 川 勝 男′ 区 ′（− ／σ 第 ２ 図
Claims (2)
- １．パッケージ基体中に形成された内部配線とパッケー
ジ基体外部のリード端子とを金属ロウ材により接続して
成る半導体装置において、前記内部配線と前記リード端
子との接続点を２点以上の複数の接続点としたことを特
徴とする半導体装置。 - ２．内部配線とリード端子との接続点が２点で、一点が
パッケージ基体の裏面で、他の一点がパッケージ基体の
側面でそれぞれ接続している、特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820385A JPS61287254A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820385A JPS61287254A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287254A true JPS61287254A (ja) | 1986-12-17 |
Family
ID=14979019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12820385A Pending JPS61287254A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287254A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0792519A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | COMPOSITE INTERCONNECTION ELEMENTS FOR MICROELECTRONIC COMPONENTS |
| EP0792463A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ASSEMBLY OF SPRING ELEMENTS ON SEMICONDUCTOR COMPONENTS AND WAFERTEST PROCEDURE |
| EP0792517A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ELECTRIC CONTACT STRUCTURES OBTAINED BY CONFIGURATION OF A FLEXIBLE WIRE |
| EP0729652A4 (en) * | 1993-11-16 | 1998-06-24 | Formfactor Inc | CONTACT STRUCTURE FOR INTERCONNECTIONS, INTERPOSER, SEMICONDUCTOR ASSEMBLY AND METHOD FOR MANUFACTURING THE SAME |
| US6252175B1 (en) | 1993-11-16 | 2001-06-26 | Igor Y. Khandros | Electronic assembly comprising a substrate and a plurality of springable interconnection elements secured to terminals of the substrate |
| US6336269B1 (en) | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US6778406B2 (en) | 1993-11-16 | 2004-08-17 | Formfactor, Inc. | Resilient contact structures for interconnecting electronic devices |
-
1985
- 1985-06-14 JP JP12820385A patent/JPS61287254A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242803B1 (en) | 1993-11-16 | 2001-06-05 | Formfactor, Inc. | Semiconductor devices with integral contact structures |
| US5900738A (en) * | 1993-11-16 | 1999-05-04 | Formfactor, Inc. | Contact structure device for interconnections, interposer, semiconductor assembly and package using the same and method |
| US6956174B2 (en) | 1993-11-16 | 2005-10-18 | Formfactor, Inc. | Tip structures |
| EP0729652A4 (en) * | 1993-11-16 | 1998-06-24 | Formfactor Inc | CONTACT STRUCTURE FOR INTERCONNECTIONS, INTERPOSER, SEMICONDUCTOR ASSEMBLY AND METHOD FOR MANUFACTURING THE SAME |
| US6252175B1 (en) | 1993-11-16 | 2001-06-26 | Igor Y. Khandros | Electronic assembly comprising a substrate and a plurality of springable interconnection elements secured to terminals of the substrate |
| US5917707A (en) * | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
| US5926951A (en) * | 1993-11-16 | 1999-07-27 | Formfactor, Inc. | Method of stacking electronic components |
| US6279227B1 (en) | 1993-11-16 | 2001-08-28 | Igor Y. Khandros | Method of forming a resilient contact structure |
| US6835898B2 (en) | 1993-11-16 | 2004-12-28 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US6778406B2 (en) | 1993-11-16 | 2004-08-17 | Formfactor, Inc. | Resilient contact structures for interconnecting electronic devices |
| US6184587B1 (en) | 1993-11-16 | 2001-02-06 | Formfactor, Inc. | Resilient contact structures, electronic interconnection component, and method of mounting resilient contact structures to electronic components |
| US6336269B1 (en) | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| US6476333B1 (en) | 1993-11-16 | 2002-11-05 | Formfactor, Inc. | Raised contact structures (solder columns) |
| EP0792463A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ASSEMBLY OF SPRING ELEMENTS ON SEMICONDUCTOR COMPONENTS AND WAFERTEST PROCEDURE |
| EP0792517A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ELECTRIC CONTACT STRUCTURES OBTAINED BY CONFIGURATION OF A FLEXIBLE WIRE |
| EP0792519A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | COMPOSITE INTERCONNECTION ELEMENTS FOR MICROELECTRONIC COMPONENTS |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
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