JP2007059430A - 半導体装置 - Google Patents
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Abstract
【課題】 放熱性を維持しながら電源/GND供給による電圧降下を防ぐことが可能なSIPタイプの半導体装置を提供する。
【解決手段】 配線基板3と、配線基板3上に搭載され、主面に複数の接続端子が形成された第1の半導体チップ2と、第1の半導体チップ上に積層され、主面に形成された少なくとも一部の接続端子が前記第1の半導体チップ主面の接続端子8に接合された第2の半導体チップ2とを備え、配線基板の第1の半導体チップの電源端子又はGND端子もしくは電源端子及びGND端子への電源/GND供給は、配線基板上部の第2の半導体チップ裏面に設けた配線パターン及びこの配線パターンに電気的に接続され、第2の半導体チップの貫通孔14に埋め込まれた導電層7を介して行われる。放熱性を維持しながら電源/GND供給による電圧降下を防ぐことが可能になる。
【選択図】 図1
【解決手段】 配線基板3と、配線基板3上に搭載され、主面に複数の接続端子が形成された第1の半導体チップ2と、第1の半導体チップ上に積層され、主面に形成された少なくとも一部の接続端子が前記第1の半導体チップ主面の接続端子8に接合された第2の半導体チップ2とを備え、配線基板の第1の半導体チップの電源端子又はGND端子もしくは電源端子及びGND端子への電源/GND供給は、配線基板上部の第2の半導体チップ裏面に設けた配線パターン及びこの配線パターンに電気的に接続され、第2の半導体チップの貫通孔14に埋め込まれた導電層7を介して行われる。放熱性を維持しながら電源/GND供給による電圧降下を防ぐことが可能になる。
【選択図】 図1
Description
本発明は、主面同士を対向させるフェイスツーフェイス(Face to Face)で半導体チップを合わせ、配線基板下部の第1のチップの中心部などの所定の位置に電源/GND供給が可能なSIP(System In Package)タイプの半導体装置に関するものである。
従来のFace to Faceで積層するSIPタイプの半導体装置は、信号配線を短くしてチップ間での通信速度を高めることを目的として開発されたものである。SIPタイプの半導体装置は、配線パターン、外部接続端子等を備えた配線基板と、この配線基板上に搭載され、主面に複数の接続端子が形成された第1の半導体チップと、第1の半導体チップ上に積層され、主面に形成された少なくとも一部の接続端子が第1の半導体チップ主面に形成された接続端子に接合された第2の半導体チップとを有している。第1及び第2の半導体チップ間の電気的接続は、両者間に形成配置されたはんだボールなどの接続端子により行われ、配線基板上に形成された配線パターンの一部を構成する接続電極と第1の半導体チップに形成された半導体集積回路との電気的接続は、ボンディングワイヤにより行われる。SIPタイプの半導体装置は、信号配線を短くしてチップ間での通信速度を高める、という作用効果がある一方で、例えば、中心部などの所定の位置における電圧降下が大きくなるという問題を生じることがあった。例えば、配線基板から第1の半導体チップへの電源供給は、ボンディングワイヤにより行われ、第1の半導体チップから上部の第2の半導体チップへの電源結合は両チップ間に介在するバンプ電極により行われ、その間の電圧降下は大きいものである。
従来技術が記載された特許文献1には、パッケージ基板上に第1の半導体基板とこの上に重ねられた第2の半導体基板とを有し、第1の半導体基板の端子と第2の半導体基板の端子とが直接接続され、第2の半導体基板にはスルーホールが形成され、このスルーホールの上端部に端子が形成されているので、半導体装置の占有面積を小さくできることが示されている。
特開2000−12618号公報
本発明は、放熱性を維持しながら電源/GND供給による電圧降下を防ぐことが可能な半導体装置を提供する。
本発明の半導体装置の一態様は、配線基板と、前記配線基板上に搭載され、主面に複数の接続端子が形成された第1の半導体チップと、前記第1の半導体チップ上に積層され、主面に形成された少なくとも一部の接続端子が前記第1の半導体チップ主面の接続端子に接合された第2の半導体チップとを備え、前記配線基板の前記第1の半導体チップの電源端子又はGND端子もしくは電源端子及びGND端子への電源/GND供給は、前記配線基板上部の前記第2の半導体チップ裏面に設けた配線パターン及びこの配線パターンに電気的に接続され、前記第2の半導体チップを貫通する導電層を介して行われることを特徴としている。
本発明は、以上の構成により、放熱性を維持しながら電源/GND供給による電圧降下を防ぐことが可能になる。
本発明は、チップをFace to Faceで積層するタイプの半導体装置において、配線基板上に積層された半導体チップの積層体のうち下部の半導体チップへの電源/GND供給は、配線基板の上部に積層された半導体チップを貫通する導電層を介して行われることに特徴がある。
以下、実施例を参照して発明の実施の形態を説明する。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図1及び図2を参照して実施例1を説明する。
図1は、この実施例のSIPタイプの半導体装置の断面図、図2は、図1に示される半導体装置平面図であり、図1は、図2のA−A′線に沿う部分の断面図である。
図1に示すように、通常パッケージ基板といわれる配線基板3上にFace to Faceで積層された一対の半導体チップ1、2が搭載されている。配線基板3の主面であるチップ搭載面にチップ搭載領域とその周辺に複数の接続電極(パッド)12が設けられている。配線基板3には接続電極12が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板3の裏面にははんだボールなどの外部接続端子4が形成されており、外部接続端子には、電源端子、GND端子及び信号端子が含まれる。外部接続端子4は、配線基板3に設けられた配線パターンを介して接続電極12に電気的に接続される。配線基板3のチップ搭載領域に第1の半導体チップ2を主面を上にして(矢印方向)搭載する。即ち、エポキシ樹脂などの接着剤11を用いて第1の半導体チップ2裏面を配線基板3に接合する。
図1は、この実施例のSIPタイプの半導体装置の断面図、図2は、図1に示される半導体装置平面図であり、図1は、図2のA−A′線に沿う部分の断面図である。
図1に示すように、通常パッケージ基板といわれる配線基板3上にFace to Faceで積層された一対の半導体チップ1、2が搭載されている。配線基板3の主面であるチップ搭載面にチップ搭載領域とその周辺に複数の接続電極(パッド)12が設けられている。配線基板3には接続電極12が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板3の裏面にははんだボールなどの外部接続端子4が形成されており、外部接続端子には、電源端子、GND端子及び信号端子が含まれる。外部接続端子4は、配線基板3に設けられた配線パターンを介して接続電極12に電気的に接続される。配線基板3のチップ搭載領域に第1の半導体チップ2を主面を上にして(矢印方向)搭載する。即ち、エポキシ樹脂などの接着剤11を用いて第1の半導体チップ2裏面を配線基板3に接合する。
第1の半導体チップ2主面には内部の回路と電気的に接続された接続電極が形成され、その上にバンプ電極6、8が設けられている。第1の半導体チップ2に第2の半導体チップ1をFace to Faceで積層する時に、第1の半導体チップ2上のバンプ電極8は、第2の半導体チップ1の接続電極あるいは接続電極上のバンプ電極に接合されている。第1の半導体チップ2は、配線基板3に接着剤11を介してべた付けされているので、第1の半導体チップ3から発生する熱は配線基板3を介して効率的に放熱される。
第2の半導体チップ1は、主面を下(矢印方向)にし、第1の半導体チップ2主面上のバンプ電極8に第2の半導体チップ1の接続電極或いはバンプ電極を接合するようにして両者を積層すると共に両者の電気的な接続を行う。この実施例では第2の半導体チップ1裏面に金属層10を形成する。金属層10は、例えば、金を真空蒸着などにより形成する方法により形成される。また、第2の半導体チップ1には貫通孔14が形成され、その中に導電層7をメッキなどにより形成する。導電層7を形成する位置は、その半導体チップが従来の方法で行ったときに生ずる電圧降下の著しい所に定める。貫通孔14は、通常の半導体製造技術であるトレンチ技術を用いることができる。この時、金属層10は、貫通孔14を覆うように形成され、導電層7が金属層10に接続するように構成する。第1の半導体チップ2に第2の半導体チップ1を重ねた時に、第1の半導体チップ2主面上のバンプ電極8は、第2の半導体チップ1の信号が流れる接続電極もしくは接続電極上のバンプ電極に接合される。一方、第1の半導体チップ2主面上のバンプ電極6は、第2の半導体チップ1の導電層7に接合されるか、あるいは予め導電層7の上に設けたバンプ電極に接合される。
配線基板3と半導体チップ1、2との電気的な接続は、ボンディングワイヤ9が配線基板3裏面に取り付けられた外部接続端子4の電源端子又はGND端子と金属層10に電気的に接続された接続電極12との間を接続することにより行われる。一方、配線基板3の信号の流れる接続電極12と第1の半導体チップ2の接続電極13とはボンディングワイヤ5により接続される。配線基板3上に搭載された第1及び第2の半導体チップ1、2は、配線基板3上に形成された樹脂封止体(図示しない)により封止されている。
この半導体装置において、信号は、外部接続端子4から配線基板3内部の配線パターンを介して接続電極12に流れ、ボンディングワイヤ5を介して接続電極13を通って第1の半導体チップ2内部を流れる。そして、バンプ電極8を介して第2の半導体チップ1内部を流れ、あるいはこれとは逆に流れる。
この半導体装置において、信号は、外部接続端子4から配線基板3内部の配線パターンを介して接続電極12に流れ、ボンディングワイヤ5を介して接続電極13を通って第1の半導体チップ2内部を流れる。そして、バンプ電極8を介して第2の半導体チップ1内部を流れ、あるいはこれとは逆に流れる。
電源又はGNDの供給は、配線基板3からボンディングワイヤ9、ボンディングワイヤ9から第2の半導体チップ1裏面に形成された金属層10、金属層10から第2の半導体チップ1の貫通孔14に形成された導電層7、導電層7からバンプ電極6という経路で行われる。
従来なら電圧降下の著しい位置に貫通孔を形成し導電層を埋め込んでいるので、電圧降下を防ぐことが可能になり、半導体チップが配線基板にべた貼りされているので放熱性を維持しながら電源又はGND供給による電圧降下を防ぐことができる。この実施例では、例えば、第1の半導体チップ2が論理回路チップであり、第2の半導体チップ1がDRAMであるように、異種の半導体チップを積層することができる。
従来なら電圧降下の著しい位置に貫通孔を形成し導電層を埋め込んでいるので、電圧降下を防ぐことが可能になり、半導体チップが配線基板にべた貼りされているので放熱性を維持しながら電源又はGND供給による電圧降下を防ぐことができる。この実施例では、例えば、第1の半導体チップ2が論理回路チップであり、第2の半導体チップ1がDRAMであるように、異種の半導体チップを積層することができる。
次に、図3及び図4を参照して実施例2を説明する。
図3は、この実施例のSIPタイプの半導体装置の断面図、図4は、図3に示される半導体装置平面図であり、図3は、図4のA−A′線に沿う部分の断面図である。この実施例では、第2の半導体チップ裏面に2つの金属層が形成され、それぞれ電源配線及びGND配線の一部として用いられることに特徴がある。
図3に示すように、パッケージ基板といわれる配線基板23上にFace to Faceで積層された一対の半導体チップ21、22が搭載されている。配線基板23主面のチップ搭載面にはチップ搭載領域とその周辺に複数の接続電極(パッド)32が設けられている。配線基板23には接続電極32が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板23の裏面にははんだボールなどの外部接続端子24が形成されており、外部接続端子24には、電源端子、GND端子及び信号端子が含まれる。
図3は、この実施例のSIPタイプの半導体装置の断面図、図4は、図3に示される半導体装置平面図であり、図3は、図4のA−A′線に沿う部分の断面図である。この実施例では、第2の半導体チップ裏面に2つの金属層が形成され、それぞれ電源配線及びGND配線の一部として用いられることに特徴がある。
図3に示すように、パッケージ基板といわれる配線基板23上にFace to Faceで積層された一対の半導体チップ21、22が搭載されている。配線基板23主面のチップ搭載面にはチップ搭載領域とその周辺に複数の接続電極(パッド)32が設けられている。配線基板23には接続電極32が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板23の裏面にははんだボールなどの外部接続端子24が形成されており、外部接続端子24には、電源端子、GND端子及び信号端子が含まれる。
外部接続端子24は、配線基板23に設けられた配線パターンを介して接続電極32に電気的に接続される。配線基板23のチップ搭載領域に第1の半導体チップ22を主面を上にして(矢印方向)搭載する。エポキシ樹脂などの接着剤31を用いて第1の半導体チップ22裏面を配線基板23に接合する。第1の半導体チップ22主面には内部の回路と電気的に接続された接続電極が形成され、その上にバンプ電極26、26a、28が設けられている。第1の半導体チップ22は、配線基板23に接着剤31を介してべた付けされているので、第1の半導体チップ22から発生する熱は配線基板23を介して効率的に放熱される。
第2の半導体チップ21は、主面を下(矢印方向)にし、第1の半導体チップ22主面上のバンプ電極28に第2の半導体チップ21の接続電極或いはバンプ電極を接合するようにして両者を積層すると共に両者の電気的な接続を行う。
第2の半導体チップ21は、主面を下(矢印方向)にし、第1の半導体チップ22主面上のバンプ電極28に第2の半導体チップ21の接続電極或いはバンプ電極を接合するようにして両者を積層すると共に両者の電気的な接続を行う。
この実施例では第2の半導体チップ21裏面に2層の金属層20、20aを形成する。金属層20、20aは、例えば、金を真空蒸着などにより形成される。また、第2の半導体チップ21には貫通孔34、34aが形成され、その中に導電層27、27aがメッキなどにより形成される。導電層27、27aを形成する位置は、その半導体チップが従来の方法で行ったときに生ずる電圧降下の著しい所に定める。貫通孔34、34aは、通常の半導体製造技術であるトレンチ技術を用いることができる。この時、金属層20は貫通孔34を、金属層20aは貫通孔34aを覆うように形成され、導電層27が金属層20に接続し、導電層27aが金属層20aに接続するように構成する。第1の半導体チップ22に第2の半導体チップ21を重ねた時に、第1の半導体チップ22主面上のバンプ電極28は、第2の半導体チップ21の信号が流れる接続電極もしくは接続電極上のバンプ電極に接合される。一方、第1の半導体チップ22主面上のバンプ電極26は、第2の半導体チップ21の導電層27に接合されるか、あるいは予め導電層27の上に設けたバンプ電極に接合される。また、第1の半導体チップ22主面上のバンプ電極26aは、第2の半導体チップ21の導電層27aに接合されるか、あるいは予め導電層27aの上に設けたバンプ電極に接合される。
配線基板23と半導体チップ21、22との電気的な接続は、ボンディングワイヤ29が配線基板23裏面に取り付けられた外部接続端子24の電源端子と金属層20に電気的に接続された接続電極32との間を接続する。また、ボンディングワイヤ29aが配線基板23裏面に取り付けられた外部接続端子24のGND端子と金属層20aに電気的に接続された接続電極32との間を接続する。一方、配線基板23の信号の流れる接続電極32と第1の半導体チップ22の接続電極33とはボンディングワイヤ(図示しない)により接続される。配線基板23上に搭載された第1及び第2の半導体チップ22、21は、配線基板23上に形成された樹脂封止体(図示しない)により封止されている。
この半導体装置において、信号は、外部接続端子24から配線基板23内部の配線パターンを介して接続電極32に流れ、ボンディングワイヤを介して第1の半導体チップ22の接続電極(図示しない)を通って第1の半導体チップ22内部を流れる。そして、バンプ電極28を介して第2の半導体チップ21内部を流れ、あるいはこれとは逆に流れる。
この半導体装置において、信号は、外部接続端子24から配線基板23内部の配線パターンを介して接続電極32に流れ、ボンディングワイヤを介して第1の半導体チップ22の接続電極(図示しない)を通って第1の半導体チップ22内部を流れる。そして、バンプ電極28を介して第2の半導体チップ21内部を流れ、あるいはこれとは逆に流れる。
電源の供給は、配線基板23からボンディングワイヤ29、ボンディングワイヤ29から第2の半導体チップ21裏面に形成された金属層20、金属層20から第2の半導体チップ21の貫通孔34に形成された導電層27、導電層27からバンプ電極26という経路で行われる。一方、GNDの供給は、配線基板23からボンディングワイヤ29a、ボンディングワイヤ29aから第2の半導体チップ21裏面に形成された金属層20a、金属層20aから第2の半導体チップ21の貫通孔34aに形成された導電層27a、導電層27aからバンプ電極26aという経路で行われる。
従来なら電圧降下の著しい位置に貫通孔を形成し導電層を埋め込んでいるので電圧降下を防ぐことが可能になり、半導体チップが配線基板にべた貼りされているので放熱性を維持しながら電源又はGND供給による電圧降下を防ぐことができる。この実施例では、例えば、第1の半導体チップ2が論理回路チップであり第2の半導体チップ1がDRAMであるように、異種の半導体チップを積層することが可能である。
従来なら電圧降下の著しい位置に貫通孔を形成し導電層を埋め込んでいるので電圧降下を防ぐことが可能になり、半導体チップが配線基板にべた貼りされているので放熱性を維持しながら電源又はGND供給による電圧降下を防ぐことができる。この実施例では、例えば、第1の半導体チップ2が論理回路チップであり第2の半導体チップ1がDRAMであるように、異種の半導体チップを積層することが可能である。
次に、図5を参照して実施例3を説明する。
図5は、この実施例のSIPタイプの半導体装置の概略平面図であり、図5(a)は、第2の半導体チップ裏面に1層の金属層を設けた場合、図5(b)は、複数層(この実施例では2層)を設けた場合である。この実施例では第2の半導体チップ裏面の金属層に複数の配線を介して電源あるいはGNDが供給されることに特徴がある。
図5(a)に示すように、パッケージ基板といわれる配線基板37上にFace to Faceで積層された一対の半導体チップ35、36が搭載されている。配線基板37主面のチップ搭載面にはチップ搭載領域とその周辺に複数の接続電極(パッド)38が設けられている。配線基板37には接続電極38が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板37の裏面にははんだボールなどの外部接続端子(図示しない)が形成されており、外部接続端子には、電源端子、GND端子及び信号端子が含まれる。外部接続端子は、配線基板37に設けられた配線パターンを介して接続電極38に電気的に接続される。配線基板37のチップ搭載領域に第1の半導体チップ36を主面を上にして搭載する。
図5は、この実施例のSIPタイプの半導体装置の概略平面図であり、図5(a)は、第2の半導体チップ裏面に1層の金属層を設けた場合、図5(b)は、複数層(この実施例では2層)を設けた場合である。この実施例では第2の半導体チップ裏面の金属層に複数の配線を介して電源あるいはGNDが供給されることに特徴がある。
図5(a)に示すように、パッケージ基板といわれる配線基板37上にFace to Faceで積層された一対の半導体チップ35、36が搭載されている。配線基板37主面のチップ搭載面にはチップ搭載領域とその周辺に複数の接続電極(パッド)38が設けられている。配線基板37には接続電極38が電気的に接続された多層もしくは単層の配線パターン(図示しない)が形成されている。配線基板37の裏面にははんだボールなどの外部接続端子(図示しない)が形成されており、外部接続端子には、電源端子、GND端子及び信号端子が含まれる。外部接続端子は、配線基板37に設けられた配線パターンを介して接続電極38に電気的に接続される。配線基板37のチップ搭載領域に第1の半導体チップ36を主面を上にして搭載する。
エポキシ樹脂などの接着剤(図示しない)を用いて第1の半導体チップ36裏面を配線基板37に接合する。第1の半導体チップ36主面には内部の回路と電気的に接続された接続電極(図示しない)が形成され、その上にバンプ電極(図示しない)が設けられている。第1の半導体チップ36は、配線基板37に接着剤を介してべた付けされているので、第1の半導体チップ36から発生する熱は配線基板23を介して効率的に放熱される。
第2の半導体チップ35は、主面を下にし、第1の半導体チップ36主面上のバンプ電極に第2の半導体チップ35の接続電極或いはバンプ電極を接合するようにして両者を積層すると共に両者の電気的な接続を行う。
第2の半導体チップ35は、主面を下にし、第1の半導体チップ36主面上のバンプ電極に第2の半導体チップ35の接続電極或いはバンプ電極を接合するようにして両者を積層すると共に両者の電気的な接続を行う。
この実施例では第2の半導体チップ36裏面に金属層30を形成する。金属層30は、例えば、金を真空蒸着などにより形成される。また、第2の半導体チップ35には貫通孔が形成され、その中に導電層33がメッキなどにより形成される。導電層33を形成する位置は、その半導体チップが従来の方法で行ったときに生ずる電圧降下の著しい所に定める。貫通孔は、通常の半導体製造技術であるトレンチ技術を用いることができる。この時、金属層30は、貫通孔を覆うように形成され、導電層33が金属層30に接続するように構成する。第1の半導体チップ36に第2の半導体チップ35を重ねた時に、第1の半導体チップ36主面上のバンプ電極は、第2の半導体チップ35の信号が流れる接続電極もしくは接続電極上のバンプ電極に接合される。一方、第1の半導体チップ36主面上のバンプ電極は、第2の半導体チップ35の導電層33に接合されるか、あるいは予め導電層33の上に設けたバンプ電極に接合される。
配線基板37と半導体チップ35、36との電気的な接続は、複数のボンディングワイヤ39が配線基板37裏面に取り付けられた外部接続端子の電源端子又はGND端子に接続された接続電極との間を接続する。一方、配線基板37の信号の流れる接続電極38と第1の半導体チップ36の接続電極(図示しない)とはボンディングワイヤ(図示しない)により接続される。配線基板37上に搭載された第1及び第2の半導体チップ36、35は、配線基板37上に形成された樹脂封止体(図示しない)により封止されている。
従来なら電圧降下の著しい位置に貫通孔を形成し導電層を埋め込んでいるので電圧降下を防ぐことが可能になり、半導体チップが配線基板にべた貼りされているので放熱性を維持しながら電源又はGND供給による電圧降下を防ぐことができる。この実施例では、例えば、第1の半導体チップ2が論理回路チップであり第2の半導体チップ1がDRAMであるように、異種の半導体チップを積層することが可能である。この実施例では複数のボンディングワイヤを用いて金属層と配線基板の接続電極とを接続しているので、安定した電源/GND供給が行われる。これは、図5(b)の半導体装置についても同様の効果がある。図示のように、第2の半導体チップ35裏面には電源配線用金属層30及びGND配線用金属層30aの2層が形成され、それぞれ複数のボンディングワイヤ39、39aが配線基板37の接続電極38と金属層30、30aとを接続している。金属層30、30aは、第2の半導体チップ35に形成された貫通孔内に埋め込まれた導電層33、33aに接合されている。導電層33、33aは、第1及び第2半導体チップ間のバンプ電極にそれぞれ電気的に接続されている。
1、21、35・・・上部に積層された第2の半導体チップ
2、22、36・・・下部の第1の半導体チップ
3、23、37・・・パッケージ基板
4、24・・・外部接続端子(はんだボール)
5・・・信号用ボンディングワイヤ
6、26、26a・・・第1の半導体チップから第2の半導体チップへの電源/GND結合のバンプ電極
7、27、27a、33、33a・・・導電層(配線基板から第1の半導体チップへの電源/GND配線(貫通孔内))
8、28・・・バンプ電極(第1の半導体チップから第2の半導体チップへの信号配線)
9、29、29a、39、39a・・・ボンディングワイヤ(配線基板から第2の半導体チップ裏面への電源/GND配線
10、20、20a、30、30a・・・金属層(第2の半導体チップ裏面の電源/GND配線)
11、31・・・接着剤
12、32、38・・・接続電極(配線基板)
13・・・接続電極(第1の半導体チップ)
14、34、34a・・・貫通孔(第2の半導体チップ)
2、22、36・・・下部の第1の半導体チップ
3、23、37・・・パッケージ基板
4、24・・・外部接続端子(はんだボール)
5・・・信号用ボンディングワイヤ
6、26、26a・・・第1の半導体チップから第2の半導体チップへの電源/GND結合のバンプ電極
7、27、27a、33、33a・・・導電層(配線基板から第1の半導体チップへの電源/GND配線(貫通孔内))
8、28・・・バンプ電極(第1の半導体チップから第2の半導体チップへの信号配線)
9、29、29a、39、39a・・・ボンディングワイヤ(配線基板から第2の半導体チップ裏面への電源/GND配線
10、20、20a、30、30a・・・金属層(第2の半導体チップ裏面の電源/GND配線)
11、31・・・接着剤
12、32、38・・・接続電極(配線基板)
13・・・接続電極(第1の半導体チップ)
14、34、34a・・・貫通孔(第2の半導体チップ)
Claims (5)
- 配線基板と、
前記配線基板上に搭載され、主面に複数の接続端子が形成された第1の半導体チップと、
前記第1の半導体チップ上に積層され、主面に形成された少なくとも一部の接続端子が前記第1の半導体チップ主面の接続端子に接合された第2の半導体チップとを備え、
前記配線基板下部の前記第1の半導体チップの電源端子又はGND端子もしくは電源端子及びGND端子への電源/GND供給は、前記配線基板上部の前記第2の半導体チップ裏面に設けた配線パターン及びこの配線パターンに電気的に接続され、前記第2の半導体チップを貫通する導電層を介して行われることを特徴とする半導体装置。 - 前記配線パターンは、電源配線又はGND配線の少なくとも一方を有することを特徴とする請求項1に記載の半導体装置。
- 前記第2の半導体チップを貫通する導電層は、電源電圧もしくはGND電圧の電圧降下が他の部分より大きい位置に設けることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記導電層が設けられる位置は、前記第2の半導体チップの中央部分もしくは中央近傍であることを特徴とする請求項3に記載の半導体装置。
- 前記配線基板上に形成された接続電極と前記第2の半導体チップ裏面に設けられた前記配線パターンとはボンディングワイヤにより電気的に接続されていることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005239446A JP2007059430A (ja) | 2005-08-22 | 2005-08-22 | 半導体装置 |
Applications Claiming Priority (1)
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Family
ID=37922688
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009289858A (ja) * | 2008-05-28 | 2009-12-10 | Panasonic Corp | 半導体装置 |
JP2012230961A (ja) * | 2011-04-25 | 2012-11-22 | Elpida Memory Inc | 半導体装置 |
-
2005
- 2005-08-22 JP JP2005239446A patent/JP2007059430A/ja active Pending
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JP4580004B2 (ja) * | 2008-05-28 | 2010-11-10 | パナソニック株式会社 | 半導体装置 |
US20110298118A1 (en) * | 2008-05-28 | 2011-12-08 | Panasonic Corporation | Semiconductor device |
JP2012230961A (ja) * | 2011-04-25 | 2012-11-22 | Elpida Memory Inc | 半導体装置 |
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