JP2010206021A - 電子部品実装構造体、およびその製造方法 - Google Patents

Abstract

【課題】ＥＳＤ（静電放電）による半導体チップ上の回路の破壊を防ぎながら、回路形成領域の減少を抑制して３次元積層モジュールを形成できる電子部品実装構造体を提供する。
【解決手段】上面に配置された入力端子１６及び出力端子と、入力端子及び出力端子の間に電気的に接続された静電気放電保護回路２１とを有するインターポーザ２０上に、それぞれ下面に一部１６が露出している入力部１４及び出力部を持つアクティブ素子１１を少なくとも１組有する半導体チップ１０、１９を積層している。最上層以外の半導体チップは、その半導体チップの上面から入力部まで電気的に接続する第１の導電材料２８が形成されており、各半導体チップの入力部は、第１の導電材料によって互いに電気的に接続されるとともに入力端子に接続されている。各半導体チップの出力部も、同様に互いに電気的に接続されるとともに出力端子に接続されている。
【選択図】図３

Description

本発明は、半導体素子に代表される電子部品をインターポーザにフリップチップ実装した電子部品実装構造体およびその製造方法に関する。

近年、半導体素子の高密度化に伴って半導体素子の外部接続端子のピッチおよび面積が小さくなってきている。これに伴い、複数のチップを１つのパッケージに収めるマルチチップモジュール（ＭＣＭ）が登場した。また、ＭＣＭをさらに高密度化するために、半導体チップを貫通する貫通電極を設けて積層する３次元パッケージが現在開発されている。

ＭＣＭで半導体を搭載するインターポーザ基板としては、通常、スルーホールを持った有機基板が使用されている。

一方、実装信頼性を低下させる故障モードの１つに、ＥＳＤ（Electrostatic Discharge：静電気放電）破壊がある。ＥＳＤ破壊はチップに溜まった電荷がデバイス中の絶縁膜を通過し、絶縁膜に欠陥を形成して絶縁機能を破壊する現象である。このようなＥＳＤ破壊しやすいデバイスを含むＭＣＭにおいては、使用時だけではなく、主にＭＣＭの製造時や、マザー基板への実装時にもＥＳＤ破壊しないような構成でＭＣＭを組み立てることが必要である。そのため、通常それぞれの半導体チップ内にＥＳＤ保護回路が設けられている。

ＥＳＤ保護回路の実際の動作について図７を用いて説明する。

ＥＳＤ保護回路は、保護される回路の出力側や、保護される回路の入出力間に並列に設けられる場合もあるが、図７では、保護される回路１１０の入力側にＥＳＤ保護回路１１１を設けた構成を示している。

図７（ａ）は通常状態における動作信号の流れを示したものである。通常状態における電気信号においては、動作電流は保護抵抗１１２および保護される回路１１０を流れ、ＥＳＤ保護回路１１１は感知しない。端子から見た場合、余分な接合容量、抵抗などが挿入されていることになる。

これに対して、図７（ｂ）はＥＳＤサージ流入時の電気信号の流れを示したものである。ＥＳＤサージ流入時にＥＳＤ保護回路１１１が動作し、ＥＳＤサージ全てを通過させることで、保護される回路１１０への流入を防いでいる。

次に、従来の電子部品実装構造体の構成断面図を図８に示す。

図８（ａ）は、単体の半導体チップが実装された場合の電子部品実装構造体を示したものであり、この電子部品実装構造体は、半導体チップ１２１と、有機材料からなるインターポーザ基板１２２とを備えている。

半導体チップ１２１は、拡散層１２３と複数のアクティブ素子１２４と複数のＥＳＤ保護回路１２５と複数の電極端子１２６と複数の突起電極１２７とを備えている。インターポーザ基板１２２は複数の電極端子１２８と複数の突起電極１２９とを備えている。そして、半導体チップ１２１内のアクティブ素子１２４とＥＳＤ保護回路１２５は拡散層１２３の配線を通じて信号ラインを形成し、最終的には電極端子１２８と突起電極１２９を介してマザー基板へ接続される。図８（ａ）および図８（ｂ）では、電気的な信号ラインの接続状態を太線矢印で示している。

なお、アクティブ素子１２４およびＥＳＤ保護回路１２５は、半導体チップ１２１内に複数設けられているが、ここでは説明をわかり易くするために、１組のアクティブ素子１２４およびＥＳＤ保護回路１２５だけを記載している。

さらに、図８（ｂ）は貫通電極を介して複数の半導体チップが積層されたものが実装された構成の電子部品実装構造体を示したものである。図８（ａ）と同じ構成部分には、同じ符号を用いている。

図８（ｂ）に示す電子部品実装構造体では、図８（ａ）に示した半導体チップ１２１内の、アクティブ素子１２４もしくはＥＳＤ保護回路１２５を含めた全ての回路領域以外の位置に、導電材料が充填された貫通電極１３０を形成している。

そして、この半導体チップ１２１の上に、拡散層１３１と複数のアクティブ素子１３２と複数のＥＳＤ保護回路１３３と複数の電極端子１３４と複数の突起電極１３５とを備えた半導体チップ１３６を積層したものが、有機材料からなるインターポーザ基板１２２に実装されている。

上層に配置された半導体チップ１３６内のアクティブ素子１３２とＥＳＤ保護回路１３３は拡散層１３１の配線を通じて信号ラインを形成し、下層に配置された半導体チップ１２１内に形成された貫通電極１３０を介してインターポーザ基板１２２に接続され、最終的には電極端子１２８と突起電極１２９を介してマザー基板へ接続される。

このように、インターポーザ基板が有機材料である場合、半導体チップ内へのＥＳＤ保護回路の形成によって、アクティブ素子からなる回路形成領域が減少し、さらに、複数の半導体チップを積層した場合には、半導体チップ同士を接続するための貫通電極を形成することによって、ますますアクティブ素子による回路形成領域が減少し、半導体チップの性能が抑制されてしまう。

基本的にＥＳＤ保護回路は、製品の機能とは直接関わることはなく、組み立てが終わった段階では不要になるので、このＥＳＤ保護回路の領域を如何に小さくして、効率的に動作する回路領域を確保するかが課題となっている。通常、１つの半導体チップにつき１つ以上のＥＳＤ保護回路が設けられている。

この課題を解消するために、ＥＳＤ保護回路を、半導体チップ内ではなく、インターポーザ基板側に設ける構成とした半導体装置が提案されている（例えば、特許文献１参照）。

図９に、特許文献１に記載されている半導体装置の断面構造図を示す。

半導体配線基板１０１が、チップ搭載基板１００上にフェイスアップで平置きされた複数のチップ１０２を上から覆うように搭載されている。半導体配線基板１０１の下面表面に形成されたチップ間配線層１０４が、ハンダバンプからなる配線接続部１０７によって各チップ１０２に電気的に接続される。

半導体配線基板１０１は、このようにチップ１０２同士を結線するとともに、半導体配線基板１０１の上面表面に外部接続のためのボンディングパッド１０５を有する構成となっている。下面に形成されているチップ間配線層１０４は、半導体配線基板１０１を貫通して形成された貫通電極１０３を介して上面に形成されたボンディングパッド１０５に接続される。

そして、従来チップ内部に形成されていたＥＳＤ保護回路１０６が、半導体配線基板１０１上のボンディングパッド１０５とチップ１０２への接続端子の間に形成されている。この構成の場合、ＥＳＤ保護回路１０６用の保護素子としては、デバイスと同様、ＰＮ接合を利用した保護回路を設けることになる。

また、シリコン基板をインターポーザ基板として用いる際に、製造難易性、コスト上昇を抑えるために、ダイオードやトランジスタを用いたＰＮ接合の形成は行わない構造でのＥＳＤ対策も行われている（例えば、特許文献２参照）。
特開平６−２９４５６号公報 特開２００８−２０５１４５号公報

しかしながら、特許文献１や特許文献２のようなインターポーザ側にＥＳＤ保護回路を設けた構成においても、半導体パッケージの組立時にＥＳＤ破壊が起こらないようにするためには、半導体チップにＥＳＤ保護回路を搭載する必要がある。

すなわち、特許文献１や特許文献２に記載の半導体装置の構造の場合、ＥＳＤ保護回路が形成されているシリコン基板のインターポーザに半導体チップが接続された後は、半導体チップのＥＳＤ破壊を防止できるが、インターポーザに接続される前の工程で生じる半導体チップのＥＳＤ破壊を防止することができない。

したがって、特許文献１や特許文献２に記載の半導体装置のようなシリコン基板のインターポーザを用いる構成においても、有機材料によるインターポーザ基板の場合と同様、シリコン基板のインターポーザのみならず、半導体チップにもＥＳＤ保護回路が搭載されていることが望ましい。

半導体チップ内にＥＳＤ保護回路を搭載した場合、このＥＳＤ保護回路によって半導体チップ上の回路形成領域は減少し、特に複数の半導体チップを積層した場合、それぞれの半導体チップにはＥＳＤ保護回路と、更には半導体チップ同士を接合するための貫通電極の領域も必要となり、回路形成領域がますます減少してしまう。

本発明は、上記従来の課題を考慮して、ＥＳＤによる半導体チップ上の回路の破壊を防ぎながら、回路形成領域の減少を抑制して３次元積層モジュールを形成することが可能な電子部品実装構造体およびその製造方法を提供することを目的とする。

上述した課題を解決するために、第１の本発明は、
それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子と、前記入力部および前記出力部の間に電気的に接続されている第１の静電気放電保護回路とを少なくとも１組有する半導体チップを、上面に配置された入力端子および出力端子と、前記入力端子および前記出力端子の間に電気的に接続される第２の静電気放電保護回路とを有するインターポーザ上に、積層していく電子部品実装構造体の製造方法であって、
前記露出している入力部が前記入力端子に接続され、前記露出している出力部が前記出力端子に接続されるように、前記インターポーザの面上に最下層の前記半導体チップを載せて接合する第１の接合ステップと、
前記最下層の半導体チップの上面から、前記入力部に達する穴および前記出力部に達する穴を開けることにより、前記第１の静電気放電保護回路の少なくとも一部を削除する、穴開けステップと、
前記最下層の半導体チップの前記上面から前記入力部まで電気的に接続されるように、前記入力部に達する穴に導電材料を形成し、前記上面から前記出力部まで電気的に接続されるように、前記出力部に達する穴に導電材料を形成する貫通電極形成ステップと、
前記インターポーザの面上に接合した前記最下層の半導体チップの上に別の前記半導体チップを載せて、それぞれの前記入力部同士および前記出力部同士が電気的に接続されるように接合する第２の接合ステップと、を少なくとも備えた電子部品実装構造体の製造方法である。

また、第２の本発明は、
それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子と、前記入力部または前記出力部または双方に電気的に接続されている第１の静電気放電保護回路とを少なくとも１組有する半導体チップを、上面に配置された入力端子および出力端子と、前記入力端子または前記出力端子または双方に電気的に接続される第２の静電気放電保護回路とを有するインターポーザ上に、積層していく電子部品実装構造体の製造方法であって、
前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記露出している入力部が前記入力端子に接続され、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記露出している出力部が前記出力端子に接続されるように、前記インターポーザの面上に最下層の前記半導体チップを載せて接合する第１の接合ステップと、
前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記最下層の半導体チップの上面から前記入力部に達する穴を開けることにより、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記最下層の半導体チップの上面から前記出力部に達する穴を開けることにより、前記第１の静電気放電保護回路の少なくとも一部を削除する、穴開けステップと、
前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記最下層の半導体チップの前記上面から前記入力部まで電気的に接続されるように、前記入力部に達する穴に導電材料を形成し、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記上面から前記出力部まで電気的に接続されるように、前記出力部に達する穴に導電材料を形成する貫通電極形成ステップと、
前記インターポーザの面上に接合した前記最下層の半導体チップの上に別の前記半導体チップを載せて、前記第１の静電気放電保護回路が前記入力部に接続している場合には、それぞれの前記入力部同士が電気的に接続されるように接合し、前記第１の静電気放電保護回路が前記出力部に接続している場合には、それぞれの前記出力部同士が電気的に接続されるように接合する第２の接合ステップと、を少なくとも備えた電子部品実装構造体の製造方法である。

また、第３の本発明は、
前記アクティブ素子は、メモリ回路であり、
前記入力部に前記第１の静電気放電保護回路が接続されている、第２の本発明の電子部品実装構造体の製造方法である。

また、第４の本発明は、
前記入力部は、前記アクティブ素子に接続される入力配線と、前記入力配線に接続され、前記半導体チップの下面に露出している入力電極とを有し、
前記出力部は、前記アクティブ素子に接続される出力配線と、前記出力配線に接続され、前記半導体チップの下面に露出している出力電極とを有している、第１〜第３のいずれかの本発明の電子部品実装構造体の製造方法である。

また、第５の本発明は、
前記穴開けステップ、前記貫通電極形成ステップおよび前記第２の接合ステップを繰り返すことにより、１つ以上の前記半導体チップをさらに積層し、
最上層に接合した前記半導体チップについては、前記穴開けステップおよび前記貫通電極形成ステップを行わない、第１〜第４のいずれかの本発明の電子部品実装構造体の製造方法である。

また、第６の本発明は、
前記入力部または前記出力部に達する穴に導電材料を形成するとは、前記穴に導電材料を充填すること、または前記穴の側面を金属材料でメッキすることである、第１〜第５のいずれかの本発明の電子部品実装構造体の製造方法である。

また、第７の本発明は、
それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子を少なくとも１組有する、複数の半導体チップと、
上面に配置された入力端子および出力端子と、前記入力端子および前記出力端子の間に電気的に接続された静電気放電保護回路とを有し、前記上面に前記半導体チップが積層されたインターポーザとを備えた電子部品実装構造体であって、
少なくとも最上層以外の前記半導体チップは、その半導体チップの上面から前記入力部まで電気的に接続する第１の導電材料が形成されるとともに、前記上面から前記出力部まで電気的に接続する第２の導電材料が形成され、
前記各半導体チップの前記入力部は、前記各半導体チップに形成された前記第１の導電材料によって互いに電気的に接続されるとともに、前記入力端子に接続され、
前記各半導体チップの前記出力部は、前記各半導体チップに形成された前記第２の導電材料によって互いに電気的に接続されるとともに、前記出力端子に接続されている、電子部品実装構造体である。

また、第８の本発明は、
それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子を少なくとも１組有する、複数の半導体チップと、
上面に配置された入力端子および出力端子と、前記入力端子または前記出力端子または双方に電気的に接続された静電気放電保護回路とを有し、前記上面に前記半導体チップが積層されたインターポーザとを備えた電子部品実装構造体であって、
少なくとも最上層以外の前記半導体チップは、前記静電気放電保護回路が前記入力端子に接続されている場合には、その半導体チップの上面から前記入力部まで電気的に接続する第１の導電材料が形成されており、前記静電気放電保護回路が前記出力端子に接続されている場合には、その半導体チップの上面から前記出力部まで電気的に接続する第２の導電材料が形成されており、
前記静電気放電保護回路が前記入力端子に接続されている場合には、前記各半導体チップの前記入力部は、前記各半導体チップに形成された前記第１の導電材料によって互いに電気的に接続されるとともに、前記入力端子に接続されており、
前記静電気放電保護回路が前記出力端子に接続されている場合には、前記各半導体チップの前記出力部は、前記各半導体チップに形成された前記第２の導電材料によって互いに電気的に接続されるとともに、前記出力端子に接続されている、電子部品実装構造体である。

本発明により、ＥＳＤによる半導体チップ上の回路の破壊を防ぎながら、回路形成領域の減少を抑制して３次元積層モジュールを形成することが可能な電子部品実装構造体およびその製造方法を提供できる。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については、同じ符号を付しており説明を省略する場合がある。

（実施の形態１）
図１（ａ）〜（ｅ）に、本発明の実施の形態１の電子部品実装構造体の製造工程を説明するための構成模式図を示し、図１（ａ）〜（ｅ）の各工程に対応した半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を図２（ａ）〜（ｅ）に示す。また、本実施の形態１の製造方法を用いて作製した電子部品実装構造体の構成断面図を図３に示す。

まず、図１および図２を用いて、本実施の形態１の電子部品実装構造体の各部の構成を説明しながら、その製造方法について説明する。

図１（ａ）は、最下層に接合する半導体チップ１０をインターポーザ２０に接合する前の、半導体チップ１０およびインターポーザ２０を示している。

接合前の半導体チップ１０は、インターポーザ２０に接合される下面側に拡散層１３を有し、下面表面に、複数の入力電極端子１６、複数の出力電極端子１７およびこれらに付設された複数の突起電極１８を備えている。

また、半導体チップ１０の内部に、複数のアクティブ素子１１および複数のＥＳＤ保護回路１２を備えており、アクティブ素子１１は、拡散層１３内の入力配線１４および出力配線１５を介して入力電極端子１６および出力電極端子１７に接続されている。ＥＳＤ保護回路１２は、入力電極端子１６および出力電極端子１７の上方の領域に形成されており、拡散層１３内の配線により入力電極端子１６と出力電極端子１７の間に接続されている。

なお、半導体チップ１０は、複数のアクティブ素子１１および複数のＥＳＤ保護回路１２を備えるが、ここでは説明をわかり易くするために、一組のアクティブ素子１１とＥＳＤ保護回路１２のみ、およびこれらに関連する部分のみを記載している。

なお、ＥＳＤ保護回路１２が、本発明の第１の静電気放電保護回路の一例にあたる。また、入力配線１４、入力電極端子１６および入力電極端子１６に付設された突起電極１８を合わせた構成が、本発明の入力部の一例にあたり、入力電極端子１６および入力電極端子１６に付設された突起電極１８の部分が、本発明の、入力部の露出している入力電極の一例にあたる。また、出力配線１５、出力電極端子１７および出力電極端子１７に付設された突起電極１８を合わせた構成が、本発明の出力部の一例にあたり、出力電極端子１７および出力電極端子１７に付設された突起電極１８の部分が、本発明の、出力部の露出している出力電極の一例にあたる。

接合前のインターポーザ２０は、半導体材料からなり、半導体チップ１０に接合される上面側に拡散層２２を有し、上面表面に複数の入力用端子２５および複数の出力用端子２６を備えている。また、上面表面には、接合された半導体チップ内のアクティブ素子１１への入力信号を入力するための入力用配線２３、およびアクティブ素子１１からの出力信号を出力するための出力用配線２４が設けられており、入力用配線２３は入力用端子２５に、出力用配線２４は出力用端子２６に、それぞれ接続されている。

また、インターポーザ２０の内部に、複数のＥＳＤ保護回路２１を備えており、拡散層２２内の配線により入力用端子２５と出力用端子２６の間に接続されている。

なお、インターポーザ２０は、複数のＥＳＤ保護回路２１を備えるが、ここでは説明をわかり易くするために、半導体チップ１０内に記載した一組のアクティブ素子１１およびＥＳＤ保護回路１２に対応するＥＳＤ保護回路２１のみ、およびこれらに関連する部分のみを記載している。

なお、ＥＳＤ保護回路２１が、本発明の第２の静電気放電保護回路の一例にあたる。また、入力用端子２５が、本発明の入力端子の一例にあたり、出力用端子２６が、本発明の出力端子の一例にあたる。

図１（ａ）に示した、最下層の半導体チップ１０をインターポーザ２０に接合する前の状態では、図２（ａ）に示すように、半導体チップ１０において、ＥＳＤ保護回路１２はアクティブ素子１１の入力と出力間に接続され、アクティブ素子１１と並列に接続されている。そして、インターポーザ２０において、ＥＳＤ保護回路２１は、接合後に半導体チップ１０内のアクティブ素子１１への入力信号および出力信号となる各経路の間に接続されている。

そして、まず、図１（ｂ）に示すように、半導体チップ１０の入力電極端子１６および出力電極端子１７に付設された突起電極１８を、それぞれ対応するインターポーザ２０の入力用端子２５および出力用端子２６の位置に合わせて、最下層となる半導体チップ１０をインターポーザ２０の上に載せ、接合する。

なお、図１（ｂ）に記載の工程が、本発明の第１の接合ステップの一例にあたる。

各突起電極１８が、入力用端子２５および出力用端子２６と接続されることにより、半導体チップ１０内のアクティブ素子１１とＥＳＤ保護回路１２は、インターポーザ２０内のＥＳＤ保護回路２１と接続されて信号ラインが形成される。

この時、拡散層２２はインターポーザ２０の上面に配置されており、半導体チップ１０の拡散層１３とインターポーザ２０の拡散層２２とは、対向した配置になっている。

したがって、図１（ｂ）のように最下層の半導体チップ１０をインターポーザ２０に接合したときには、図２（ｂ）に示すように、インターポーザ２０内のＥＳＤ保護回路２１は、半導体チップ１０内のアクティブ素子１１の入力と出力間に接続され、ＥＳＤ保護回路１２とともにアクティブ素子１１と並列に接続される。

つぎに、図１（ｃ）に示すように、半導体チップ１０の上面から、半導体材料部分を貫通して、下面に形成されている入力電極端子１６および出力電極端子１７まで達する貫通孔２７をそれぞれ形成する。貫通孔２７は、例えば、半導体チップ１０の上面をマスクしてエッチングすることにより形成させる。

なお、図１（ｃ）に記載の工程が、本発明の穴開けステップの一例にあたる。また、図１（ｃ）に示す２つの貫通孔２７が、それぞれ、本発明の入力部に達する穴および出力部に達する穴の一例にあたる。

半導体チップ１０のＥＳＤ保護回路１２は、入力電極端子１６および出力電極端子１７の上方の領域に形成されているので、貫通孔２７を形成することによって、ＥＳＤ保護回路１２の全部または一部が除去される。

一方、貫通孔２７を形成するときでも、半導体チップ１０内のアクティブ素子１１とインターポーザ２０内のＥＳＤ保護回路２１とは常に接続された状態である。貫通孔２７の形成に伴ってＥＳＤ保護回路１２が無くなっても、アクティブ素子１１とＥＳＤ保護回路２１は常に接続された状態なので、アクティブ素子１１がＥＳＤによって破壊されることを防止できる。

したがって、図１（ｃ）のように貫通孔２７を形成したときには、図２（ｃ）に示すように、半導体チップ１０内のＥＳＤ保護回路１２は除去されるが、インターポーザ２０内のＥＳＤ保護回路２１は、アクティブ素子１１と並列に接続された状態のままである。

つぎに、図１（ｄ）に示すように、それぞれの貫通孔２７に導電材料を充填して貫通電極２８を形成する。

なお、図１（ｄ）に記載の工程が、本発明の貫通電極形成ステップの一例にあたる。また、貫通電極２８が、本発明の、上面から入力部に達する導電材料、および、上面から出力部に達する導電材料の一例にあたる。また、入力電極端子１６に接続される貫通電極２８が、本発明の第１の導電材料の一例にあたり、出力電極端子１７に接続される貫通電極２８が、本発明の第２の導電材料の一例にあたる。

貫通電極２８を形成したことにより、入力電極端子１６および出力電極端子１７は、半導体チップ１０の上面のそれぞれの直上部分と導通する構成となる。

図１（ｄ）のように貫通孔２７に導電材料を充填する際には、半導体チップ１０とインターポーザ２０内の各回路の接続関係（図２（ｄ））に変化はなく、図２（ｃ）に示した接続関係のままである。

つぎに、図１（ｅ）に示すように、突起電極２９の位置が半導体チップ１０の突起電極１８と同じ構成の半導体チップ１９を、半導体チップ１０の上に載せ、接合する。

図１（ｅ）に示す部分において、半導体チップ１９は半導体チップ１０と同様の構成を有しており、同様の構成部分が上下に配置されるように積層される。

なお、図１（ｅ）に記載の工程が、本発明の第２の接合ステップの一例にあたる。

半導体チップ１０および半導体チップ１９が備えているアクティブ素子１１は、入力信号と出力信号をともに共通にできる回路であり、複数、並列に接続できる回路である。

図１（ｅ）に示すように、半導体チップ１９の入力配線１４および出力配線１５に接続される突起電極２９を、それぞれ、半導体チップ１０のアクティブ素子１１の入力および出力に対応する貫通電極２８の上端面に接続することにより、半導体チップ１０および半導体チップ１９の各アクティブ素子１１の入力同士、出力同士が接続される。

すなわち、図１（ｅ）のように半導体チップ１９を半導体チップ１０の上に接合したときには、半導体チップ１０、半導体チップ１９およびインターポーザ２０内の各回路は、図２（ｅ）に示すように接続される。

図１（ａ）〜（ｅ）の工程により、半導体チップが２層構造の構造体を得ることができ、この後、さらに図１（ｃ）〜（ｅ）の工程を１回以上繰り返すことによって、３層以上の半導体チップが積層された構成の構造体を得ることができる。

以上に説明したように、半導体チップ１０、１９のアクティブ素子１１は、それぞれの半導体チップ１０、１９が接合されるまでは半導体チップ１０、１９内のＥＳＤ保護回路１２に接続されており、接合時にインターポーザ２０内のＥＳＤ保護回路２１に接続され、その後にＥＳＤ保護回路２１に接続された状態のままＥＳＤ保護回路１２が除去されるため、製造工程において常にいずれかのＥＳＤ保護回路に接続されていることになる。その結果、製造工程においてアクティブ素子１１がＥＳＤによって破壊されることを確実に防止できる。

図１（ａ）〜（ｅ）の工程を用いて作製した本実施の形態１にかかる電子部品実装構造体の断面を示した図３では、アクティブ素子１１の入力信号ラインに関する接続構成のみを示している。図中の矢印は電気的な接続構成を示しており、積層されている各半導体チップ１０、１９のアクティブ素子１１の入力信号ラインは、いずれも、各半導体チップ１０、１９内に形成した同じ貫通電極２８を介してインターポーザ２０内のＥＳＤ保護回路２１に接続される。図３では記載を省略しているが、各アクティブ素子１１の出力信号ラインについても同様であり、各半導体チップ１０、１９内の別の位置に形成した貫通電極（図示せず）を介してインターポーザ２０内のＥＳＤ保護回路２１に接続される。

図３に示した電子部品実装構造体は、図１（ａ）〜（ｅ）の工程の後に、さらに図１（ｃ）〜（ｅ）の工程を２回繰り返し実施し、半導体チップを４層積層したものである。

図１（ａ）〜（ｅ）の工程により半導体チップの積層工程が終わった後、最後に、インターポーザ２０の下面に複数の電極端子６０および突起電極６１を形成することによって、図３に示すような電子部品実装構造体を作製することができる。

各半導体チップ１０、１９は、複数のアクティブ素子１１を有しており、それらのアクティブ素子１１のそれぞれに対応して複数のＥＳＤ保護回路が設けられているが、最上層以外に積層される半導体チップ１０、１９が有する複数のＥＳＤ保護回路のうち、一部のＥＳＤ保護回路を図３に示すような貫通孔２７によって除去してインターポーザ２０内のＥＳＤ保護回路２１に接続されるような構成とすることにより、半導体チップ１０、１９内に形成するＥＳＤ保護回路のための領域を最小限にできる。その結果、電子部品実装構造体を小さくすることができる。

ここで、本実施の形態１の構成の電子部品実装構造体とすることにより、半導体チップのチップサイズを小型化できる効果について、具体例を用いて説明する。

図４を用いて、１０ｍｍ□の半導体チップを使った場合のチップサイズの小型化について説明する。

図４（ａ）は、従来の貫通電極の配置を示した半導体チップの一部上面図である。

この半導体チップは、１００μｍΦの貫通電極５１の上に電極端子５２が形成され、ＥＳＤ保護回路が形成されているＥＳＤ保護回路領域５３の周辺に、電極端子５２が４００μｍピッチでインラインに配置されている。

これに対して、図４（ｂ）は、ＥＳＤ保護回路領域に貫通電極を配置した、本実施の形態１の半導体チップ１０の一部上面図を示している。

本実施の形態１の半導体チップ１０も、図４（ａ）に示した従来の半導体チップと同様に、１００μｍΦの貫通電極５４の上に電極端子５５が形成され、ＥＳＤ保護回路が形成されているＥＳＤ保護回路領域５６の周辺に、電極端子５５が４００μｍピッチでインラインに配置されている。

しかし、半導体チップ１０を接合する前には、貫通電極５４は形成されておらず、電極端子５５の上部にはＥＳＤ保護回路が形成されていた。そして、貫通電極５４は、半導体チップ１０を接合した後に、電極端子５５の上部に形成されていたＥＳＤ保護回路が除去されるとともに、電極端子５５上に形成されたものである。

図４（ｂ）の一点鎖線で囲んだ貫通電極５４および電極端子５５が配置されている領域が、図４（ａ）の従来の半導体チップのＥＳＤ保護回路領域５３のうち最外周側に配置されている一点鎖線で囲んだ領域に相当する位置と言える。図４（ｂ）に示す本実施の形態１の半導体チップ１０の場合、接合前に最外周側に配置されていたＥＳＤ保護回路領域を、接合後に貫通電極５４を形成する領域として利用した分、従来よりも半導体チップの外形を小さくできる。

このような配置により、本実施の形態１の半導体チップでは、半導体チップのサイズを９ｍｍ□にすることが可能となり、約２０％のチップサイズの小型化が可能となる。さらに、半導体チップ上の拡散層とインターポーザ上の拡散層とを対向させることによって、半導体チップとインターポーザ基板との間の配線引き回しの自由度を向上させることが可能となる。

さらに、最上層以外に積層される半導体チップにおいて必要とされるＥＳＤ保護回路のすべてを、ＥＳＤ保護回路を除去して形成した貫通電極２８によってインターポーザ２０内のＥＳＤ保護回路２１に接続される構成とすることにより、半導体チップおよび電子部品実装構造体を、さらに小さくすることができる。

図３に示した電子部品実装構造体では、その最上層の半導体チップ１９内のＥＳＤ保護回路１２を、その下に積層される半導体チップ１０、１９の貫通孔２７の位置の上方に相当する位置に配置している。これは、最上層の半導体チップ１９も、下部の半導体チップ１０、１９も同一の半導体チップを使用するためである。区別して用いる必要なく、有利である。

図３に示すように、最上層の半導体チップ１９には、ＥＳＤ保護回路１２を除去せずに残したままとしているが、その理由は、さらにその上に別の半導体チップを積層する必要がないために貫通電極２８を設ける必要がないので、最上層の半導体チップ１９については図１（ｃ）〜（ｅ）の工程を実施せず、製造プロセスの効率化を図ったものである。また、最上層の半導体チップ１９に貫通電極２８を設けないことにより、導通部分が上部に露出しないので、他の部位との短絡を防止できる。

図３に示すように、積層される全ての半導体チップ内に入力信号と出力信号をともに共通にできるアクティブ素子１１がある場合、半導体チップ内の回路形成領域を大きくできる効果は大きいが、積層される半導体チップが２層以上の構成であり、積層される異なる半導体チップ内に入力信号と出力信号をともに共通にできるアクティブ素子１１が一組以上あれば、その効果は得られる。

なお、入力電極端子１６、出力電極端子１７、入力用端子２５および出力用端子２６は、例えばアルミニウムなどによって形成されているが、銅のようにアルミニウムよりも導電率が高くて酸化しにくい金属を用いても良い。また、突起電極１８、２９は、例えばはんだなどによって形成されているが、金などによるスタッドバンプを形成しても良い。また、図１（ｄ）では、貫通電極２８は、例えば銅などの金属が貫通孔２７に充填されているが、必ずしも充填されている必要は無く、例えば金めっきなどによって貫通孔２７の壁面に導電膜が形成されていても良い。

（実施の形態２）
図５（ａ）〜（ｅ）に、本発明の実施の形態２の電子部品実装構造体の製造工程を説明するための構成模式図を示し、図５（ａ）〜（ｅ）の各工程に対応した半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を図６（ａ）〜（ｅ）に示す。

実施の形態１は、積層される異なる半導体チップ内に、入力信号と出力信号をともに共通にできるアクティブ素子１１を有している場合に適用できる電子部品実装構造体およびその製造方法であるのに対し、本実施の形態２の電子部品実装構造体およびその製造方法は、積層される異なる半導体チップ内に、入力信号または出力信号の少なくとも一方を共通にできるアクティブ素子１１を有している場合に適用できるものである。図５および図６では、その一例として、異なる半導体チップ内に、入力信号を共通にできるアクティブ素子１１を有している場合を示している。

まず、図５および図６を用いて、本実施の形態２の電子部品実装構造体の各部の構成を説明しながら、その製造方法について説明する。

図５（ａ）は、最下層に接合する半導体チップ３０をインターポーザ４０に接合する前の、半導体チップ３０およびインターポーザ４０を示している。

接合前の半導体チップ３０は、インターポーザ４０に接合される下面側に拡散層３３を有し、下面表面に、複数の入力電極端子３６、複数の出力電極端子３７およびこれらに付設された複数の突起電極３８を備えている。

また、半導体チップ３０の内部に、複数のアクティブ素子３１および複数のＥＳＤ保護回路３２を備えており、アクティブ素子３１は、拡散層３３内の入力配線３４および出力配線３５を介して入力電極端子３６および出力電極端子３７に接続されている。ＥＳＤ保護回路３２は、入力電極端子３６の上方の領域に形成されており、拡散層３３内の配線により入力電極端子３６に接続されている。

なお、半導体チップ３０は、複数のアクティブ素子３１および複数のＥＳＤ保護回路３２を備えるが、ここでは説明をわかり易くするために、一組のアクティブ素子３１とＥＳＤ保護回路３２のみ、およびこれらに関連する部分のみを記載している。

なお、ＥＳＤ保護回路３２が、本発明の第１の静電気放電保護回路の一例にあたる。また、入力配線３４、入力電極端子３６および入力電極端子３６に付設された突起電極３８を合わせた構成が、本発明の入力部の一例にあたり、入力電極端子３６および入力電極端子３６に付設された突起電極３８の部分が、本発明の、入力部の露出している入力電極の一例にあたる。

接合前のインターポーザ４０は、半導体材料からなり、半導体チップ３０に接合される上面側に拡散層４２を有し、上面表面に複数の入力用端子４５および複数の出力用端子４６を備えている。また、上面表面には、接合された半導体チップ内のアクティブ素子３１への入力信号を入力するための入力用配線４３、およびアクティブ素子３１からの出力信号を出力するための出力用配線４４が設けられており、入力用配線４３は入力用端子４５に、出力用配線４４は出力用端子４６に、それぞれ接続されている。

また、インターポーザ４０の内部に、複数のＥＳＤ保護回路４１を備えており、拡散層４２内の配線により入力用端子４５に接続されている。

なお、インターポーザ４０は、複数のＥＳＤ保護回路４１を備えるが、ここでは説明をわかり易くするために、半導体チップ３０内に記載した一組のアクティブ素子３１およびＥＳＤ保護回路３２に対応するＥＳＤ保護回路４１のみ、およびこれらに関連する部分のみを記載している。

なお、ＥＳＤ保護回路４１が、本発明の第２の静電気放電保護回路の一例にあたる。また、入力用端子４５が、本発明の入力端子の一例にあたる。

図５（ａ）に示した、最下層の半導体チップ３０をインターポーザ４０に接合する前の状態では、図６（ａ）に示すように、半導体チップ３０において、ＥＳＤ保護回路３２はアクティブ素子３１の入力ラインに接続されている。そして、インターポーザ４０において、ＥＳＤ保護回路４１は、接合後に半導体チップ３０内のアクティブ素子３１への入力信号となる経路に接続されている。

なお、図６（ａ）では図示していないが、ＥＳＤ保護回路３２はＧＮＤラインなどに接続されており、アクティブ素子３１の入力ラインにＥＳＤサージが流入した場合、ＥＳＤサージ全てをＥＳＤ保護回路３２を介してＧＮＤラインへ流入させ、アクティブ素子３１への流入を防ぐ。

そして、まず、図５（ｂ）に示すように、半導体チップ３０の入力電極端子３６および出力電極端子３７に付設された突起電極３８を、それぞれ対応するインターポーザ４０の入力用端子４５および出力用端子４６の位置に合わせて、最下層となる半導体チップ３０をインターポーザ４０の上に載せ、接合する。

なお、図５（ｂ）に記載の工程が、本発明の第１の接合ステップの一例にあたる。

各突起電極３８が、入力用端子４５および出力用端子４６と接続されることにより、半導体チップ３０内のアクティブ素子３１とＥＳＤ保護回路３２は、インターポーザ４０内のＥＳＤ保護回路４１と接続されて信号ラインが形成される。

この時、拡散層４２はインターポーザ４０の上面に配置されており、半導体チップ３０の拡散層３３とインターポーザ４０の拡散層４２とは、対向した配置になっている。

したがって、図５（ｂ）のように最下層の半導体チップ３０をインターポーザ４０に接合したときには、図６（ｂ）に示すように、インターポーザ４０内のＥＳＤ保護回路４１は、ＥＳＤ保護回路３２とともに半導体チップ３０内のアクティブ素子３１の入力ラインに接続される。

つぎに、図５（ｃ）に示すように、半導体チップ３０の上面から、半導体材料部分を貫通して、下面に形成されている入力電極端子３６まで達する貫通孔４７を形成する。貫通孔４７は、例えば、半導体チップ３０の上面をマスクしてエッチングすることにより形成させる。

なお、図５（ｃ）に記載の工程が、本発明の穴開けステップの一例にあたる。また、貫通孔４７が、本発明の入力部に達する穴の一例にあたる。

半導体チップ３０のＥＳＤ保護回路３２は、入力電極端子３６の上方の領域に形成されているので、貫通孔４７を形成することによって、ＥＳＤ保護回路３２の全部または一部が除去される。

一方、貫通孔４７を形成するときでも、インターポーザ４０内のＥＳＤ保護回路４１は、アクティブ素子３１の入力ラインに常に接続された状態である。貫通孔４７の形成に伴ってＥＳＤ保護回路３２が無くなっても、ＥＳＤ保護回路４１はアクティブ素子３１の入力ラインに常に接続された状態なので、アクティブ素子３１がＥＳＤによって破壊されることを防止できる。

したがって、図５（ｃ）のように貫通孔４７を形成したときには、図６（ｃ）に示すように、半導体チップ３０内のＥＳＤ保護回路３２は除去されるが、インターポーザ４０内のＥＳＤ保護回路４１は、アクティブ素子３１の入力ラインに接続された状態のままである。

つぎに、図５（ｄ）に示すように、貫通孔４７に導電材料を充填して貫通電極４８を形成する。

なお、図５（ｄ）に記載の工程が、本発明の貫通電極形成ステップの一例にあたる。また、貫通電極４８が、本発明の、上面から入力部に達する導電材料の一例にあたり、本発明の第１の導電材料の一例にもあたる。

貫通電極４８を形成したことにより、入力電極端子３６は、半導体チップ３０の上面の直上部分と導通する構成となる。

図５（ｄ）のように貫通孔４７に導電材料を充填する際には、半導体チップ３０とインターポーザ４０内の各回路の接続関係（図６（ｄ））に変化はなく、図６（ｃ）に示した接続関係のままである。

つぎに、図５（ｅ）に示すように、突起電極４９の位置が半導体チップ３０の突起電極３８と同じ構成の半導体チップ５０を、半導体チップ３０の上に載せ、接合する。

図５（ｅ）に示す部分において、半導体チップ５０は半導体チップ３０と同様の構成を有しており、同様の構成部分が上下に配置されるように積層される。

なお、図５（ｅ）に記載の工程が、本発明の第２の接合ステップの一例にあたる。

半導体チップ３０および半導体チップ５０が備えているアクティブ素子３１は、入力信号を共通にできる回路であり、入力ラインを共通に複数接続できる回路である。

入力信号を共通にできるアクティブ素子３１の回路として、例えばメモリ素子などがある。

図５（ｅ）に示すように、半導体チップ５０の入力配線３４に接続される突起電極４９を、半導体チップ３０のアクティブ素子３１の入力に対応する貫通電極４８の上端面に接続することにより、半導体チップ３０および半導体チップ５０の各アクティブ素子３１の入力同士が接続される。

すなわち、図５（ｅ）のように半導体チップ５０を半導体チップ３０の上に接合したときには、半導体チップ３０、半導体チップ５０およびインターポーザ４０内の各回路は、図６（ｅ）に示すように接続される。

なお、図６（ｅ）に示すように、半導体チップ５０内のアクティブ素子３１の出力は、半導体チップ３０内のアクティブ素子３１の出力とは別にインターポーザ４０に接続されて出力される。図５（ｅ）には記載していないが、半導体チップ５０の出力配線３５に接続される突起電極４９が、例えば、半導体チップ３０の貫通電極４８および出力電極端子３７とは別に半導体チップ３０に形成された貫通電極および出力電極端子を介して、出力用端子４６とは別にインターポーザ４０に形成された出力用端子に接続される。

図５（ａ）〜（ｅ）の工程により、半導体チップが２層構造の構造体を得ることができ、この後、さらに図５（ｃ）〜（ｅ）の工程を１回以上繰り返すことによって、３層以上の半導体チップが積層された構成の構造体を得ることができる。

図５（ａ）〜（ｅ）の工程により半導体チップの積層工程が終わった後、最後に、インターポーザ４０の下面に複数の電極端子および突起電極を形成することによって、図３に示すような電子部品実装構造体を作製することができる。

以上に説明したように、半導体チップ３０、５０のアクティブ素子３１は、それぞれの半導体チップ３０、５０が接合されるまでは半導体チップ３０、５０内のＥＳＤ保護回路３２に接続されており、接合時にインターポーザ４０内のＥＳＤ保護回路４１に接続され、その後にＥＳＤ保護回路４１に接続された状態のままＥＳＤ保護回路３２が除去されるため、製造工程において常にいずれかのＥＳＤ保護回路に接続されていることになる。その結果、製造工程においてアクティブ素子３１がＥＳＤによって破壊されることを確実に防止できる。

そして、半導体チップ３０、５０に形成されていたＥＳＤ保護回路３２の領域を、半導体チップ３０、５０を接合した後に除去して貫通電極４８を形成する領域として利用していることにより、実施の形態１と同様に、半導体チップ内の回路形成領域を従来よりも大きくできる、または従来と同じ回路構成で小型化できる、という効果が得られる。

なお、本実施の形態２では、積層される異なる半導体チップが入力信号を共通にできるアクティブ素子を有している場合を例として説明したが、図５および図６で説明した入力ライン側の構成を出力側に設けることにより、積層される異なる半導体チップが出力信号を共通にできるアクティブ素子を有している場合にも、同様に適用できる。また、積層される異なる半導体チップが入力信号および出力信号をともに共通にできるアクティブ素子を有している場合には、入力ライン側と出力ライン側の両方に同様の構成を設けるようにしてもよい。

また、本実施の形態２の場合も、実施の形態１の場合と同様に、積層される半導体チップが２層以上であり、積層される異なる半導体チップ内に入力信号、または出力信号、またはこれらの双方を共通にできるアクティブ素子が１組以上あれば、上記の効果が得られる。

以上に説明したように、本発明の電子部品実装構造体の製造方法を用いると、ＥＳＤ保護回路領域に貫通電極を形成することによって、一定サイズの半導体チップを用いて、３次元積層モジュールを形成する場合には、ＥＳＤ（静電放電）による半導体チップ上の回路の破壊を防ぎながら、半導体チップ上の回路形成領域の減少を抑制することによって、半導体チップの性能確保が可能となる。また、１枚の半導体チップの中で、一定の回路形成領域を確保しながら３次元積層モジュールを形成する際には、ＥＳＤ（静電放電）による半導体チップ上の回路の破壊を防ぎながら、半導体チップのサイズを縮小することによって、３次元積層モジュールによるパッケージの小型化が可能となり、さらには、そのパッケージを実装してできる製品の小型化も可能となる。

本発明に係る電子部品実装構造体およびその製造方法は、ＥＳＤ(静電放電)による半導体チップ上の回路の破壊を防ぎながら、回路形成領域の減少を抑制して３次元積層モジュールを形成できる効果を有し、種々の電子機器、特にデジタルＡＶ機器や携帯用電子機器分野における電子部品実装構造体およびその製造方法等として有用である。

本発明の実施の形態１の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態１の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態１の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態１の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態１の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態１の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態１の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態１の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態１の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態１の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態１の電子部品実装構造体の構成を示す断面図 （ａ）従来の、貫通電極の配置を示した半導体チップの上面図、（ｂ）本発明の実施の形態１の、ＥＳＤ保護回路領域に貫通電極を配置した半導体チップの上面図 本発明の実施の形態２の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態２の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態２の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態２の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態２の、電子部品実装構造体の製造工程を説明するための構成模式図 本発明の実施の形態２の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態２の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態２の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態２の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 本発明の実施の形態２の、半導体チップ内のアクティブ素子とＥＳＤ保護回路との接続構成を示した図 （ａ）ＥＳＤ保護回路の通常状態における電気信号の流れを示した模式図、（ｂ）ＥＳＤ保護回路のＥＳＤサージ流入時の電気信号の流れを示した模式図 （ａ）従来の、単体の半導体チップが実装された構成の電子部品実装構造体の断面図、（ｂ）従来の、貫通電極を介して複数の半導体チップが積層された構成の電子部品実装構造体の断面図 従来の、インターポーザとしてシリコン基板を用いる構成の半導体装置の断面構造図

１０、１９ 半導体チップ
１１ アクティブ素子
１２ ＥＳＤ保護回路
１３ 拡散層
１４ 入力配線
１５ 出力配線
１６ 入力電極端子
１７ 出力電極端子
１８ 突起電極
２０ インターポーザ
２１ ＥＳＤ保護回路
２２ 拡散層
２３ 入力用配線
２４ 出力用配線
２５ 入力用端子
２６ 出力用端子
２７ 貫通孔
２８ 貫通電極
２９ 突起電極
３０、５０ 半導体チップ
３１ アクティブ素子
３２ ＥＳＤ保護回路
３３ 拡散層
３４ 入力配線
３５ 出力配線
３６ 入力電極端子
３７ 出力電極端子
３８ 突起電極
４０ インターポーザ
４１ ＥＳＤ保護回路
４２ 拡散層
４３ 入力用配線
４４ 出力用配線
４５ 入力用端子
４６ 出力用端子
４７ 貫通孔
４８ 貫通電極
４９ 突起電極
５１、５４ 貫通電極
５２、５５ 電極端子
５３、５６ ＥＳＤ保護回路領域
６０ 電極端子
６１ 突起電極

Claims (8)

1. それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子と、前記入力部および前記出力部の間に電気的に接続されている第１の静電気放電保護回路とを少なくとも１組有する半導体チップを、上面に配置された入力端子および出力端子と、前記入力端子および前記出力端子の間に電気的に接続される第２の静電気放電保護回路とを有するインターポーザ上に、積層していく電子部品実装構造体の製造方法であって、
   前記露出している入力部が前記入力端子に接続され、前記露出している出力部が前記出力端子に接続されるように、前記インターポーザの面上に最下層の前記半導体チップを載せて接合する第１の接合ステップと、
   前記最下層の半導体チップの上面から、前記入力部に達する穴および前記出力部に達する穴を開けることにより、前記第１の静電気放電保護回路の少なくとも一部を削除する、穴開けステップと、
   前記最下層の半導体チップの前記上面から前記入力部まで電気的に接続されるように、前記入力部に達する穴に導電材料を形成し、前記上面から前記出力部まで電気的に接続されるように、前記出力部に達する穴に導電材料を形成する貫通電極形成ステップと、
   前記インターポーザの面上に接合した前記最下層の半導体チップの上に別の前記半導体チップを載せて、それぞれの前記入力部同士および前記出力部同士が電気的に接続されるように接合する第２の接合ステップと、を少なくとも備えた電子部品実装構造体の製造方法。
2. それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子と、前記入力部または前記出力部または双方に電気的に接続されている第１の静電気放電保護回路とを少なくとも１組有する半導体チップを、上面に配置された入力端子および出力端子と、前記入力端子または前記出力端子または双方に電気的に接続される第２の静電気放電保護回路とを有するインターポーザ上に、積層していく電子部品実装構造体の製造方法であって、
   前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記露出している入力部が前記入力端子に接続され、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記露出している出力部が前記出力端子に接続されるように、前記インターポーザの面上に最下層の前記半導体チップを載せて接合する第１の接合ステップと、
   前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記最下層の半導体チップの上面から前記入力部に達する穴を開けることにより、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記最下層の半導体チップの上面から前記出力部に達する穴を開けることにより、前記第１の静電気放電保護回路の少なくとも一部を削除する、穴開けステップと、
   前記第１の静電気放電保護回路が前記入力部に接続している場合には、前記最下層の半導体チップの前記上面から前記入力部まで電気的に接続されるように、前記入力部に達する穴に導電材料を形成し、前記第１の静電気放電保護回路が前記出力部に接続している場合には、前記上面から前記出力部まで電気的に接続されるように、前記出力部に達する穴に導電材料を形成する貫通電極形成ステップと、
   前記インターポーザの面上に接合した前記最下層の半導体チップの上に別の前記半導体チップを載せて、前記第１の静電気放電保護回路が前記入力部に接続している場合には、それぞれの前記入力部同士が電気的に接続されるように接合し、前記第１の静電気放電保護回路が前記出力部に接続している場合には、それぞれの前記出力部同士が電気的に接続されるように接合する第２の接合ステップと、を少なくとも備えた電子部品実装構造体の製造方法。
3. 前記アクティブ素子は、メモリ回路であり、
   前記入力部に前記第１の静電気放電保護回路が接続されている、請求項２に記載の電子部品実装構造体の製造方法。
4. 前記入力部は、前記アクティブ素子に接続される入力配線と、前記入力配線に接続され、前記半導体チップの下面に露出している入力電極とを有し、
   前記出力部は、前記アクティブ素子に接続される出力配線と、前記出力配線に接続され、前記半導体チップの下面に露出している出力電極とを有している、請求項１〜３のいずれかに記載の電子部品実装構造体の製造方法。
5. 前記穴開けステップ、前記貫通電極形成ステップおよび前記第２の接合ステップを繰り返すことにより、１つ以上の前記半導体チップをさらに積層し、
   最上層に接合した前記半導体チップについては、前記穴開けステップおよび前記貫通電極形成ステップを行わない、請求項１〜４のいずれかに記載の電子部品実装構造体の製造方法。
6. 前記入力部または前記出力部に達する穴に導電材料を形成するとは、前記穴に導電材料を充填すること、または前記穴の側面を金属材料でメッキすることである、請求項１〜５のいずれかに記載の電子部品実装構造体の製造方法。
7. それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子を少なくとも１組有する、複数の半導体チップと、
   上面に配置された入力端子および出力端子と、前記入力端子および前記出力端子の間に電気的に接続された静電気放電保護回路とを有し、前記上面に前記半導体チップが積層されたインターポーザとを備えた電子部品実装構造体であって、
   少なくとも最上層以外の前記半導体チップは、その半導体チップの上面から前記入力部まで電気的に接続する第１の導電材料が形成されるとともに、前記上面から前記出力部まで電気的に接続する第２の導電材料が形成され、
   前記各半導体チップの前記入力部は、前記各半導体チップに形成された前記第１の導電材料によって互いに電気的に接続されるとともに、前記入力端子に接続され、
   前記各半導体チップの前記出力部は、前記各半導体チップに形成された前記第２の導電材料によって互いに電気的に接続されるとともに、前記出力端子に接続されている、電子部品実装構造体。
8. それぞれ下面に一部が露出している入力部および出力部を持つアクティブ素子を少なくとも１組有する、複数の半導体チップと、
   上面に配置された入力端子および出力端子と、前記入力端子または前記出力端子または双方に電気的に接続された静電気放電保護回路とを有し、前記上面に前記半導体チップが積層されたインターポーザとを備えた電子部品実装構造体であって、
   少なくとも最上層以外の前記半導体チップは、前記静電気放電保護回路が前記入力端子に接続されている場合には、その半導体チップの上面から前記入力部まで電気的に接続する第１の導電材料が形成されており、前記静電気放電保護回路が前記出力端子に接続されている場合には、その半導体チップの上面から前記出力部まで電気的に接続する第２の導電材料が形成されており、
   前記静電気放電保護回路が前記入力端子に接続されている場合には、前記各半導体チップの前記入力部は、前記各半導体チップに形成された前記第１の導電材料によって互いに電気的に接続されるとともに、前記入力端子に接続されており、
   前記静電気放電保護回路が前記出力端子に接続されている場合には、前記各半導体チップの前記出力部は、前記各半導体チップに形成された前記第２の導電材料によって互いに電気的に接続されるとともに、前記出力端子に接続されている、電子部品実装構造体。