JP6105773B2 - 半導体装置 - Google Patents
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Description
図1は本発明の実施の形態1の半導体装置の構造の一例を一部破断して示す斜視図、図2は図1に示す半導体装置の構造の一例を示す断面図、図3は図2のA部の構造の一例を拡大して示す部分拡大断面図、図4は図1に示す半導体装置に搭載される半導体チップの電極パッドの配列の一例を示す平面図である。また、図5は図1に示す半導体装置に組み込まれる配線基板の第1配線層(L1)のチップ下部付近の配線パターンの一例を示す平面図、図6は図1に示す半導体装置に組み込まれる配線基板の第2配線層(L2)のチップ下部付近の配線パターンの一例を示す平面図、図7は図1に示す半導体装置に組み込まれる配線基板の第3配線層(L3)のチップ下部付近の配線パターンの一例を示す平面図、図8は図1に示す半導体装置に組み込まれる配線基板の第4配線層(L4)のチップ下部付近の配線パターンの一例を示す平面図である。さらに、図9は図5のA部の構造の一例を拡大して示す部分拡大平面図、図10は図6のA部の構造の一例を拡大して示す部分拡大平面図、図11は図7のA部の構造の一例を拡大して示す部分拡大平面図、図12は図8のA部の構造の一例を拡大して示す部分拡大平面図、図13は図5のB部の構造の一例を拡大して示す部分拡大平面図である。また、図14は図1に示す半導体装置に搭載される半導体チップのパッド配置と基板構造の関係の一例を示すデータ図、図15は本発明の実施の形態1の半導体装置における周辺パッド用の配線基板のボンディング電極とバンプと半導体チップの電極パッドの位置関係の一例を拡大して示す部分拡大断面図と部分拡大平面図、図16は本発明の実施の形態1の半導体装置における中央パッド用の配線基板のボンディング電極の形状の一例を拡大して示す部分拡大平面図、図17は本発明の実施の形態1の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図、図18は本発明の実施の形態1の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図である。
図29は本発明の実施の形態2の半導体装置に組み込まれる配線基板の第1配線層(L1)のチップ下部付近の配線パターンの一例を示す平面図、図30は本発明の実施の形態2の半導体装置に組み込まれる配線基板の第2配線層(L2)のチップ下部付近の配線パターンの一例を示す平面図、図31は本発明の実施の形態2の半導体装置に組み込まれる配線基板の第3配線層(L3)のチップ下部付近の配線パターンの一例を示す平面図、図32は本発明の実施の形態2の半導体装置に組み込まれる配線基板の第4配線層(L4)のチップ下部付近の配線パターンの一例を示す平面図である。また、図33は図29のA部の構造の一例を拡大して示す部分拡大平面図、図34は図30のA部の構造の一例を拡大して示す部分拡大平面図、図35は図31のA部の構造の一例を拡大して示す部分拡大平面図、図36は図32のA部の構造の一例を拡大して示す部分拡大平面図、図37は本発明の実施の形態2の半導体装置に組み込まれる変形例の配線基板の構造の一例を拡大して示す部分拡大平面図である。
1a 主面
1b 裏面
1c 電極パッド
2 多層配線基板
2a 上面
2b 下面
2c ボンディング電極
2d スルーホール
2e 内部配線
2f ビルドアップ層
2g ソルダレジスト膜
2h コア層
2i ビアホール配線
2j ランド
2k 信号用ボンディング電極
2m コア電源用ボンディング電極
2n GND用ボンディング電極
2p IO電源用ボンディング電極
2q 信号用スルーホール
2r コア電源用スルーホール
2s GND用スルーホール
2t IO電源用スルーホール
2u 信号用配線
2v コア電源用配線
2w GND用配線
2x IO電源用配線
2y 第1領域
2z 第2領域
2ca 配線部
2cb メッキ層
2ga 開口部
2gb 絶縁膜
2gc 上面部
2va コア電源プレーン
2wa GNDプレーン
2xa IO電源プレーン
3 放熱樹脂
4 ヒートスプレッダ
5 半田ボール(外部端子)
6 アンダーフィル樹脂
7 スティフナリング
7a リング状テープ
7b 接着材
8 半田バンプ
9 BGA(半導体装置)
10 BGA(半導体装置)
11 金バンプ
12 積層用半田バンプ
13 BGA(半導体装置)
14 POP(半導体装置)
15 封止体
Claims (12)
- 第1面、前記第1面とは反対側の第2面、前記第1面に形成され、かつ、第1電極部をそれぞれ備えた複数の第1配線、前記第1面に形成され、かつ、第2電極部をそれぞれ備えた複数の第2配線、前記第1面に形成され、かつ、第3電極部をそれぞれ備えた複数の第3配線、前記第1面から前記第2面に向かってそれぞれ形成され、かつ、前記複数の第2配線とそれぞれ接続された複数の第1スルーホール配線、前記第1面から前記第2面に向かってそれぞれ形成され、かつ、前記複数の第3配線とそれぞれ接続された複数の第2スルーホール配線、および前記第1面に形成され、かつ、前記第1電極部、前記第2電極部および前記第3電極部が露出するように前記複数の第1配線、前記複数の第2配線、前記複数の第3配線、前記複数の第1スルーホール配線および前記複数の第2スルーホール配線を覆う第1絶縁膜、を有する配線基板と、
主面、および前記主面に形成された複数の電極パッド、を有し、前記主面が前記配線基板の前記第1面と対向するように前記配線基板の前記第1面上に搭載された半導体チップと、
を含み、
前記半導体チップは、平面視において、前記配線基板の前記第1面におけるチップ搭載領域に搭載され、
前記半導体チップの前記複数の電極パッドは、前記配線基板の前記第1電極部、前記第2電極部および前記第3電極部とそれぞれ電気的に接続されており、
前記第1電極部および前記第2電極部は、平面視において、前記第1絶縁膜に設けられた第1開口部内において露出しており、
前記第3電極部は、平面視において、前記第1絶縁膜に設けられた第2開口部内において露出しており、
前記第2開口部は、平面視において、前記第1開口部よりも前記チップ搭載領域の内側に位置しており、
前記複数の第1配線は、平面視において、前記第1開口部から前記チップ搭載領域の外側に向かってそれぞれ引き出されており、
前記複数の第2配線は、平面視において、前記第1開口部から前記チップ搭載領域の内側に向かってそれぞれ引き出されており、
前記複数の第1スルーホール配線は、平面視において、前記第1開口部と前記第2開口部との間に位置しており、
前記複数の第2スルーホール配線は、平面視において、前記複数の第1スルーホール配線よりも前記チップ搭載領域の内側にそれぞれ位置している、半導体装置。 - 請求項1において、
前記複数の第1配線は、信号用配線を有し、
前記複数の第2配線は、信号用配線と、GND用配線と、電源用配線と、を有し、
前記複数の第3配線は、GND用配線と、電源用配線と、を有している、半導体装置。 - 請求項2において、
前記配線基板は、GNDプレーンを有しており、
前記複数の第2配線のうちの前記GND用配線は、前記複数の第1スルーホール配線のうちの第1GND用スルーホール配線を介して前記GNDプレーンと電気的に接続されており、
前記複数の第3配線のうちの前記GND用配線は、前記複数の第2スルーホール配線のうちの第2GND用スルーホール配線を介して前記GNDプレーンと電気的に接続されている、半導体装置。 - 請求項3において、
前記配線基板は、さらに、第1電源プレーンを有しており、
前記複数の第2配線のうちの前記電源用配線は、前記複数の第1スルーホール配線のうちの第1電源用スルーホール配線を介して前記第1電源プレーンと電気的に接続されており、
前記GNDプレーンは、断面視において、前記第1電源プレーンよりも前記配線基板の前記第1面側に位置する配線層に形成されている、半導体装置。 - 請求項4において、
前記配線基板は、さらに、第2電源プレーンを有しており、
前記複数の第3配線のうちの前記電源用配線は、前記複数の第2スルーホール配線のうちの第2電源用スルーホール配線を介して前記第2電源プレーンと電気的に接続されており、
前記第2電源プレーンは、前記第1電源プレーンが形成された配線層と同じ配線層に形成されている、半導体装置。 - 請求項1または5の何れかにおいて、
前記第1開口部内において、前記第2電極部は、前記第1電極部よりも前記チップ搭載領域の内側に位置している、半導体装置。 - 第1面、前記第1面とは反対側の第2面、前記第1面に形成され、かつ、第1電極部をそれぞれ備えた複数の第1配線、前記第1面に形成され、かつ、第2電極部をそれぞれ備えた複数の第2配線、前記第1面に形成され、かつ、第3電極部をそれぞれ備えた複数の第3配線、前記第1面から前記第2面に向かってそれぞれ形成され、かつ、前記複数の第2配線とそれぞれ接続された複数の第1スルーホール配線、前記第1面から前記第2面に向かってそれぞれ形成され、かつ、前記複数の第3配線とそれぞれ接続された複数の第2スルーホール配線、および前記第1面に形成され、かつ、前記第1電極部、前記第2電極部および前記第3電極部が露出するように前記複数の第1配線、前記複数の第2配線、前記複数の第3配線、前記複数の第1スルーホール配線および前記複数の第2スルーホール配線を覆う第1絶縁膜、を有する配線基板と、
主面、および前記主面に形成された複数の電極パッド、を有し、前記主面が前記配線基板の前記第1面と対向するように前記配線基板の前記第1面上に搭載された半導体チップと、
を含み、
前記半導体チップは、平面視において、前記配線基板の前記第1面におけるチップ搭載領域に搭載され、
前記半導体チップの前記複数の電極パッドは、前記配線基板の前記第1電極部、前記第2電極部および前記第3電極部とそれぞれ電気的に接続されており、
前記第1電極部および前記第2電極部は、平面視において、前記第1絶縁膜に設けられた複数の第1開口部内においてそれぞれ露出しており、
前記第3電極部は、平面視において、前記第1絶縁膜に設けられた複数の第2開口部内においてそれぞれ露出しており、
前記複数の第2開口部は、平面視において、前記複数の第1開口部で囲まれる中央領域内に位置しており、
前記複数の第1配線は、平面視において、前記複数の第1開口部から前記チップ搭載領域の外側に向かってそれぞれ引き出されており、
前記複数の第2配線は、平面視において、前記複数の第1開口部から前記チップ搭載領域の内側に向かってそれぞれ引き出されており、
前記複数の第1スルーホール配線は、平面視において、前記複数の第1開口部と前記中央領域との間にそれぞれ位置しており、
前記複数の第2スルーホール配線は、平面視において、前記中央領域内にそれぞれ位置している、半導体装置。 - 請求項7において、
前記複数の第1配線は、信号用配線を有し、
前記複数の第2配線は、信号用配線と、GND用配線と、電源用配線と、を有し、
前記複数の第3配線は、GND用配線と、電源用配線と、を有している、半導体装置。 - 請求項8において、
前記配線基板は、GNDプレーンを有しており、
前記複数の第2配線のうちの前記GND用配線は、前記複数の第1スルーホール配線のうちの第1GND用スルーホール配線を介して前記GNDプレーンと電気的に接続されており、
前記複数の第3配線のうちの前記GND用配線は、前記複数の第2スルーホール配線のうちの第2GND用スルーホール配線を介して前記GNDプレーンと電気的に接続されている、半導体装置。 - 請求項9において、
前記配線基板は、さらに、第1電源プレーンを有しており、
前記複数の第2配線のうちの前記電源用配線は、前記複数の第1スルーホール配線のうちの第1電源用スルーホール配線を介して前記第1電源プレーンと電気的に接続されており、
前記GNDプレーンは、断面視において、前記第1電源プレーンよりも前記配線基板の前記第1面側に位置する配線層に形成されている、半導体装置。 - 請求項10において、
前記配線基板は、さらに、第2電源プレーンを有しており、
前記複数の第3配線のうちの前記電源用配線は、前記複数の第2スルーホール配線のうちの第2電源用スルーホール配線を介して前記第2電源プレーンと電気的に接続されており、
前記第2電源プレーンは、前記第1電源プレーンが形成された配線層と同じ配線層に形成されている、半導体装置。 - 請求項7または11の何れかにおいて、
前記第1開口部内において、前記第2電極部は、前記第1電極部よりも前記チップ搭載領域の内側に位置している、半導体装置。
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