JP2010177530A - 半導体装置 - Google Patents

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wiring board
printed wiring
connection
semiconductor device
package substrate
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English (en)
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Ken Iwakura
健 岩倉
Mitsuaki Katagiri
光昭 片桐
Satoshi Isa
聡 伊佐
Masaru Sasaki
大 佐々木
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体がパッケージ基板上に実装されてなる半導体装置において高速動作を可能とする。
【解決手段】半導体チップ７の上に絶縁層８を介してプリント配線板９を積層した積層構造体３がパッケージ基板２上に実装されてなる半導体装置１であって、積層構造体３は、半導体チップ７とプリント配線板９とがフリップチップ接続されて、プリント配線板９の中央部にある信号系の接続ランド１４ａとパッケージ基板２上の信号系の接続ランド６ａとが比較的長いワイヤー１８ａで接続されると共に、プリント配線板９の周辺部にある電源系の接続ランド１４ｂとパッケージ基板２上の電源系の接続ランド６ｂとが比較的短いワイヤー１８ｂで接続されている。
【選択図】図１

Description

本発明は、半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体がパッケージ基板上に実装されてなる半導体装置に関する。
近年の高密度実装化により、半導体装置の更なる小型化及び薄型化の要求が高まっている。このような要求に応えるため、パッケージ基板上に半導体チップを積層した構造を有する半導体装置が提案されている。
半導体チップの一般的な積層構造としては、例えば図１１に示すように、パッケージ基板（プリント配線板）１００上に積層した上下の半導体チップ１０１ａ、１０１ｂの間にスペーサー１０２を設けた構造が知られている。この積層構造の場合、各半導体チップ１０１ａ，１０１ｂの電極パッド１０３ａ，１０３ｂは、半導体チップ１０１ａ，１０１ｂの周辺側の端部に設けられているため、パッケージ基板１００上に実装された半導体チップ１０１ａの周囲に設けられた接続ランド１０４とは比較的短いワイヤー１０５ａ，１０５ｂで接続することができる。
一方、電極パッドが半導体チップの中央に配置されているようなデバイス（例えば、ＤＲＡＭ：Dynamic Random Access Memoryなど）では、半導体チップ側の電極パッドとパッケージ基板側の接続ランドとの間を比較的長いワイヤーで接続する必要があるため、上述した上下の半導体チップ１０１ａ，１０１ｂの間にスペーサー１０２を配置することができなくなる。
このような半導体チップの中央に電極パッドが配置された半導体チップの積層構造としては、例えば下記特許文献１，２に記載されるような構造が提案されている。具体的に、下記特許文献１に記載される構造では、図１２（ａ）に示すように、パッケージ基板２００上に絶縁層２０１を介して半導体チップ２０２ａ，２０２ｂが積層され、これら上下の半導体チップ２０２ａ，２０２ｂの中央に設けられた信号系及び電源系の各電極パッド２０３と、パッケージ基板２００側の接続ランド２０４との間が長いワイヤー２０５で接続されている。
一方、下記特許文献２に記載される構造では、図１２（ｂ）に示すように、パッケージ基板３００上に半導体チップ３０１ａ，３０１ｂが積層され、下段に位置する半導体チップ３０１ａの下面中央に設けられた電極パッド３０２ａが、パッケージ基板３００に形成された開口部３０３から外方に臨んで、パッケージ基板３００の下面に設けられた接続ランド３０４ａと短いワイヤー３０５ａで接続され、上段に位置する半導体チップ３０１ｂの上面中央に設けられた電極パッド３０２ｂが、パッケージ基板３００の上面に設けられた接続ランド３０４ｂと長いワイヤー３０５ｂで接続されている。
このような構造の場合、パッケージ基板３００の下面には、ワイヤー径よりも太い配線で回路が形成されるものの、上段の半導体チップ３０１ｂに設けられた信号系及び電源系の各電極パッド３０２ｂは、パッケージ基板３００側の接続ランド３０４ｂと長いワイヤー３０５ｂで接続されるために、インピーダンスが大きくなり、ノイズや電圧降下の原因となったり、高速動作を阻害したりする可能性がある。
一方、電源インピーダンスを削減する積層構造の一つとして、例えば下記特許文献３に記載されるような構造が提案されている。具体的に、下記特許文献３に記載される構造を利用した積層構造では、図１３に示すように、半導体チップ４００の上に絶縁層４０１を介してプリント配線板４０２を積層した積層構造体４０３Ａ，４０３Ｂが、パッケージ基板４０４上に絶縁層４０５を介して積層された構造を有している。また、上下の積層構造体４０３Ａ，４０３Ｂは、それぞれ半導体チップ４００の上面に設けられた電極パッド４０６と、プリント配線板４０２の下面に設けられた接続ランド４０７とがバンプ４０８を介してフリップチップ接続されると共に、プリント配線板４０２の周辺側の端部に設けられた接続ランド４０９と、パッケージ基板４００側の接続ランド４１０とがワイヤー４１１でボンディング接続された構造を有している。
このような構造の場合、プリント配線板４０２の下面に配置された信号系及び電源系の各配線をプリント配線板４０２の中央部から周辺部まで引き延ばすことによって、上述した図１２（ａ），（ｂ）に示す半導体チップ２０２ａ，２０２ｂ，３０１ｂ側の電極パッド２０３，３０２ｂと、パッケージ基板２００，３００側の接続ランド２０４，３０４ｂとを長いワイヤー２０５，３０５ｂで接続する場合に比べて、電源系のインピーダンスを削減することができる。
しかしながら、信号系のインピーダンスについては、半導体チップ４００の上面にある回路近くに配線が位置するために、容量値が大きくなり、信号配線に対して動作上問題となることがある。
また、下記特許文献４において、積層された半導体チップの間に、上面の一部に金属膜を備えたシリコン基板を配置し、このシリコン基板の金属膜を介して上段の半導体チップの下面に電位を与える構造が提案されている。
特開２００４−３１２００８号公報 特開２００１−０８５６０９号公報 特開２００６−１６５３０３号公報 特開２００４−０７１９９７号公報
このように、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減する一方、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減することによって、高速動作が可能な半導体チップの積層構造が求められる。
本発明に係る半導体装置は、半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体と、積層構造体が実装されるパッケージ基板とを備え、積層構造体は、プリント配線板の上面側中央領域に設けられた第１の接続部と、プリント配線板の下面側中央領域に設けられた第２の接続部と、プリント配線板の上面側周辺領域に設けられた第３の接続部と、プリント配線板の下面側中央領域に設けられた第４の接続部と、パッケージ基板の半導体チップが実装された領域の周囲に設けられた第５の接続部と、半導体チップの上面側中央領域に設けられた第６の接続部とを有し、且つ、第１の接続部と第２の接続部との間が、プリント配線板を貫通する孔部に形成された導電部を介して電気的に接続されることによって信号系の配線回路部と、第３の接続部と第４の接続部との間が、プリント配線板を貫通する孔部に形成された導電部、並びにプリント配線板の下面及び／又は上面に設けられた配線部を介して電気的に接続されることによって電源系の配線回路部とが構成され、且つ、第１及び第３の接続部と第５の接続部との間が、それぞれワイヤーを介して電気的に接続されると共に、第２及び第４の接続部と第６の接続部との間が、それぞれバンプを介して電気的に接続された構造を有することを特徴とする。
以上のような構成を有する半導体装置では、信号系の配線回路部については、プリント配線板の上面側中央領域に設けられた第１の接続部とパッケージ基板側の第５の接続部との間を比較的長いワイヤーで接続することによって、容量の削減が可能となる。一方、電源系の配線回路部については、プリント配線板の下面及び／又は上面に設けられた配線部の幅を大きく確保しながら、プリント配線板の上面側周辺領域に設けられた第３の接続部とパッケージ基板側の第５の接続部との間を比較的短いワイヤーで接続することによって、抵抗及びインダクタンスを削減することができる。
以上のように、本発明によれば、半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体がパッケージ基板上に実装されてなる半導体装置において、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となる。
図１は、第１の実施形態として示す半導体装置の断面図である。 図２は、半導体装置を上面側から見た平面図である。 図３は、プリント配線板を下面側から見た平面図である。 図４は、積層構造体の要部を拡大して示す断面図である。 図５は、半導体装置を模式的に示す斜視図である。 図６は、第２の実施形態として示す半導体装置の断面図である。 図７は、第３の実施形態として示す半導体装置の断面図である。 図８は、第４の実施形態として示す半導体装置の断面図である。 図９は、第５の実施形態として示す半導体装置の断面図である。 図１０は、第６の実施形態として示す半導体装置の断面図である。 図１１は、従来の半導体チップを積層した構造の例を示す断面図である。 図１２は、従来の半導体チップを積層した構造の例を示す断面図である。 図１３は、従来の半導体チップを積層した構造の例を示す断面図である。
以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を模式的に示している場合があり、各構成要素の寸法比率や数、配置などが実際と同じであるとは限らない。
（第１の実施形態）
先ず、本発明の第１の実施形態として図１に示す半導体装置１について説明する。
なお、図１は、後述する積層構造体３の信号系の配線回路部と電源系の配線回路部との両方を含む切断線に沿って切断した断面を示したものである。
この半導体装置１は、図１に示すように、パッケージ基板２の上に積層構造体３が実装されると共に、このパッケージ基板２の上面がモールド樹脂からなる封止材４により封止され、パッケージ基板２の下面に複数のはんだボール５が並んで設けられることによって、ボール・グリッド・アレイ（ＢＧＡ：Ball Grid Array）と呼ばれるパッケージ構造を有している。
パッケージ基板２は、平面視で矩形状を為すプリント配線板からなり、このパッケージ基板２の上面中央には、積層構造体３が実装される実装領域２ａが設けられている。また、パッケージ基板２の実装領域２ａの周囲には、信号系及び電源系の接続ランド６ａ，６ｂ（第５の接続部）が複数並んで設けられている。
これら複数の接続ランド６ａ，６ｂは、図１及び図２に示すように、積層構造体３を挟んだ両側に直線状に並んで設けられている。なお、図１においては、直線状に並ぶ信号系の接続ランド６ａと電源系（ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ）の接続ランド６ｂとを同時に図示することができないため、便宜上、信号系の接続ランド６ａを外側、電源系の接続ランド６ｂを内側にずらした状態で図示するものとする。
また、パッケージ基板２には、上面側に設けられた各接続ランド６ａ，６ｂと、下面側に設けられた各はんだボール５との間を電気的に接続するためのビアや配線パターンなど（図示せず。）が設けられている。
積層構造体３は、図１に示すように、半導体チップ７の上に絶縁樹脂層８を介してプリント配線板９を積層したものであり、上記パッケージ基板２の実装領域２ａに半導体チップ７を絶縁性接着剤１０で貼り付けることによって、パッケージ基板２上に固定されている。
また、積層構造体３は、平面視で矩形状を為す半導体チップ７のサイズに合わせて、プリント配線板９が絶縁樹脂層８と共に、半導体チップ７の外形とほぼ一致した形状を有している。そして、この積層構造体３は、半導体チップ７とプリント配線板９とをフリップチップ接続することによって、サイズ及び高さ方向の寸法を抑えた構造となっている。
具体的に、半導体チップ７の上面には、信号系及び電源系の電極パッド１１ａ，１１ｂ（第６の接続部）が複数並んで設けられている。これら複数の電極パッド１１ａ，１１ｂは、半導体チップ７の上面側中央領域に直線状に並んで設けられている。なお、図１においては、直線状に並ぶ信号系の電極パッド１１ａと電源系（ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ）の電極パッド１１ｂとを同時に図示することができないため、便宜上、信号系の電極パッド１１ａと電源系の電極パッド１１ｂとをまとめて図示するものとする。
一方、プリント配線板９の下面には、図１及び図３に示すように、信号系の接続ランド（第２の接続部）１２ａ及び電源系の接続ランド（第４の接続部）１２ｂが複数並んで設けられている。これら複数の接続ランド１２ａ，１２ｂは、上述した半導体チップ７の各電極パッド１１ａ，１１ｂに対向して、プリント配線板９の下面側中央領域に直線状に並んで設けられている。なお、図１においては、直線状に並ぶ信号系の接続ランド１２ａと電源系（ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ）の接続ランド１２ｂとを同時に図示することができないため、便宜上、信号系の接続ランド１２ａと電源系の接続ランド１２ｂとをまとめて図示するものとする。
そして、この積層構造体３は、図４に拡大して示すように、半導体チップ７側の各電極パッド１１ａ，１１ｂと、プリント配線板９側の各接続ランド１２ａ，１２ｂとを位置合わせし、互いをバンプ１３を介してフェースダウンボンディングにより電気的に接続し、半導体チップ７とプリント配線板９との間を絶縁樹脂層８により封止した構造（フリップチップ実装構造）を有している。この構造によれば、例えばワイヤーボンディング接続の場合に比べてワイヤーの引き回し空間が不要となるため、特に高さ方向の寸法を抑えることができる。
また、プリント配線板９の上面には、図１及び図３に示すように、信号系の接続ランド（第１の接続部）１４ａ及び電源系の接続ランド（第３の接続部）１４ｂが複数並んで設けられている。このうち、信号系の接続ランド１４ａは、上述したプリント配線板９の下面に設けられた信号系の接続ランド１２ａに相対向しながら、プリント配線板９の上面側中央領域に直線状に並んで設けられている。なお、図１においては、直線状に並ぶ信号系の接続ランド１４ａと電源系（ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ）の接続ランド１４ｂとを同時に図示することができないため、便宜上、信号系の接続ランド１４ａと電源系の接続ランド１４ｂとを同一断面図にて図示するものとする。
そして、この積層構造体３は、プリント配線板９を貫通する孔部に形成されたビアと呼ばれる導電部１５を介して、プリント配線板９の上面側に設けられた信号系の接続ランド１４ａと、下面側に設けられた信号系の接続ランド１２ａとが電気的に接続（層間接続）された構造（パッドオンビア構造）を有している。また、このような構造によって、信号系の配線回路部が構成されている。
一方、電源系の接続ランド１４ｂは、プリント配線板９の上面側中央領域を挟んだ両側の上面側周辺領域に、それぞれ直線状に並んで設けられている。また、電源系の接続ランド１４ｂは、プリント配線板９を貫通する孔部に形成されたビアと呼ばれる導電部１６を介してプリント配線板９の下面に設けられた配線部１７と電気的に接続（層間接続）されている。
具体的に、この配線部１７は、図３に示すように、プリント配線板９の下面において、電源配線（ＶＤＤ，ＶＤＤＱ）に対応する導体パターン１７ａと、グランド配線（ＶＳＳ，ＶＳＳＱ）に対応する導体パターン１７ｂとを形成している。また、各導体パターン１７ａ，１７ｂは、プリント配線板９の両端にある導電部１６と上記電源系の接続ランド１２ｂとを電気的に接続している。また、上記信号系の接続ランド１２ａは、各導体パターン１７ａ，１７ｂとは電気的に絶縁されている。
そして、積層構造体３は、このような導電部１６及び配線部１７を介して、プリント配線板７の上面側に設けられた電源系の接続ランド１４ｂと、下面側に設けられた電源系の接続ランド１２ｂとが電気的に接続された構造を有している。また、このような構造によって、電源系の配線回路部が構成されている。
半導体装置１は、図１，図２及び図５に示すように、このような積層構造体３とパッケージ基板２とをワイヤーボンディング接続している。具体的に、信号系の配線回路部については、プリント配線板９の中央部に並ぶ信号系の接続ランド１４ａと、パッケージ基板２の積層構造体３を挟んだ両側に並ぶ信号系の接続ランド６ａとが、比較的長いワイヤー１８ａを介して電気的に接続（ワイヤーボンディング接続）されている。一方、電源系の配線回路部については、プリント配線板９の両端に並ぶ電源系の接続ランド１４ｂと、パッケージ基板２の積層構造体３を挟んだ両側に並ぶ電源系の接続ランド６ｂとが、比較的短いワイヤー１８ｂを介して電気的に接続（ワイヤーボンディング接続）されている。
なお、図１においては、積層構造体３を挟んで一方の側に引き延ばされた信号系のワイヤー１８ａと、他方の側に引き延ばされた信号系のワイヤー１８ａとが、それぞれ同じ信号系の接続ランド１４ａに接続されるように便宜上図示されているが、実際は図２及び図５に示すように、直線状に並ぶ接続ランド１４ａから交互にワイヤー１８ａが引き延ばされている。
また、図２においては、信号系のワイヤー１８ａを破線で示し、電源系（ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱ）のワイヤー１８ｂを実線で示すものとする。
また、図５においては、信号系の接続パッド６ａ，１４ａ及びワイヤー１８ａと、電源系の接続パッド６ｂ，１４ｂ及びワイヤー１８ｂとの図示を簡略化している。
以上のような構造を有する半導体装置１では、積層構造体３の信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、積層構造体３の電源系の配線回路部については、プリント配線板９の下面に設けられた配線部１７（導体パターン１７ａ，１７ｂ）の幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置１では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
（第２の実施形態）
次に、第２の実施形態として図６に示す半導体装置２０について説明する。
この半導体装置２０は、図６に示すように、上記パッケージ基板２上に、上記積層構造体３と同様の構成を有する積層構造体２１Ａ，２１Ｂが絶縁樹脂層２２を介して複数積層された構造を有している。それ以外の部分については、上記半導体装置１とほぼ同様の構成を有している。
したがって、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図６において同じ符号を付すものとする。なお、図６においては、上記図１に示す場合と同様の図示の模式化を行っている。
以上のような構造を有する半導体装置２０では、上記半導体装置１と同様に、各積層構造体２１Ａ，２１Ｂの信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、各積層構造体２１Ａ，２１Ｂの電源系の配線回路部については、プリント配線板９の下面に設けられた配線部１７（導体パターン１７ａ，１７ｂ）の幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置２０では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
（第３の実施形態）
次に、第３の実施形態として図７に示す半導体装置３０について説明する。
この半導体装置３０は、図７に示すように、パッケージ基板２上に、積層構造体３１Ａ，３１Ｂが絶縁樹脂層３２を介して複数積層された構造を有している。また、各積層構造体３１Ａ，３１Ｂは、上記配線部１７がプリント配線板９の下面に設けられた構成であるのに対して、プリント配線板９の上面に配線部１７Ａが設けられた構成となっている。それ以外の部分については、上記半導体装置１，２０とほぼ同様の構成を有している。
したがって、以下の説明では、上記半導体装置１，２０と同等の部位については、説明を省略すると共に、図７において同じ符号を付すものとする。なお、図７においては、上記図１に示す場合と同様の図示の模式化を行っている。
この構成の場合、配線部１７Ａは、図示を省略するものの、プリント配線板９の上面において、電源配線（ＶＤＤ，ＶＤＤＱ）に対応する導体パターンと、グランド配線（ＶＳＳ，ＶＳＳＱ）に対応する導体パターンとを形成している。また、プリント配線板９の両端にある電源系の接続ランド１４ｂは、上記導体パターンを経由し、プリント配線板９を貫通する孔部に形成されたビアと呼ばれる導電部を介して電源系の接続ランド１２ｂと電気的に接続（層間接続）されている。一方、信号系の接続ランド１４ａは、プリント配線板９を貫通する孔部に形成されたビアと呼ばれる導電部を介して信号系の接続ランド１２ａと電気的に接続（層間接続）されている。
以上のような構造を有する半導体装置３０では、上記半導体装置１，２０と同様に、各積層構造体３１Ａ，３１Ｂの信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、各積層構造体３１Ａ，３１Ｂの電源系の配線回路部については、プリント配線板９の上面に設けられた配線部１７Ａの幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置３０では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
（第４の実施形態）
次に、第４の実施形態として図８に示す半導体装置４０について説明する。
この半導体装置４０は、図８に示すように、パッケージ基板２上に、積層構造体４１Ａ，４１Ｂが絶縁樹脂層４２を介して複数積層された構造を有している。また、各積層構造体４１Ａ，４１Ｂは、プリント配線板９の上面及び下面（両面）に配線部１７Ａ，１７Ｂが設けられた構成となっている。それ以外の部分については、上記半導体装置１，２０，３０とほぼ同様の構成を有している。
したがって、以下の説明では、上記半導体装置１，２０，３０と同等の部位については、説明を省略すると共に、図８において同じ符号を付すものとする。なお、図８においては、上記図１に示す場合と同様の図示の模式化を行っている。
以上のような構造を有する半導体装置４０では、上記半導体装置１，２０，３０と同様に、各積層構造体４１Ａ，４１Ｂの信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、各積層構造体４１Ａ，４１Ｂの電源系の配線回路部については、プリント配線板９の両面に設けられた配線部１７Ａ，１７Ｂの幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置４０では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
（第５の実施形態）
次に、第５の実施形態として図９に示す半導体装置５０について説明する。
この半導体装置５０は、図９に示すように、パッケージ基板２上に、積層構造体５１Ａ，５１Ｂが絶縁樹脂層５２を介して複数積層された構造を有している。また、各積層構造体５１Ａ，５１Ｂは、信号系の接続ランド１４ａが、プリント配線板９の上面側中央領域に２列並んで設けられ、それぞれプリント配線板９を貫通する孔部に形成された導電部１５Ａを介してプリント配線板９の下面に設けられた配線部１７Ｃと電気的に接続され、且つ、この配線部１７Ｃを介して信号系の接続ランド１２ａと電気的に接続された構成となっている。それ以外の部分については、上記半導体装置１，２０とほぼ同様の構成を有している。
したがって、以下の説明では、上記半導体装置１，２０と同等の部位については、説明を省略すると共に、図９において同じ符号を付すものとする。なお、図９においては、上記図１に示す場合と同様の図示の模式化を行っている。
以上のような構造を有する半導体装置５０では、上記半導体装置１，２０と同様に、各積層構造体５１Ａ，５１Ｂの信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、各積層構造体５１Ａ，５１Ｂの電源系の配線回路部については、プリント配線板９の下面に設けられた配線部１７（導体パターン１７ａ，１７ｂ）の幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置５０では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
（第６の実施形態）
次に、第６の実施形態として図１０に示す半導体装置６０について説明する。
この半導体装置６０は、図１０に示すように、上記パッケージ基板２上に積層構造体６１が実装された構造を有している。また、積層構造体６１は、半導体チップ７ａ，７ｂが積層され、この上に絶縁樹脂層８を介してプリント配線板９が積層された構造を有している。さらに、下層に位置する半導体チップ７ａの下面には、パッケージ基板２に形成された開口部２ｂから外方に臨む信号系及び電源系の接続パッド（第７の接続部）６２が設けられ、これら信号系及び電源系の接続パッド６２と、パッケージ基板２の下面に設けられた信号系及び電源系の接続パッド（第８の接続部）６３とがワイヤー６４を介して電気的に接続されている。それ以外の部分については、上記半導体装置１とほぼ同様の構成を有している。
したがって、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図１０において同じ符号を付すものとする。なお、図１０においては、上記図１に示す場合と同様の図示の模式化を行っている。
以上のような構造を有する半導体装置６０では、上記半導体装置１と同様に、積層構造体６１の信号系の配線回路部については、プリント配線板９の中央部側に設けられた接続ランド１４ａと、パッケージ基板２側に設けられた接続ランド６ａとの間を比較的長いワイヤー１８ａで接続することによって、容量の削減が可能である。
一方、積層構造体６１の電源系の配線回路部については、プリント配線板９の下面に設けられた配線部１７（導体パターン１７ａ，１７ｂ）の幅を大きく確保しながら、プリント配線板９の周辺部側に設けられた接続ランド１４ｂと、パッケージ基板２側に設けられた接続ランド６ｂとの間を比較的短いワイヤー１８ｂで接続することによって、抵抗及びインダクタンスを削減することが可能である。
したがって、この半導体装置６０では、容量値の削減を行う必要がある信号系の配線回路部については、容量を削減する一方、インピーダンスの削減が必要な電源系の配線回路部については、抵抗及びインダクタンスを削減することができるため、ノイズや電圧降下の原因を取り除き、更なる高速動作が可能となっている。
なお、本発明を適用した半導体装置は、上記第１〜６の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、パッケージ基板２上に積層される積層構造体の数や、積層構造体中に積層される半導体チップの数については、適宜変更して実施することが可能である。
また、本発明は、半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体がパッケージ基板上に実装されてなる半導体装置に幅広く適用することが可能であり、その１つの適用例としてＤＲＡＭ（Dynamic Random Access Memory）を挙げることができる。また、本発明は、例えばデータプロセッサやＲＯＭ（Read Only Memory）などの種々の半導体装置にも幅広く適用することが可能である。
１…半導体装置（第１の実施形態） ２…パッケージ基板 ３…積層構造体 ４…封止材 ５…はんだボール ６ａ，６ｂ…接続ランド（第５の接続部） ７，７ａ，７ｂ…半導体チップ ８…絶縁樹脂層（絶縁層） ９…プリント配線板 １０…絶縁性接着剤 １１ａ，１１ｂ…電極パッド（第６の接続部） １２ａ…信号系の接続ランド（第２の接続部）１２ｂ…電源系の接続ランド（第４の接続部） １３…バンプ １４ａ…信号系の接続ランド（第１の接続部） １４ｂ…電源系の接続ランド（第３の接続部） １５，１６…導電部 １７，１７ａ，１７ｂ…配線部 １８ａ，１８ｂ…ワイヤー ２０…半導体装置（第２の実施形態） ２１Ａ，２１Ｂ…積層構造体 ２２…絶縁樹脂層（絶縁層） ３０…半導体装置（第３の実施形態） ３１Ａ，３１Ｂ…積層構造体 ３２…絶縁樹脂層（絶縁層） ４０…半導体装置（第４の実施形態） ４１Ａ，４１Ｂ…積層構造体 ４２…絶縁樹脂層（絶縁層） ５０…半導体装置（第５の実施形態） ５１Ａ，５１Ｂ…積層構造体 ５２…絶縁樹脂層（絶縁層） ６０…半導体装置（第６の実施形態） ６１…積層構造体

Claims (5)

  1. 半導体チップの上に絶縁層を介してプリント配線板を積層した積層構造体と、
    前記積層構造体が実装されるパッケージ基板とを備え、
    前記積層構造体は、前記プリント配線板の上面側中央領域に設けられた第１の接続部と、前記プリント配線板の下面側中央領域に設けられた第２の接続部と、前記プリント配線板の上面側周辺領域に設けられた第３の接続部と、前記プリント配線板の下面側中央領域に設けられた第４の接続部と、前記パッケージ基板の前記半導体チップが実装された領域の周囲に設けられた第５の接続部と、前記半導体チップの上面側中央領域に設けられた第６の接続部とを有し、
    且つ、前記第１の接続部と前記第２の接続部との間が、前記プリント配線板を貫通する孔部に形成された導電部を介して電気的に接続されることによって信号系の配線回路部と、前記第３の接続部と前記第４の接続部との間が、前記プリント配線板を貫通する孔部に形成された導電部、並びに前記プリント配線板の下面及び／又は上面に設けられた配線部を介して電気的に接続されることによって電源系の配線回路部とが構成され、
    且つ、前記第１及び前記第３の接続部と前記第５の接続部との間が、それぞれワイヤーを介して電気的に接続されると共に、前記第２及び前記第４の接続部と前記第６の接続部との間が、それぞれバンプを介して電気的に接続された構造を有することを特徴とする半導体装置。
  2. 前記第１の接続部が、前記プリント配線板を貫通する孔部に形成された導電部を介して前記プリント配線板の下面に設けられた配線部と電気的に接続され、且つ、この配線部を介して前記第２の接続部と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記積層構造体が、絶縁層を介して前記パッケージ基板上に２層以上積層されて設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記積層構造体は、前記半導体チップが複数積層されると共に、最下層に位置する半導体チップの下面に、前記パッケージ基板に形成された開口部から外方に臨む第７の接続部が設けられ、この第７の接続部と前記パッケージ基板の下面に設けられた第８の接続部とがワイヤーを介して電気的に接続した構造を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. 前記パッケージ基板の上面が封止材により封止されると共に、前記パッケージ基板の下面にはんだボールが設けられていることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
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