KR101006518B1 - 스택 패키지 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 상면의 칩 실장 영역에 배치되는 제1패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제2패드를 포함하는 다수의 제1회로배선이 구비된 제1기판과 상기 제1기판 상에 제1패드와 연결되도록 플립 칩 본딩된 제1반도체 칩을 포함하는 제1패키지 유닛; 상기 제1패키지 유닛 상에 스택되며, 상면의 칩 실장 영역에 배치되는 제3패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제4패드를 포함하는 다수의 제2회로배선이 구비되며 상기 제1기판의 제2패드를 노출시키는 관통부가 구비된 제2기판과 상기 제2기판 상에 제3패드와 연결되도록 플립 칩 본딩된 제2반도체 칩을 포함하는 제2패키지 유닛; 및 상기 제2기판의 관통부를 관통하여 인접하는 상기 제1기판의 제2패드와 상기 제2기판의 제4패드 간을 전기적으로 연결시키는 금속 와이어를 포함한다.

Description

스택 패키지{Stack package}
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 크기를 줄일 수 있고, 신뢰성을 향상시킬 수 있는 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지는 금속 와이어 또는 범프 등을 통하여 전기적으로 연결된다.
한편, 상기 스택 패키지는 플립 칩 패키지(Flip Chip Package)를 스택하여 형성할 수 있는바, 상기 플립 칩 패키지는 반도체 칩의 본딩 패드 상에 전기적 연결을 위한 범프(bump)를 형성시켜 반도체 칩과 기판을 연결하는 구조를 갖는다.
상기 플립 칩 패키지는 범프를 통하여 전기적 연결이 이루어지기 때문에 낮은 높이를 갖는 패키지를 구현할 수 있을 뿐만 아니라, 패키지의 동작 속도를 향상시킬 수 있고, 소요 전력을 줄일 수 있으며 회로 설계를 단순화시킬 수 있어 패키지의 전기적 특성을 향상시킬 수 있다.
그러나, 상기 플립 칩 패키지를 이용한 스택 패키지는 패키지 유닛 간의 전기적인 연결이 솔더볼을 통하여 이루어짐으로써 반도체 패키지의 크기가 커지고, 솔더 조인트 부분의 신뢰성에 취약성을 가진다.
또한, 상기 패키지 유닛들의 적층시마다 솔더볼 연결을 위한 리플로우(Reflow) 공정을 수행함으로써 상기 패키지 유닛을 구성하는 반도체 칩 및 반도체 패키지의 신뢰성이 저하된다.
본 발명은 크기를 줄일 수 있고, 신뢰성을 향상시킬 수 있는 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 상면의 칩 실장 영역에 배치되는 제1패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제2패드를 포함하는 다수의 제1회로배선이 구비된 제1기판과 상기 제1기판 상에 제1패드와 연결되도록 플립 칩 본딩된 제1반도체 칩을 포함하는 제1패키지 유닛; 상기 제1패키지 유닛 상에 스택되며, 상면의 칩 실장 영역에 배치되는 제3패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제4패드를 포함하는 다수의 제2회로배선이 구비되며 상기 제1기판의 제2패드를 노출시키는 관통부가 구비된 제2기판과 상기 제2기판 상에 제3패드와 연결되도록 플립 칩 본딩된 제2반도체 칩을 포함하는 제2패키지 유닛; 및 상기 제2기판의 관통부를 관통하여 인접하는 상기 제1기판의 제2패드와 상기 제2기판의 제4패드 간을 전기적으로 연결시키는 금속 와이어를 포함한다.
상기 제2기판에서의 제4패드는 상기 제1기판에서의 제2패드와 쉬프트된 위치에 배치된다.
상기 제1기판의 제1회로배선들은 인접하는 제1회로배선들에 포함된 상기 제2패드가 반대되는 방향으로 배열되도록 교번적으로 형성된다.
상기 제2패키지 유닛은 상기 제1패키지 유닛 상에 상기 제1패키지 유닛의 제1반도체 칩 하면에 형성된 접착제 또는 접착 테이프를 매개로 부착된다.
상기 제2패키지 유닛은 제1패키지 유닛 상에 하나 이상이 스택된다.
상기 제2패키지 유닛들이 둘 이상 스택되는 경우, 상기 제2패키지 유닛들은 상부에 배치되는 제2패키지 유닛에 구비된 제2기판의 관통부가 하부에 배치되는 제2패키지 유닛의 제2회로배선 상에 배치되도록 스택된다.
상기 제2패키지 유닛들이 둘 이상 스택되는 경우, 상부에 배치되는 상기 제2패키지 유닛은 제2반도체 칩 하면에 형성된 접착제 또는 접착 테이프를 매개로 부 착된다.
상기 제1 및 제2패키지 유닛의 제1반도체 칩과 제1기판 사이 및 제2반도체 칩과 제2기판 사이에 각각 형성된 충진재를 더 포함한다.
상기 제1반도체 칩 측면을 포함한 제1기판 상부 및 상기 제2반도체 칩을 포함한 제2기판 상부를 감싸도록 형성된 봉지부를 더 포함한다.
상기 제1패키지 유닛의 제1기판 하면에 구비된 각 볼랜드에 부착된 외부접속단자를 더 포함한다.
본 발명은 금속 와이어가 지나갈 수 있는 있도록 관통부가 형성된 기판을 이용하여 형성된 플립 칩 패키지들을 스택하고, 상기 관통부를 관통하도록 금속 와이어로 상호 연결하여 스택 패키지를 형성함으로써 솔더 조인트의 신뢰성이 우수하고, 작은 크기를 갖는 스택 패키지를 형성할 수 있다.
또한, 플립 칩 패키지를 스택할 때마다 수행되었던 리플로우 공정을 외부회로에 부착시에만 적용하기 때문에 반도체 칩 및 플립 칩 패키지의 신뢰성을 향상시킬 수 있다.
본 발명은 플립 칩 패키지를 다수 스택하고, 상기 스택된 플립 칩 패키지 간을 금속 와이어로 연결하여 스택 패키지를 형성한다.
자세하게, 본 발명은 금속 와이어가 지나갈 수 있는 있도록 관통부가 형성된 기판을 이용하여 플립 칩 패키지를 형성하고, 상기 플립 칩 패키지들을 스택한 후, 상기 관통부을 관통하도록 상부 및 하부 패키지 간에 금속 와이어를 연결하여 스택 패키지를 형성한다.
따라서, 솔더볼과 같은 전기적 연결 수단이 아닌 금속 와이어로 연결된 스택 패키지를 형성함으로써 솔더 조인트의 신뢰성이 우수하고, 작은 크기를 갖는 스택 패키지를 형성할 수 있다.
또한, 플립 칩 패키지를 스택할 때마다 수행되었던 리플로우 공정을 외부회로에 부착시에만 적용하기 때문에 반도체 칩 및 플립 칩 패키지의 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 실시예에 따른 스택 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면이고, 도 2a 및 도 2b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 제1패키지 유닛 및 상기 제1패키지 유닛에 사용되는 기판을 도시한 도면이고, 도 3a 및 도 3b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 제2패키지 유닛 및 상기 제2패키지 유닛에 사용되는 기판을 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 스택 패키지는 최하부에 배치되는 제1패키지 유닛(100a) 상에 금속 와이어(160)에 의해 전기적으로 연결되는 하나 이상의 제2패키지 유닛(100b)이 스택되어 형성된다.
상기 상부에 배치되는 제2패키지 유닛(100b)은 하부에 배치되는 제1 또는 제2패키지 유닛(100a, 100b) 상에 상기 제1 또는 제2패키지 유닛(100a, 100b)의 제1 또는 제2반도체 칩(110a, 110b) 상에 형성된 접착제 또는 접착 테이프와 같은 접착 수단(230)을 매개로 부착된다.
상기 제1패키지 유닛(100a)의 제1반도체 칩(110a) 측면을 포함한 상기 제1기판(120a) 상부 및 상기 제2반도체 칩(110b)을 포함한 상기 제2기판(120b) 상부를 감싸도록 봉지부(170)가 형성되며, 상기 제1기판(120a) 하면의 각 볼랜드(128)에는 외부접속단자(150)가 부착된다.
본 발명에 따른 스택 패키지를 구성하는 상기 제1패키지 유닛(100a)은, 도 2a 및 도 2b에 도시된 바와 같이, 상면의 칩 실장 영역(S)에 배치되는 다수의 제1패드(122a) 및 상기 각 대응하는 제1패드(122a)와 연결되도록 상기 칩 실장 영역(S) 이외의 영역에 배치되는 다수의 제2패드(126a)를 포함하는 다수의 제1회로배선(124a)이 구비된 제1기판(120a) 상에 상면에 제1본딩 패드(114a)가 구비되고, 상기 제1본딩 패드(114a) 상에 제1범프(112a)가 형성된 제1반도체 칩(110a)이 플립 칩 본딩되어 이루어진다.
상기 제1반도체 칩(110a)은 제1기판(120a)과 상기 제1범프(112a)를 매개로 전기적으로 연결되며, 상기 제1기판(120a)의 하면에는 외부접속단자가 부착되는 다수의 볼랜드(128a)가 구비된다. 상기 제1기판(120a)과 제1반도체 칩(110a) 간에는 상기 제1범프(112a) 접합부의 피로 수명을 향상시키고 제1범프(112a)가 받는 응력의 일부를 흡수하는 충진재(140)가 형성된다.
상기 제1기판(120a)의 상기 각 제1패드(122a)와 제2패드(122a)를 포함하는 제1회로배선(124a)은, 도 2b에 도시된 바와 같이, 상기 제2패드(122a)가 순차적으 로 반대되는 방향으로 배열되도록 교번적으로 형성된다. 따라서, 상기 도 2a에서는 도 2b의 A-A'를 기준으로 절단한 결과, 일측의 제1패드(122a) 및 제2패드(126a)를 포함하는 제1회로배선(124a)은 도시되지 않는다.
또한, 본 발명에 따른 스택 패키지를 구성하는 상기 제2패키지 유닛은, 도 3a 및 도 3b에 도시된 바와 같이, 상면의 칩 실장 영역(S)에 배치되는 다수의 제3패드(122b) 및 상기 각 대응하는 제3패드(122b)와 연결되도록 상기 칩 실장 영역(S) 이외의 영역에 배치되는 다수의 제4패드(126b)를 포함하는 다수의 제2회로배선(124b)이 구비된 제2기판(120b) 상에 상면에 제2본딩 패드(114b)가 구비되고, 상기 제2본딩 패드(114b) 상에 제2범프(112b)가 형성된 제2반도체 칩(110b)이 플립 칩 본딩되어 이루어진다.
상기 제2반도체 칩(110b)은 상기 제2기판(120b)의 제3패드(122b)와 제2범프(112b)를 매개로 전기적으로 연결되며, 상기 제2기판(120b)과 제2반도체 칩(110b) 간에는 충진재(140)가 형성된다.
상기 제2기판(120b)의 상기 각 제3패드(122b)와 제4패드(122b)를 포함하는 제2회로배선(124b)은, 도 3b에 도시된 바와 같이, 상기 제4패드(122b)가 순차적으로 반대되는 방향으로 배열되도록 교번적으로 형성된다.
상기 제2기판(120b)에는 상기 제1기판(120a)의 제2패드(122a)와 대응하는 부분, 즉, 상기 제2회로배선(124b)이 형성된 방향의 반대 방향 부분에 가장자리 부분이 개방됨과 아울러 내측으로 연장되도록 형성된 관통부(H)가 구비된다.
상기 관통부(H)는 상기 제1기판(120a)에 교번적으로 구비된 제1회로배 선(124a)의 제2패드(122a)가 노출되도록 대응하는 상기 제2패드(122a)와 대응하는 위치에 형성되거나, 또는, 상기 제2기판(120b)의 제2회로배선(124b)은 상기 제1기판(120a)의 제1회로배선(124a)와 쉬프트된 위치, 즉, 상기 제2기판(120b)에 교번적으로 구비된 제2회로배선(124b)은 상기 관통부(H)의 측면으로 쉬프트되도록 형성된다.
상기 도 3a에서는 도 3b의 A-A'를 기준으로 절단한 결과, 일측의 제3패드(122b) 및 제4패드(126b)를 포함하는 제2회로배선(124b)은 도시되지 않는다.
따라서, 본 발명에 따른 스택 패키지에서 상부에 배치되는 제2패키지 유닛(100b)과 제1패키지 유닛(100a) 간에 형성되는 금속 와이어는 상기 제2패키지 유닛(100b)의 제2기판(120b)에 구비된 상기 관통부(H)를 관통하도록 형성된다.
아울러, 상기 제2패키지 유닛(100b)이 다수 스택되는 경우, 상부에 배치되는 제2패키지 유닛(100b)은 관통부(H)가 하부에 배치되는 제2패키지 유닛(100b)의 제2회로배선(124b)과 대응하는 위치에 형성되도록 상기 제2패키지 유닛(100b)들이 스택한다.
이상에서와 같이, 본 발명은 금속 와이어가 지나갈 수 있는 있도록 관통부가 형성된 기판을 이용하여 형성된 플립 칩 패키지를 스택하고, 솔더볼과 같은 전기적 연결 수단이 아닌 상기 관통부를 관통하는 금속 와이어로 연결된 스택 패키지를 형성함으로써 솔더 조인트의 신뢰성이 우수하고, 작은 크기를 갖는 스택 패키지를 형성할 수 있다.
또한, 플립 칩 패키지를 스택할 때마다 수행되었던 리플로우 공정을 외부회 로에 부착시에만 적용하기 때문에 반도체 칩 및 플립 칩 패키지의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 제1패키지 유닛 및 상기 제1패키지 유닛에 사용되는 기판을 도시한 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 제2패키지 유닛 및 상기 제2패키지 유닛에 사용되는 기판을 도시한 도면.

Claims (10)

  1. 상면의 칩 실장 영역에 배치되는 제1패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제2패드를 포함하는 다수의 제1회로배선이 구비된 제1기판과 상기 제1기판 상에 제1패드와 연결되도록 플립 칩 본딩된 제1반도체 칩을 포함하는 제1패키지 유닛;
    상기 제1패키지 유닛 상에 스택되며, 상면의 칩 실장 영역에 배치되는 제3패드 및 상기 칩 실장 영역 이외의 영역에 배치되는 제4패드를 포함하는 다수의 제2회로배선이 구비되며 상기 제1기판의 제2패드를 노출시키는 관통부가 구비된 제2기판과 상기 제2기판 상에 제3패드와 연결되도록 플립 칩 본딩된 제2반도체 칩을 포함하는 제2패키지 유닛; 및
    상기 제2기판의 관통부를 관통하여 인접하는 상기 제1기판의 제2패드와 상기 제2기판의 제4패드 간을 전기적으로 연결시키는 금속 와이어;를
    포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제2기판에서의 제4패드는 상기 제1기판에서의 제2패드와 쉬프트된 위치에 배치된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1기판의 제1회로배선들은 인접하는 제1회로배선들에 포함된 상기 제2패드가 반대되는 방향으로 배열되도록 교번적으로 형성된 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제2패키지 유닛은 상기 제1패키지 유닛 상에 상기 제1패키지 유닛의 제1반도체 칩 하면에 형성된 접착제 또는 접착 테이프를 매개로 부착된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제2패키지 유닛은 제1패키지 유닛 상에 하나 이상이 스택된 것을 특징으로 하는 스택 패키지.
  6. 제 5 항에 있어서,
    상기 제2패키지 유닛들이 둘 이상 스택되는 경우, 상기 제2패키지 유닛들은 상부에 배치되는 제2패키지 유닛에 구비된 제2기판의 관통부가 하부에 배치되는 제2패키지 유닛의 제2회로배선 상에 배치되도록 스택된 것을 특징으로 하는 스택 패키지.
  7. 제 5 항에 있어서,
    상기 제2패키지 유닛들이 둘 이상 스택되는 경우, 상부에 배치되는 상기 제2패키지 유닛은 제2반도체 칩 하면에 형성된 접착제 또는 접착 테이프를 매개로 부착된 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제1 및 제2패키지 유닛의 제1반도체 칩과 제1기판 사이 및 제2반도체 칩과 제2기판 사이에 각각 형성된 충진재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제 1 항에 있어서,
    상기 제1반도체 칩 측면을 포함한 제1기판 상부 및 상기 제2반도체 칩을 포함한 제2기판 상부를 감싸도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.
  10. 제 1 항에 있어서,
    상기 제1패키지 유닛의 제1기판 하면에 구비된 각 볼랜드에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
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