KR20090096181A - 스택 패키지 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 수직으로 적어도 하나 이상 스택되며, 각각 가장자리 부분에 다수의 전극 단자가 구비된 반도체 칩; 및 상기 스택된 반도체 칩들이 실장되는 실장 영역 및 상기 실장 영역의 외측으로 연장되고 상기 스택된 반도체 칩들의 측면에 배치되도록 상기 실장영역으로부터 절곡된 연장 영역을 가지며, 상기 연장 영역의 상면에 상기 스택된 반도체 칩들의 각 전극 단자와 전기적으로 연결되도록 구비된 연결 단자를 포함하는 기판을 포함한다.

Description

스택 패키지{Stack package}
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 전체 높이를 줄일 수 있고 공정을 단순화할 수 있는 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
상기 스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 패키지들을 스택하여 형성하는 방법으로 분류할 수 있다.
상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 반도체 패키지들 간 에 형성된 금속 와이어, 범프 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
그러나, 상기 금속와이어를 이용하여 형성된 스택 패키지는 금속와이어의 형성에 따른 각 반도체 칩들 간에 일정 간격이 필요하여 스택 패키지의 전체 높이가 높아지고, 금속와이어들 간의 길이가 달라 스택 패키지의 전기적인 특성이 열화되며, 봉지부 형성 공정에서 와이어 스윕(Sweep) 현상이 발생할 우려가 있다.
또한, 범프를 이용한 스택 패키지는 범프와 같은 전기적인 연결 매개가 필요하여 전체 패키지의 높이가 높아지고, 공정이 복잡해진다.
이울러, 상기 관통 실리콘 비아를 이용한 스택 패키지는 각 스택된 반도체 칩과 기판 간에 개별적으로 전기적인 연결을 형성할 수 없어 반도체 칩의 셀렉팅(Selecting)이 제한적이다.
본 발명은 전체 높이를 줄일 수 있고 공정을 단순화할 수 있는 스택 패키지에 관한 것이다.
본 발명에 따른 스택 패키지는, 수직으로 적어도 하나 이상 스택되며, 각각 가장자리 부분에 다수의 전극 단자가 구비된 반도체 칩; 및 상기 스택된 반도체 칩들이 실장되는 실장 영역 및 상기 실장 영역의 외측으로 연장되고 상기 스택된 반도체 칩들의 측면에 배치되도록 상기 실장영역으로부터 절곡된 연장 영역을 가지 며, 상기 연장 영역의 상면에 상기 스택된 반도체 칩들의 각 전극 단자와 전기적으로 연결되도록 구비된 연결 단자를 포함하는 기판을 포함한다.
상기 기판은 플렉스블 기판이다.
상기 연장 영역은 상기 실장 영역의 적어도 하나 이상의 면으로 연장된다.
상기 실장 영역의 하면에 구비된 볼랜드를 더 포함한다.
상기 볼랜드에 부착된 외부접속단자를 더 포함한다.
상기 전극 단자는 상기 연결 단자와 솔더를 매개로 연결된다.
본 발명은 가장자리에 다수의 재배선이 형성되고 스택된 반도체 칩들의 측면으로 연결 배선이 형성된 기판의 연장 부분을 절곡시켜 배치시키고, 상기 각 반도체 칩의 재배선과 상기 기판 연장 부분의 연결 배선을 전기적으로 연결하여 스택 패키지를 구성함으로써 전체 스택 패키지의 높이를 줄일 수 있으며, 공정이 단순화되어 스택 패키지의 제조 비용을 줄일 수 있다.
또한, 각 스택된 반도체 칩의 재배선에 직접적으로 연결 배선이 부착되기 때문에 용이하게 각 스택된 반도체 칩을 셀렉팅할 수 있다.
이하에서는 본 발명의 실시예에 따른 스택 패키지를 상세히 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 반도체 칩을 설명하기 위하여 도시한 도면이고, 도 2a 및 도 2b는 본 발명의 실시예에 따 른 스택 패키지를 구성하는 기판을 설명하기 위하여 도시한 도면이며, 도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면이다.
본 발명에 따른 스택 패키지는 수직으로 스택된 다수의 반도체 칩들과 상기 반도체 칩들이 배치되는 실장 영역 및 상기 각 반도체 칩들과 전기적으로 연결되는 연장 영역을 포함하는 기판으로 이루어진다.
자세하게, 도 1a를 참조하면, 본 발명에 따른 스택 패키지를 형성하기 위한 반도체 칩(110)은 상면에 다수의 본딩 패드(112)가 구비되며, 상기 각 본딩 패드(112)와 전기적으로 연결되어 가장자리 부분으로 연장되는 재배선(116)을 포함한다. 상기 반도체 칩(110) 가장자리 부분의 상기 재배선(116)은 스택 패키지의 형성시 용이한 전기적인 연결을 위하여 패드의 형태를 갖는 연결 단자(114)를 포함하며, 상기 연결 단자(114)를 포함하는 재배선(116)은 상기 반도체 칩(110)의 적어도 하나 이상의 면에 형성된다.
도 1b를 참조하면, 본 발명에 따른 스택 패키지를 형성하기 위하여 상기 반도체 칩(110)들은 접착제(미도시)를 매개로 수직으로 스택된다. 상기 반도에 칩(110)들은, 바람직하게, 페이스 다운 타입으로 스택되며, 이는 외부로 최상부에 배치되는 반도체 칩(110)의 연결 단자(114)를 포함하는 재배선(116)이 노출되는 것을 방지하기 위한 것이다.
상기 스택된 각 반도체 칩(110)들에 구비된 연결 단자(114)는 후술되는 기판과의 용이한 전기적인 연결을 위하여, 바람직하게, 동일한 수직적 위치에 형성된다. 상기 각 반도체 칩(110)들에 구비된 연결 단자(114)는 후술되는 기판의 연장 영역과의 전기적인 연결이 용이한 경우, 상이한 수직적 위치에 형성된다.
상기 스택된 반도체 칩들은 도 2a 및 도 2b에 도시된 바와 같이 구성된 기판(120)에 실장된다.
상기 기판(120)은 상술한 스택된 반도체 칩들이 배치되는 실장 영역(122) 및 상기 실장 영역(122)의 적어도 하나 이상의 면으로 연장된 연장 영역(124)을 포함하여 이루어진다. 상기 기판(120)은, 바람직하게, 플렉스블(Flexible)한 절연층(126) 및 볼랜드(134)와 연결 단자(130)를 포함하는 연결 배선(128)을 갖는 플렉스블 기판으로 이루어진다.
상기 볼랜드(134)는 상기 실장 영역(122)의 하면에 외부와의 전기적인 연결을 위하여 솔더볼과 같은 외부접속단자가 부착되도록 구비되고, 상기 연결 단자(130)는 상기 연장 영역(124)의 상면에 형성되며, 상기 대응하는 상기 볼랜드(134)들과 전기적으로 연결된다.
상기 연장 영역(124)의 연결 단자(130)는 상기 실장 영역(124)에 배치되는 스택된 각 반도체 칩들 가장자리의 전극 단자와 스택 패키지의 형성시 전기적으로 연결되도록 대응하는 위치에 형성된다. 상기 연결 단자(130)의 상면에는 상기 스택된 각 반도체 칩의 전극 단자와 전기적인 연결이 가능하도록 솔더(132)가 형성된다.
상기 기판(120)의 연장 영역(124)은 스택 패키지의 형성시, 상기 실장 영역(122) 상에 스택된 반도체 칩들과의 전기적인 연결을 위하여 상기 스택된 반도체 칩들의 측면에 배치되도록 절곡된다. 따라서, 상기 연장 영역(124)의 길이는 상기 실장 영역(122) 상에 스택된 반도체 칩(110)들의 높이에 비례한다.
한편, 상기 도 1a 및 도 1b와 도 2a 및 도 2b에 도시된 스택된 반도체 칩들 및 기판을 이용하여 형성된 스택 패키지는 도 3에 도시된 바와 같이 구성된다.
도 3을 참조하면, 기판(120)의 실장 영역(122) 상에 가장자리 부분에 다수의 전극 단자(114)가 구비된 반도체 칩(110)들이 수직적으로 스택된다.
상기 기판(120)의 연장 영역(124)은 절곡되어 상기 스택된 반도체 칩(110)들의 측면에 배치되며, 상기 연장 영역(124)에 형성된 연결 단자(130)는 상기 연결 단자(130) 상에 형성된 솔더(132)를 매개로 대응하는 상기 스택된 각 반도체 칩(110)의 전극 단자(114)와 부착되어 상기 스택된 반도체 칩(110)들과 상기 기판(120)은 전기적으로 연결된다.
상기 반도체 칩(110)과 기판(120)의 두께 차이로 상기 최하부에 스택된 반도체 칩(110)의 전극 단자(114)와 기판(120)의 연결 단자(130) 간의 연결이 용이하지 않을 수 있다. 이에 따라, 상기 기판(120)의 실장 영역(122) 상에는 일정 높이를 갖는 스페이서(136)가 구비될 수 있다. 상기 기판(120) 하면의 볼랜드(134)에는 솔더볼과 같은 외부접속단자(138)가 부착되어 본 발명에 따른 스택 패키지(100)가 구성된다.
이상에서와 같이, 본 발명은 가장자리에 다수의 재배선이 형성되고 스택된 반도체 칩들의 측면으로 연결 배선이 형성된 기판의 연장 부분을 절곡시켜 배치시키고, 상기 각 반도체 칩의 재배선과 상기 기판 연장 부분의 연결 배선을 전기적으로 연결하여 스택 패키지를 구성한다.
따라서, 전기적인 연결이 반도체 칩들의 측면에 배치되는 연장 부분을 통하여 이루어짐으로써 전체 스택 패키지의 높이를 줄일 수 있으며, 공정이 단순화되어 스택 패키지의 제조 비용을 줄일 수 있다.
또한, 각 스택된 반도체 칩의 재배선에 직접적으로 연결 배선이 부착되기 때문에 용이하게 각 스택된 반도체 칩을 셀렉팅(Selecting)할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 반도체 칩을 설명하기 위하여 도시한 도면.
도 2a 및 도 2b는 본 발명의 실시예에 따른 스택 패키지를 구성하는 기판을 설명하기 위하여 도시한 도면.
도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면.

Claims (6)

  1. 수직으로 적어도 하나 이상 스택되며, 각각 가장자리 부분에 다수의 전극 단자가 구비된 반도체 칩; 및
    상기 스택된 반도체 칩들이 실장되는 실장 영역 및 상기 실장 영역의 외측으로 연장되고 상기 스택된 반도체 칩들의 측면에 배치되도록 상기 실장영역으로부터 절곡된 연장 영역을 가지며, 상기 연장 영역의 상면에 상기 스택된 반도체 칩들의 각 전극 단자와 전기적으로 연결되도록 구비된 연결 단자를 포함하는 기판;
    을 포함하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 플렉스블 기판인 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 연장 영역은 상기 실장 영역의 적어도 하나 이상의 면으로 연장된 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 실장 영역의 하면에 구비된 볼랜드를 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 4 항에 있어서,
    상기 볼랜드에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 전극 단자는 상기 연결 단자와 솔더를 매개로 연결된 것을 특징으로 하는 스택 패키지.
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