KR20140144486A - 적층 패키지 및 제조 방법 - Google Patents

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Abstract

본드 핑거(bond finger)들을 가지는 기판 상에 실장되고 가장자리부에 제1접속부들을 가지는 제1칩(chip), 제1접속부의 일부를 측면 바깥으로 노출하고 가장자리부에 제2접속부들을 가지고 제1칩 상에 적층된 제2칩, 노출된 제1접속부의 일부와 본드 핑거를 연결하는 제1금속 와이어(metal wire), 및 노출된 제1접속부에 연결되고 제2칩의 측면을 따라 연장되어 제2접속부에 연결되는 측면 배선부를 포함하는 적층 패키지 및 제조 방법을 제시한다.

Description

적층 패키지 및 제조 방법{Stack package and manufacturing method for the same}
본 출원은 전자 소자의 패키지 기술에 관한 것으로서, 보다 상세하게는 적층 패키지 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체 기판에 집적될 수 있다. 메모리 반도체 칩 또한 칩 패키지(package) 형태로서, 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 제품에 채용되고 있다.
스마트 폰(smart phone)과 같은 전자 제품의 경량 및 소형화에 따라 전자 소자 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 또한, 단일 패키지 제품에 고용량 또는 다기능을 요구하고 있어, 다층으로 칩(chip)들을 적층한 적층 패키지를 보다 얇고 작은 크기로 구현하고자 노력하고 있다.
본 출원은 패키지의 두께를 보다 얇게 유도하고 크기의 증가를 억제할 수 있는 구조를 가지는 적층 패키지 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 본드 핑거(bond finger)들을 가지는 기판; 상기 기판 상에 실장되고 가장자리부에 제1접속부들을 가지는 제1칩(chip); 상기 제1접속부의 일부를 측면 바깥으로 노출하고 가장자리부에 제2접속부들을 가지고 상기 제1칩 상에 적층된 제2칩; 상기 노출된 제1접속부의 일부와 상기 본드 핑거를 연결하는 제1금속 와이어(metal wire); 및 상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부;를 포함하는 적층 패키지를 제시한다.
본 출원의 다른 일 관점은, 본드 핑거(bond finger)들을 가지는 기판; 상기 기판 상에 실장되고 가장자리부에 제1접속부들을 가지는 제1칩(chip); 상기 제1접속부의 일부를 측면 바깥으로 노출하고 가장자리부에 제2접속부들을 가지고 상기 제1칩 상에 적층된 제2칩; 상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 연결하는 제1금속 와이어(metal wire); 상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부; 상기 제2칩 상에 가장자리부에 제3접속부들을 가지고 상기 제2칩의 바깥으로 돌출되어 상기 제1금속 와이어가 상기 제1접속부에 접속될 여유 갭(gap)을 제공하도록 적층된 제3칩; 및 상기 제3접속부와 상기 본드 핑거들 중 하나를 연결하는 제2금속 와이어(metal wire)를 더 포함하는 적층 패키지를 제시한다.
본 출원의 다른 일 관점은, 본드 핑거(bond finger)들을 가지는 기판 상에 가장자리부에 제1접속부들을 가지는 제1칩(chip)을 실장하는 단계; 상기 제1접속부의 일부를 측면 바깥으로 노출하고 가장자리부에 제2접속부들을 가지고 제2칩을 상기 제1칩 상에 적층하는 단계; 상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 제1금속 와이어(metal wire)로 연결하는 단계; 및 상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부를 형성하는 단계;를 포함하는 적층 패키지 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 본드 핑거(bond finger)들을 가지는 기판 상에 가장자리부에 제1접속부들을 가지는 제1칩(chip)을 실장하는 단계; 가장자리부에 예비제2접속부들을 가지는 예비제2칩을 준비하는 단계; 상기 예비제2접속부의 일부가 잘려나가게 상기 예비제2칩의 상기 가장자리부 일부를 제거하여 크기를 줄인 제2접속부를 가지는 제2칩을 준비하는 단계; 상기 제1접속부의 일부를 측면 바깥으로 노출하도록 상기 제2칩을 상기 제1칩 상에 적층하는 단계; 상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 제1금속 와이어(metal wire)로 연결하는 단계; 및 상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부를 형성하는 단계;를 포함하는 적층 패키지 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 본드 핑거(bond finger)를 가지는 기판; 상기 기판 상에 실장되고 가장자리부에 제1접속부를 가지는 제1칩(chip); 제2접속부를 가장자리부에 가지고 상기 제1접속부의 일부가 노출되도록 상기 제1칩 상에 적층된 제2칩; 제3접속부를 가장자리부에 가지고 상기 제2접속부의 일부가 노출되도록 상기 제2칩 상에 적층된 제3칩; 상기 노출된 제1접속부의 일부와 상기 본드 핑거를 연결하는 금속 와이어(metal wire); 및 상기 노출된 제1접속부에 연결되고 상기 제2접속부 및 상기 제3접속부를 연결하는 측면 배선부;를 포함하는 적층 패키지를 제시한다.
본 출원의 실시예들에 따르면, 패키지의 두께를 보다 얇게 유도하고 크기의 증가를 억제할 수 있는 구조를 가지는 적층 패키지 및 제조 방법을 제시할 수 있다.
도 1 내지 도 12는 본 출원의 실시예에 따른 적층 패키지 및 제조 방법의 일례를 설명하기 위해서 제시한 도면들이다.
도 13 내지 도 16은 본 출원의 실시예들에 따른 적층 패키지 및 제조 방법의 다른 일례를 설명하기 위해서 제시한 도면들이다.
도 17은 본 출원의 실시예들에 따른 적층 패키지의 다른 일례를 설명하기 위해서 제시한 도면들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부", "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다의 기재는, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. "칩"의 기재는 집적회로가 집적된 반도체 칩을 의미할 수 있으며, DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다. 칩은 집적회로가 집적된 다이(die) 또는 기판(substrate)으로 해석될 수도 있다.
도 1을 참조하면, 적층 패키지(10)는 패키지 기판(100) 상에 칩들(210, 230, 250, 270)이 적층되어 구성될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있으며, 경우에 따라 인터포저(interposer)나 내장형 기판(embedded substrate)일 수도 있다. 패키지 기판(100)은 칩들(210, 230, 250, 270)과 전기적 신호적으로 연결될 접속 단자로서 본드 핑거(bond finger: 101)들을 구비할 수 있다. 본드 핑거(101)를 포함하는 배선들이 패키지 기판(100)에 더 구비될 수 있으며, 관통 비아(via: 도시되지 않음) 또는 본드 핑거(101)를 외부와 연결하는 외부 접속 단자(도시되지 않음)가 더 구비될 수 있다.
칩(210, 230, 250, 270)은 메모리(memory) 회로, 로직(logic) 회로, 통신 회로 등과 같은 집적 회로가 형성된 반도체 칩일 수 있으며, 실질적으로 동일한 기능 또는 동작을 위한 동일한 칩들이거나 또는 서로 다른 종류의 칩들이 적층될 수 있다. 칩들(210, 230, 250, 270)의 적층 시 접착층들(310, 330, 350, 370)들이 적층된 계면에 개입될 수 있다. 패키지 기판(100)과 제1칩(210) 사이에 제1접착층(310)이 개재되어 부착될 수 있고, 제1칩(210) 상에 제2접착층(330)이 개재되어 제2칩(230)이 부착될 수 있으며, 마찬가지로 제3접착층(350) 및 제4접착층(370)이 제3칩(350) 및 제4칩(370)의 부착을 위해 개재될 수 있다.
제1칩(210)은 패키지 기판(100) 상에 실장되고 가장자리부에 제1접속부(211)들을 가질 수 있다. 제1접속부(211)는 제1칩(210)의 가장자리부의 상면에 칩 패드 형태로 위치할 수 있다. 접속부는 전기적 또는 신호적 연결을 위한 연결 부재가 연결될 단자로, 칩 표면 상에 형성된 칩 패드(chip pad)를 의미할 수 있다. 경우에 따라, 접속부는 칩 패드에 연결되어 칩 패드를 전기적으로 연장하는 재배선(RDL)과 같은 연장부를 의미할 수 있다.
제1칩(210) 상에 제2칩(230)이 적층될 수 있다. 제2칩(230)은 가장자리부의 상측 표면에 제2접속부(231)들을 구비할 수 있다. 제1칩(210)에 적층된 제2칩(230)에 의해 제1접속부(211)의 일부는 가려지고, 다른 일부는 외부로 드러날 수 있다. 제1칩(210)의 제1접속부(211)는 크기 또는 면적의 일부, 실질적으로 절반 정도의 크기 또는 면적 부분이 제2칩(230) 외측으로 노출될 수 있다.
제2칩(230)은 제1칩(210) 보다 작은 크기 또는 폭을 가질 수 있다. 제1접속부(211)가 제1칩(210)의 양쪽 주변부에 배치되어 있을 경우 양방향에 있는 제1접속부(211)가 모두 측면 바깥으로 노출될 수 있다. 제2칩(230)이 제1칩(210) 보다 작은 경우에도, 실질적으로 동일한 기능 또는 동일한 동작을 위한 칩일 수 있다. 제1칩(210)과 제2칩(230)은 메모리 칩일 경우 실질적으로 용량이 같을 수 있다. 제2칩(230)의 제2접속부(231)는 제1접속부(211)에 비해 작은 크기 또는 폭을 가지게 구비될 수 있으며, 실질적으로 제1접속부(211)의 폭에 비해 절반의 폭을 가지게 구비되어, 제1접속부(211)가 절반 정도 제2칩(230)에 가려지도록 유도할 수 있다. 제2접속부(231)가 제2칩(230)의 가장자리부 상면에 형성된 칩 패드 형태일 때, 칩 패드의 단부가 제2칩(230)의 측면에 노출되도록 가장자리부 상면과 측면의 경계 모서리에까지 연장된 형상을 가질 수 있다.
노출된 제1접속부(211)의 일부와 본드 핑거(101)를 연결하는 연결 배선 부재로 제1금속 와이어(metal wire: 410)가 체결될 수 있다. 노출된 제1접속부(211)에 연결되고 제2칩(230)의 측면을 따라 연장되어 제2접속부(231)에 연결되는 제1측면 배선부(510)가 형성될 수 있다. 제1측면 배선부(510)는 도전 페이스트(paste)를 도포하여 신호 입출력 패드일 수 있는 제2접속부(231)와 제1접속부(211)를 상호 연결시킬 수 있다. 도시되지 않았으나 제1접속부(211) 주변과 제2접속부(231) 주변은 절연층이 도포되어 있을 수 있다.
제2칩(230) 상에 제3칩(250)이 적층될 수 있다. 제3칩(250)은 제1칩(210)과 실질적으로 동일한 칩으로 도입될 수 있으며, 제1칩(210)의 측면에 측면이 실질적으로 정렬되도록 제2칩(230) 상에 부착될 수 있다. 제3칩(250)은 제2칩(230)의 바깥으로 가장자리 일부가 돌출되도록 적층될 수 있다. 이에 따라, 제3칩(250)과 제1칩(210)의 가장자리 부분들 사이에 갭(gap)이 허용되고, 이러한 갭은 제1금속 와이어(410)가 제1접속부(211)에 접속될 여유 갭의 마진(margin)을 제공할 수 있다. 제3칩(250)과 제1칩(210)의 가장자리 부분들 사이에 여유 갭(gap)은, 제1금속 와이어(410)가 제3칩(250)의 하면에 원하지 않게 접촉하거나 부딪히는 불량을 억제할 수 있다. 이에 따라, 제1금속 와이어(410)의 높이 마진을 확보하기 위해서 별도의 두꺼운 두께의 스페이서(spacer: 도시되지 않음)를 칩(210, 230, 250)들 사이에 도입할 필요가 없어, 스페이서의 도입에 따라 패키지(10)의 두께가 증가되는 것을 유효하게 억제할 수 있다.
제3칩(250) 상에 제4칩(270)이 적층될 수 있다. 제4칩(270)은 제3칩(250) 보다 작은 크기 또는 폭을 가질 수 있다. 제4칩(270)이 제3칩(250) 보다 작은 경우에도 실질적으로 동일한 기능 또는 동일한 동작을 위한 칩일 수 있다. 제3칩(250)과 제4칩(270)은 메모리 칩일 경우 실질적으로 용량이 같을 수 있다. 제4칩(270)은 제2칩(230)과 실질적으로 동일한 칩으로 도입될 수 있으며, 제2칩(230)의 측면에 측면이 실질적으로 정렬되도록 제3칩(250) 상에 부착될 수 있다. 제4칩(270)은 가장자리부에 제4접속부(271)들을 가지고 제3칩(250)의 상면 가장자리부에 배치된 제3접속부(251)의 일부를 측면 바깥으로 노출하게 적층될 수 있다. 노출된 제3접속부(251)의 일부와 본드 핑거(101)를 연결하는 연결 배선 부재로 제2금속 와이어(450)가 체결될 수 있다. 제1 및 제2금속 와이어들(410, 450)은 동일한 본드 핑거(101)에 연결되거나 또는 서로 다른 본드 핑거(101)에 연결될 수 있다.
노출된 제3접속부(251)에 연결되고 제4칩(270)의 측면을 따라 연장되어 제4접속부(271)에 연결되는 제2측면 배선부(550)가 형성될 수 있다. 제1 및 제2측면 배선부(510, 550)들을 각각 제1 및 제2금속 와이어들(410, 450)을 감싸 고정하며 제1 및 제3접속부(211, 251)에 각각 연결될 수 있다. 이러한 경우, 제1 및 제2금속 와이어(410, 450)들이 후속되는 보호층(600)을 형성하는 몰딩(molding) 과정에서 원하지 않게 쓰러지거나 기울어지는 등의 불량이 유발되는 것을 유효하게 억제할 수 있다. 제1 및 제2측면 배선부(510, 550)들을 각각 제1 및 제2금속 와이어들(410, 450)을 감싸지 않으며 제1 및 제3접속부(211, 251)에 각각 연결될 수도 있다.
도 2를 참조하면, 가장자리부에 제1접속부(211)들의 배열을 가지는 제1칩(210)을 준비한다. 제1접속부(211)들은 에지형(edge type) 칩 패드 배열로 구비될 수 있다. 제1칩(210)의 양측 가장자리부 상면 부분에 제1접속부(211)들의 배열이 위치할 수 있다.
도 3을 참조하면, 가장자리부에 예비제2접속부(232)들의 배열을 가지는 예비제2칩(239)을 준비한다. 예비제2칩(239)은 제1칩(도 2의 210)과 실질적으로 동일한 칩일 수 있다. 또는, 예비제2칩(239)은 제1칩(210)과 다른 종류의 칩일 수도 있다. 예비제2칩(230)의 예비제2접속부(232)들은 에지형(edge type) 칩 패드 배열로 구비될 수 있다.
도 3과 함께 도 4를 참조하면, 예비제2접속부(232)의 일부, 예컨대, 절반 정도가 잘려나가도록 예비제2칩(239)의 가장자리부 일부를 제거하여, 도 4에 제시된 바와 같이, 크기를 줄인 제2접속부(231)를 가지는 제2칩(230)을 준비한다. 예비제2칩(239)의 가장자리부 일부를 절단선 C-C'을 따라 잘라 제거함으로써, 예비제2접속부(232)의 크기 또는 폭에 비해 실질적으로 절반 정도의 작은 크기 또는 폭을 가지는 제2접속부(231)를 유도한다. 제2칩(230)의 칩 크기 또는 폭 또한 예비제2칩(239)에 비해 작게 유도된다. 제2칩(230)의 양측 가장자리부 상면 부분들에 제2접속부(231)들의 배열이 위치할 수 있다. 제2접속부(231)는 제2칩(230)의 가장자리부 상면에 위치하고 상면과 측면의 경계 모서리까지 단부가 연장되는 형상을 가질 수 있다.
도 5를 참조하면, 본드 핑거(101)가 구비된 패키지 기판(100) 상에 도 2에 제시된 바와 같은 제1칩(210)을 제1접착층(310)을 이용하여 부착한다. 제1칩(210) 상에 도 4에 제시된 바와 같은 제2칩(230)을 제2접착층(330)을 이용하여 부착한다. 제2칩(230)은 제1칩(210)의 제1접속부(211)의 일부, 실질적으로 절반 정도를 측면 바깥으로 노출하도록 적층된다. 제2칩(230)의 제2접속부(231)는 제2칩(230)에 의해 가려진 제1접속부(211) 부분에 정렬되게 위치할 수 있어, 평면 형상을 보여주는 도 6에 제시된 바와 같이, 제2접속부(231)와 하측의 제1접속부(211)의 노출 부분(212)이 나란히 정렬 위치하게 제2칩(230)이 제1칩(210) 상에 적층될 수 있다.
도 7 및 도 8을 참조하면, 제1접속부(211)의 노출 부분(212)의 일부와 본드 핑거(101)를 제1금속 와이어(410)로 연결한다. 제1금속 와이어(410)는 금속 와이어 배선, 예컨대, 금(Au) 와이어를 이용하는 와이어 본딩 과정으로 형성될 수 있다. 제1금속 와이어(410)에 의해 제1칩(210)은 패키지 기판(100)의 본드 핑거(101)와 전기적 신호적으로 연결될 수 있다. 제2칩(230)이 제1칩(210) 상에 적층된 상태에서 와이어 본딩을 수행하는 과정으로 설명하지만, 와이어 본딩을 먼저 수행하고 제2칩(230)을 제1금속 와이어(410)가 연결된 제1칩(210) 상에 적층할 수도 있다.
도 9 및 도 10을 참조하면, 제1접속부(211)의 노출 부분(212)에 연결되고 제2칩(230)의 측면을 따라 연장되어 제2접속부(231)에 연결되는 제1측면 배선부(510)를 형성할 수 있다. 제1측면 배선부(510)는 도전성 페이스트(paste)를 제1접속부(211)의 노출 부분(212)에 도포하고, 인근하는 제2칩(230)의 측면을 덮게 연장하고, 측면에 인근하는 제2접속부(231)를 덮게 연장되도록 도포하여 형성할 수 있다. 이때, 제1측면 배선부(510)는 제1금속 와이어(410)를 감싸 고정하도록 제1금속 와이어(410)의 일부를 덮게 도포될 수 있다. 제1측면 배선부(510)가 제1금속 와이어(410)를 고정시키므로, 제1금속 와이어(410)가 후속 보호층(도 1의 600)을 형성하는 몰딩 과정에서 보호층(600)을 이루는 보호재, 예컨대, 에폭시몰딩재(EMC)의 흐름에 의해 쓸려 쓰러지거나 기울어져 이웃하는 다른 제1금속 와이어(410)나 다른 칩에 부딪히거나 접촉하여 단락되는 불량을 유효하게 방지할 수 있다. 제1측면 배선부(510)는 제1금속 와이어(410)를 덮지 않으며 제1접속부(211)의 노출 부분(212)에 연결되게 도포될 수도 있다. 또한, 제1칩(210) 상에 제2칩(230)이 적층된 경우를 예시하고 있지만, 제2칩(230) 상에 실질적으로 제2칩(230)과 동일한 형상의 다른 상부 칩(도시되지 않음)을 더 적층한 후 제1측면 배선부(510)가 이들 제2칩(230) 및 상부 칩을 전기적 신호적으로 연결하도록 형성될 수도 있다.
도 11을 참조하면, 제2칩(230) 상에 제3접착층(350)을 이용하여 제3칩(250)을 적층할 수 있다. 제3접착층(350)은 제1측면 배선부(510)의 제2접속부(231)을 덮는 부분을 덮게 도입되어, 제2칩(230) 상에 제3칩(250)을 부착시킬 수 있다. 제3칩(250)은 제1칩(210) 또는 제2칩(230)과 다른 종류의 칩으로 도입될 수 있으며, 또한, 도 2에 제시된 바와 같은 제1칩(210)의 제1접속부(211)의 배열과 실질적으로 동일한 형태로 제3접속부(251)들이 양쪽 가장자리부에 배열된 형태의 칩으로 도입될 수 있다. 메모리 칩을 적층하는 경우에 제3칩(250)은 제1칩(210)과 실질적으로 동일한 칩으로 도입되어, 제1칩(210)의 측면에 그 측면이 정렬되게 적층될 수 있다. 가장자리부에 제3접속부(251)들을 가지는 제3칩(250)은 제2칩(230)의 바깥으로 가장자리부가 돌출되도록 적층되며, 제1칩(210)의 가장자리부와 제3칩(250)의 가장자리부의 돌출된 부분 또는 오버행(overhang)되는 부분이 그 사이에 여유 갭(gap)을 제공할 수 있다. 여유 갭은 제1금속 와이어(410)가 제1접속부(211)에 접속될 여유 공간을 제공하여, 제1금속 와이어(410)의 일부가 제3칩(250)의 하면에 부딪히거나 접촉하지 않도록 갭 마진(gap margin)을 제공할 수 있다. 여유 갭은 실질적으로 제2칩(230)의 두께에 의해 그 높이 마진을 제공하므로, 제1금속 와이어(410)의 높이를 고려하여 별도의 두꺼운 스페이서(spacer)를 도입할 필요가 없다. 따라서, 적층 패키지(도 1의 10)의 높이를 실질적으로 증가시키지 않으면서도 제1, 제2 및 제3칩(210, 230, 250)의 적층이 가능하므로, 적층 패키지(10)의 두께를 보다 얇게 유도할 수 있다.
도 11을 다시 참조하면, 제3칩(250) 상에 제4칩(270)을 제4접착층(370)을 이용하여 부착 적층할 수 있다. 제4칩(270)은 도 5 및 도 6을 참조하여 설명한 제2칩(230)을 적층하는 과정과 마찬가지로, 제3칩(250)의 제3접속부(251)의 일부를 노출하도록 적층될 수 있다. 제4칩(270)은 도 3 및 도 4를 참조하여 설명한 제2칩(230)을 준비하는 과정과 마찬가지로 가장자리 일부를 잘라내는 과정으로 준비될 수 있다. 제4칩(270)은 다른 종류의 칩으로 도입될 수 있으나, 제2칩(230)의 제2접속부(231)의 배열과 실질적으로 동일한 형태로 배열된 제4접속부(271)의 배열을 구비하게 준비될 수 있다. 제4칩(270)은 제2칩(230)과 실질적으로 동일한 칩 형태로 준비될 수 있다.
도 11을 다시 참조하면, 제4칩(270)에 의해 노출된 제3칩(250)의 제3접속부(251)의 노출 부분에, 도 7 및 도 8을 참조하여 설명한 제1금속 와이어(410)를 형성하는 과정과 마찬가지로, 제2금속 와이어(450)을 연결시키는 와이어 본딩 과정을 수행할 수 있다. 제3접속부(251)의 노출 부분 일부와 본드 핑거(101)를 제2금속 와이어(450)가 전기적 신호적으로 연결한다. 제1측면 배선부(510)는 제3칩(250)의 오버행(overhang) 부분을 지지하는 역할을 수행하여, 제2금속 와이어(450)의 연결 과정에서 발생할 수 있는 바운싱(bouncing) 현상을 감소시킬 수 있다.
도 12를 참조하면, 제3접속부(241)의 노출 부분에 연결되고 제4칩(270)의 측면을 따라 연장되어 제4접속부(271)에 연결되는 제2측면 배선부(550)를 형성할 수 있다. 제2측면 배선부(550)는, 도 9 및 도 10을 참조하여 설명한 제1측면 배선부(510)를 형성하는 과정과 마찬가지로, 도전성 페이스트를 도포하여 형성할 수 있다. 제3 및 제4칩(250, 270)은 제1 및 제2칩(210, 230)을 적층하는 과정과 마찬가지로 적층될 수 있으며, 제4칩(270) 상에 별도의 추가적인 칩들 또한 제1 및 제2칩(210, 230)을 적층하는 과정과 마찬가지로 적층될 수 있다. 칩들(210, 230, 250, 270)이 다수 적층됨에도 불구하고, 제1 및 제2금속 와이어들(410, 450)과 제1 및 제2측면 배선부들(510, 550)을 포함하는 연결 배선 구조에 의해서, 칩들의 적층체가 차지하는 면적 또는 크기는 실질적으로 제1칩(210)의 면적 또는 크기 이상으로 증가되지 않아, 전체 적층 패키지(도 1의 10)의 크기가 유효하게 작은 크기로 유도될 수 있다. 이와 같이, 적층 패키지(10)의 크기가 작은 크기로 유지되고, 높이 또한 낮은 높이로 유지될 수 있으므로, 얇으면서도 작은 크기의 적층 패키지(10)를 구현하는 것이 가능하다.
적층된 칩들(210, 230, 250, 270)을 덮는 보호층(도 1의 600)을 EMC 몰딩 과정이나 유전층의 주입 등의 과정으로 형성하여, 적층 패키지(10)를 구현할 수 있다. 도 1 내지 도 12에서 접속부(211, 231, 251, 271)가 칩 패드의 배열로 구비된 경우를 예시하지만, 접속부(211, 231, 251, 271)는 연결 배선 구조에 연결되는 접속 단자로서 재배선(RDL)과 같은 칩 패드에 전기적 또는 신호적으로 연결된 연장부를 포함하는 부재로 변형될 수도 있다.
도 13을 참조하면, 적층 패키지(15)는 패키지 기판(1100) 상에 제1칩(1210), 제2칩(1230), 제3칩(1250) 및 제4칩(1270)들이 적층되어 구성될 수 있다. 패키지 기판(1100)은 칩들(1210, 1230, 1250, 1270)과 전기적 신호적으로 연결될 접속 단자로서 본드 핑거(1101)들을 구비할 수 있다. 칩들(210, 230, 250, 270)은 제1접착층(1310), 제2접착층(1330), 제3접착층(1350) 및 제4접착층(1370)을 각각 이용하여 부착될 수 있다.
제1칩(1210)은 가장자리부에 제1접속부(1211, 1213)들을 가질 수 있다. 제1접속부(1211, 1213)는 제1칩(1210)의 가장자리부의 상면에 구비된 제1칩 패드(1211) 및 제1칩 패드(1211)에 전기적 신호적으로 연결되는 제1연장부(1213), 및 제1절연층(1215)을 포함하는 구조로 구비될 수 있다. 제1절연층(1215)은 제1연장부(1213)의 패턴 형상을 노출하는 층으로 형성될 수 있다. 제1연장부(1213)는 재배선(RDL) 과정으로 형성될 수 있으며, 제1칩 패드(1211)에 전기적으로 접촉 연결되고, 가장자리부 상면과 측면의 경계 모서리까지 연장되는 도전층으로 구비될 수 있다.
제2칩(1230)은 가장자리부에 제2접속부(1231, 1233)들을 가질 수 있다. 제2접속부(1211, 1233)는 제2칩(1230)의 가장자리부의 상면에 구비된 제2칩 패드(1231) 및 제2칩 패드(1231)에 전기적 신호적으로 연결되는 제2연장부(1233), 및 제2절연층(1235)을 포함하는 구조로 구비될 수 있다. 제2절연층(1235)은 제2연장부(1233)의 패턴 형상을 노출하는 층으로 형성될 수 있다. 제2연장부(1233)는 재배선(RDL)일 수 있으며, 제2칩 패드(1231)에 전기적으로 접촉 연결되고, 가장자리부 상면과 측면의 경계 모서리까지 연장되는 도전층으로 구비될 수 있다.
가장자리부에 구비된 제3접속부(1251, 1253)는 제3칩(1250)의 가장자리부의 상면에 구비된 제3칩 패드(1251) 및 제3칩 패드(1251)에 전기적 신호적으로 연결되는 제3연장부(1253), 및 제3절연층(1255)을 포함하는 구조로 구비될 수 있다. 가장자리부에 구비된 제4접속부(1271, 1273)는 제4칩(1270)의 가장자리부의 상면에 구비된 제4칩 패드(1271) 및 제4칩 패드(1271)에 전기적 신호적으로 연결되는 제4연장부(1273), 및 제4절연층(1275)을 포함하는 구조로 구비될 수 있다. 제3칩(1250)은 실질적으로 제1칩(1210)과 동일한 형태의 칩으로 도입될 수 있다. 제4칩(1270)은 실질적으로 제2칩(1230)과 동일한 형태의 칩으로 도입될 수 있다.
제1칩(1210) 상에 제2칩(1230)이 적층될 수 있다. 제2칩(1230)은 양쪽 또는 한쪽 가장자리부의 상측 표면에 제2접속부(1231, 1233)들을 구비하고, 제1칩(1210) 상에 제1접속부(1211, 1213)의 제1연장부(1213)의 일부를 측면 바깥으로 노출하고, 다른 일부를 하측으로 덮어 가리게 적층될 수 있다. 제1칩(1210)의 제1연장부(1213)는 크기 또는 면적의 일부가 제2칩(1230) 외측으로 노출될 수 있다.
제2칩(1230)은 제1칩(1210) 보다 작은 크기 또는 폭을 가져, 한쪽 또는 양쪽 가장자리에 있는 제1연장부(1213)의 일부가 측면 바깥으로 노출되도록 유도할 수 있다. 이때, 제2칩(1230)의 제2연장부(1233)는 제1연장부(1213)에 비해 작은 크기 또는 폭을 가지게 구비될 수 있다.
노출된 제1연장부(1213)의 일부와 본드 핑거(101)를 연결하는 연결 배선 부재로 제1금속 와이어(1410)가 체결될 수 있다. 노출된 제1연장부(1213)에 연결되고 제2칩(1230)의 측면을 따라 연장되어 제2연장부(1233)에 연결되는 제1측면 배선부(1510)가 형성될 수 있다. 제1측면 배선부(1510)는 도전 페이스트(paste)를 도포하여 신호 입출력 단자일 수 있는 제2연장부(1233)와 제1연장부(1213)를 상호 연결시킬 수 있다.
제2칩(1230) 상에 제3칩(1250)이 적층될 수 있으며, 제1칩(1210)의 측면에 측면이 실질적으로 정렬되도록 제2칩(1230) 상에 부착될 수 있다. 제3칩(1250)은 가장자리부가 제2칩(1230)의 바깥으로 돌출되도록 적층될 수 있다. 제3칩(1250) 상에 제4칩(1270)이 적층될 수 있다. 노출된 제3연장부(1253)의 일부와 본드 핑거(101)를 연결하는 연결 배선 부재로 제2금속 와이어(1450)가 체결될 수 있다. 노출된 제3연장부(1253)에 연결되고 제4칩(1270)의 측면을 따라 연장되어 제4연장부(1273)에 연결되는 제2측면 배선부(1550)가 제1측면 배선부(1510)와 마찬가지로 형성될 수 있다. 제1 및 제2측면 배선부(1510, 1550)들을 각각 제1 및 제2금속 와이어들(1410, 1450)을 감싸 고정하며 제1 및 제3연장부(1213, 1253)에 각각 연결될 수 있다. 제1 및 제2측면 배선부(1510, 1550)들을 각각 제1 및 제2금속 와이어들(1410, 1450)을 감싸지 않으며 제1 및 제3연장부(1213, 1253)에 각각 연결될 수도 있다. 이후에, 적층 패키지(15)를 보호하는 보호층(1600)을 형성할 수 있다.
도 14를 참조하면, 가장자리부에 제1접속부(1211, 1213)들의 배열을 가지는 제1칩(1210)을 준비한다. 제1칩(1210)은, 도 2를 참조하여 설명한 바와 마찬가지로, 에지형(edge type) 제1칩 패드(1211)들을 양측 가장자리부에 구비할 수 있다. 제1칩 패드(1211)에 전기적 신호적으로 연결되는 제1연장부(1213), 및 제1절연층(1215)을 재배선(RDL) 과정으로 형성할 수 있다. 제1절연층(1215)은 제1연장부(1213)들 사이를 절연하여 분리하는 층으로 형성될 수 있다. 제1연장부(1213)는 제1칩 패드(1211)에 전기적으로 접촉 연결되고, 가장자리부 상면과 측면의 경계 모서리까지 또는 모서리에 인근하는 영역까지 연장되는 도전층으로 형성될 수 있다.
도 15를 참조하면, 가장자리부에 예비제2접속부(1231, 1234)들의 배열을 가지는 예비제2칩(1239)을 준비한다. 예비제2칩(1239)의 예비제2접속부(1231, 1234)들은 에지형 제2칩 패드(1231) 배열 및 제2칩 패드(1231)에 전기적 신호적으로 연결되는 예비제2연장부(1234)를 포함하는 구조로 구비될 수 있다. 예비제2연장부(1234)는 재배선(RDL) 과정으로 형성될 수 있다. 제2절연층(1235)은 예비제2연장부(1234)들 사이를 절연하여 분리하는 층으로 형성될 수 있다.
도 16을 도 15와 함께 참조하면, 예비제2접속부(1231, 1234)의 일부, 실질적으로는 예비제2연장부(1234)의 일부가 잘려나가도록 예비제2칩(1239)의 가장자리부 일부를, 도 4를 참조하여 설명한 바와 마찬가지로 제거한다. 가장자리부 일부를 잘라내어 제거하여 크기를 줄인 제2칩(1230)을 준비한다. 예비제2칩(1239)의 가장자리부 일부를 절단선 D-D'을 따라 잘라 제거할 수 있다. 제2칩(1230)의 제2연장부(1233)가 예비제2연장부(1234)의 일부를 잘라내어 준비되므로, 제2칩 패드(1231)은 도 4를 참조하여 설명한 바와 달리 잘려나가지 않고 유지될 수 있다.
준비된 제1칩(도 14의 1210) 및 제2칩(도 16의 1230)을 도 13에 제시된 바와 같이 적층하여 적층 패키지(도 13의 15)를 구현할 수 있다. 제1칩(도 14의 1210) 및 제2칩(도 16의 1230)을 적층하고, 제1금속 와이어(도 13의 1410) 및 제1측면 배선부(도 13의 1510)를 형성한다. 제2칩(1230) 상에 제3칩(도 13의 1250) 및 제4칩(도 13의 1270)을 적층하고, 제2금속 와이어(도 13의 1450) 및 제2측면 배선부(도 13의 1550)을 형성할 수 있다.
도 17을 참조하면, 적층 패키지는 본드 핑거(1101)를 가지는 기판(1100) 상에 제1접착층(1310)을 개재하여 제1칩(1210)이 실장되고, 제1칩(1210)은 가장자리부에 제1접속부(1211)를 가질 수 있다. 제2칩(1230)은 제2접착층(1330)을 개재하여 제1칩(1210) 상에 적층되고, 제2접속부(1231)를 가장자리부에 가질 수 있다. 제2칩(1230)은 제1칩(1210)의 제1접속부(1211)의 일부가 노출되도록 제1칩(1210) 상에 적층될 수 있다. 제3칩(1250)은 제3접착층(1250)을 개재하여 제2칩(1230) 상에 적층되고, 제3접속부(1251)를 가장자리부에 가질 수 있다. 제3칩(1250)은 제2칩(1230)의 제2접속부(1231)의 일부가 노출되도록 제2칩(1230) 상에 적층될 수 있다.
제1칩(1210)의 제1접속부(1211)의 노출된 일부와 본드 핑거(1101)를 금속 와이어(metal wire: 1400)가 전기적으로 연결할 수 있다. 제1칩(1210)의 제1접속부(1211)의 노출된 부분과, 제2칩(1230)의 노출된 제2접속부(1231) 부분 및 제3칩(1250)의 제3접속부(1251)의 노출된 부분을 측면 배선부(1500)이 전기적으로 연결할 수 있다.
제1칩(1210)의 제1접속부(1211)는 제1칩(1210)의 측면과 이격되게 위치할 수 있다. 제2칩(1230)의 제2접속부(1231)는 제2칩(1230)의 측면으로 일부 측면이 노출될 수 있다. 제3칩(1250)의 제3접속부(1251)는 제3칩(1250)의 측면으로 일부 측면이 노출될 수 있다. 제2칩(1230)의 제2접속부(1231)는 제1접속부(1211)에 비해 좁은 선폭을 가질 수 있고, 제3접속부(1251)는 제2접속부(1231)에 비해 좁은 선폭을 가질 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판, 210, 230, 250, 270: 칩,
211, 231, 251, 271: 접속부, 410, 450: 금속 와이어,
510, 550: 도전성 페이스트 측면 배선부.

Claims (46)

  1. 본드 핑거(bond finger)를 가지는 기판;
    상기 기판 상에 실장되고 가장자리부에 제1접속부를 가지는 제1칩(chip);
    제2접속부를 가장자리부에 가지고 상기 제1접속부의 일부가 노출되도록 상기 제1칩 상에 적층된 제2칩;
    상기 노출된 제1접속부의 일부와 상기 본드 핑거를 연결하는 금속 와이어(metal wire); 및
    상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 측면 배선부;를 포함하는 적층 패키지.
  2. 제1항에 있어서,
    상기 제1접속부는
    상기 제1칩의 양측 가장자리부들에 각각 위치하고,
    상기 제2칩이 상기 제1접속부를 일부 노출하는 적층 패키지.
  3. 제1항에 있어서,
    상기 제1칩과 상기 제2칩은
    실질적으로 동일한 기능을 수행하는 칩인 적층 패키지.
  4. 제1항에 있어서,
    상기 제1칩과 상기 제2칩은
    실질적으로 동일한 용량의 메모리 칩인 적층 패키지.
  5. 제1항에 있어서,
    상기 측면 배선부는
    상기 금속 와이어를 감싸는 적층 패키지.
  6. 제1항에 있어서,
    상기 제2접속부는
    상기 제2칩의 가장자리부 상면에 위치하고 상기 상면과 상기 측면의 경계 모서리까지 연장된 적층 패키지.
  7. 제1항에 있어서,
    상기 제2접속부는
    상기 제2칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하는 적층 패키지.
  8. 본드 핑거(bond finger)를 가지는 기판;
    상기 기판 상에 실장되고 가장자리부에 제1접속부를 가지는 제1칩(chip);
    상기 제1접속부의 일부를 측면 바깥으로 노출하고 가장자리부에 제2접속부를 가지고 상기 제1칩 상에 적층된 제2칩;
    상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 연결하는 제1금속 와이어(metal wire);
    상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부;
    상기 제2칩 상에 가장자리부에 제3접속부를 가지고 상기 제2칩의 바깥으로 돌출되어 상기 제1금속 와이어가 상기 제1접속부에 접속될 여유 갭(gap)을 제공하도록 적층된 제3칩; 및
    상기 제3접속부와 상기 본드 핑거를 연결하는 제2금속 와이어(metal wire)를 포함하는 적층 패키지.
  9. 제8항에 있어서,
    상기 제1측면 배선부는
    상기 제3칩의 돌출된 부분을 지지하는 적층 패키지.
  10. 제8항에 있어서,
    상기 제3칩의 측면은
    상기 제1칩의 측면에 실질적으로 정렬되게 상기 제2칩 상에 적층된 적층 패키지.
  11. 제8항에 있어서,
    상기 제1칩 내지 제4칩은
    실질적으로 동일한 기능을 수행하는 칩인 적층 패키지.
  12. 제8항에 있어서,
    상기 제1칩 내지 제4칩은
    실질적으로 동일한 용량의 메모리 칩인 적층 패키지.
  13. 제8항에 있어서,
    상기 제1 및 제2칩들 각각은
    양측 가장자리부 상면 부분들에 각각 상기 제1 및 제2접속부들을 가지는 적층 패키지.
  14. 제13항에 있어서,
    상기 제2칩은 상기 제1칩 보다 작은 폭을 가져 상기 제1칩 상에 상기 제1접속부의 일부를 측면 바깥으로 노출하게 적층된 적층 패키지.
  15. 제8항에 있어서,
    상기 제2접속부는
    상기 제2칩의 가장자리부 상면에 위치하고 상기 상면과 상기 측면의 경계 모서리까지 연장된 적층 패키지.
  16. 제8항에 있어서,
    상기 제2접속부는
    상기 제2칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하는 적층 패키지.
  17. 제8항에 있어서,
    상기 제2접속부는
    상기 제2칩의 가장자리부 상면에 형성된 칩 패드(pad)를 포함하고,
    상기 제2칩은 상기 칩 패드의 단부를 측면으로 노출하는 적층 패키지.
  18. 제8항에 있어서,
    상기 제1측면 배선부는
    도전성 페이스트(paste)층을 포함하는 적층 패키지.
  19. 제8항에 있어서,
    상기 제1측면 배선부는
    상기 제1금속 와이어를 감싸 고정하며 상기 제1접속부에 연결된 적층 패키지.
  20. 본드 핑거(bond finger)들을 가지는 기판 상에 가장자리부에 제1접속부들을 가지는 제1칩(chip)을 실장하는 단계;
    상기 제1접속부의 일부가 노출되도록 가장자리부에 제2접속부들을 가진 제2칩을 상기 제1칩 상에 적층하는 단계;
    상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 제1금속 와이어(metal wire)로 연결하는 단계; 및
    상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부를 형성하는 단계;를 포함하는 적층 패키지 제조 방법.
  21. 제20항에 있어서,
    상기 제2접속부가 측면으로 노출되도록 가장자리부 일부를 절단하여 상기 제2칩을 준비하는 단계를 더 포함하는 적층 패키지 제조 방법.
  22. 제20항에 있어서,
    가장자리부에 제3접속부들을 가지는 제3칩을 상기 제2칩의 바깥으로 돌출되어 상기 제1금속 와이어가 상기 제1접속부에 접속될 여유 갭(gap)을 제공하도록 상기 제2칩 상에 적층하는 단계; 및
    상기 제3접속부와 상기 본드 핑거들 중 하나를 제2금속 와이어(metal wire)로 연결하는 단계를 더 포함하는 적층 패키지 제조 방법.
  23. 제22항에 있어서,
    상기 제3칩의 측면이
    상기 제1칩의 측면에 실질적으로 정렬되게 상기 제2칩 상에 적층하는 적층 패키지 제조 방법.
  24. 제22항에 있어서,
    상기 제3칩 상에 상기 제3접속부의 일부가 노출하도록 가장자리부에 제4접속부를 가진 제4칩을 상기 제3칩 상에 적층하는 단계; 및
    상기 노출된 제3접속부에 연결되고 상기 제4칩의 상기 측면을 따라 연장되어 상기 제4접속부에 연결되는 제2측면 배선부를 형성하는 단계를 더 포함하는 적층 패키지 제조 방법.
  25. 제24항에 있어서,
    상기 제4칩의 측면이
    상기 제2칩의 측면에 실질적으로 정렬되게 상기 제3칩 상에 적층되는 적층 패키지 제조 방법.
  26. 제20항에 있어서,
    상기 제1 및 제2칩들 각각은
    양측 가장자리부 상면 부분들에 각각 상기 제1 및 제2접속부들을 가지는 적층 패키지 제조 방법.
  27. 제20항에 있어서,
    상기 제2접속부는
    상기 제2칩의 가장자리부 상면에 위치하고 상기 상면과 상기 측면의 경계 모서리까지 연장되는 적층 패키지 제조 방법.
  28. 제20항에 있어서,
    상기 제2접속부는
    상기 제2칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하는 적층 패키지 제조 방법.
  29. 제20항에 있어서,
    상기 제1측면 배선부는
    도전성 페이스트(paste)층을 포함하여 형성되는 적층 패키지 제조 방법.
  30. 제20항에 있어서,
    상기 제2칩은
    상기 제1칩 보다 작은 폭을 가져 상기 제1칩 상에 상기 제1접속부의 일부를 측면 바깥으로 노출하게 적층되는 적층 패키지 제조 방법.
  31. 본드 핑거(bond finger)들을 가지는 기판 상에 가장자리부에 제1접속부들을 가지는 제1칩(chip)을 실장하는 단계;
    가장자리부에 예비제2접속부들을 가지는 예비제2칩을 준비하는 단계;
    상기 예비제2접속부의 일부가 잘려나가게 상기 예비제2칩의 상기 가장자리부 일부를 제거하여 크기를 줄인 제2접속부를 가지는 제2칩을 준비하는 단계;
    상기 제1접속부의 일부를 측면 바깥으로 노출하도록 상기 제2칩을 상기 제1칩 상에 적층하는 단계;
    상기 노출된 제1접속부의 일부와 상기 본드 핑거들 중 하나를 제1금속 와이어(metal wire)로 연결하는 단계; 및
    상기 노출된 제1접속부에 연결되고 상기 제2칩의 상기 측면을 따라 연장되어 상기 제2접속부에 연결되는 제1측면 배선부를 형성하는 단계;를 포함하는 적층 패키지 제조 방법.
  32. 제31항에 있어서,
    상기 예비제2칩은 상기 제1칩과 실질적으로 동일한 칩으로 준비되는 적층 패키지 제조 방법.
  33. 제31항에 있어서,
    상기 예비제2칩의 상기 가장자리부 일부를 제거하는 단계는
    상기 제2칩이 상기 제1칩에 비해 작은 크기를 가지도록 상기 예비제2칩의 가장자리 일부를 잘라내는 적층 패키지 제조 방법.
  34. 제31항에 있어서,
    가장자리부에 제3접속부들을 가지는 제3칩을 상기 제2칩의 바깥으로 돌출되어 상기 제1금속 와이어가 상기 제1접속부에 접속될 여유 갭(gap)을 제공하도록 상기 제2칩 상에 적층하는 단계; 및
    상기 제3접속부와 상기 본드 핑거들 중 하나를 제2금속 와이어(metal wire)로 연결하는 단계를 더 포함하는 적층 패키지 제조 방법.
  35. 제31항에 있어서,
    상기 제1측면 배선부는
    상기 제1금속 와이어를 감싸 고정하며 상기 제1접속부에 연결되는 적층 패키지 제조 방법.
  36. 제31항에 있어서,
    상기 예비제2접속부는
    상기 예비제2칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하고,
    상기 예비제2칩의 상기 가장자리부 일부를 제거하는 단계는
    상기 연장부의 일부를 잘라내도록 수행되는 적층 패키지 제조 방법.
  37. 제31항에 있어서,
    상기 예비제2접속부는
    상기 예비제2칩 상면에 형성된 칩 패드(pad)를 포함하고,
    상기 예비제2칩의 상기 가장자리부 일부를 제거하는 단계는
    상기 칩 패드의 일부를 잘라내도록 수행되는 적층 패키지 제조 방법.
  38. 본드 핑거(bond finger)를 가지는 기판;
    상기 기판 상에 실장되고 가장자리부에 제1접속부를 가지는 제1칩(chip);
    제2접속부를 가장자리부에 가지고 상기 제1접속부의 일부가 노출되도록 상기 제1칩 상에 적층된 제2칩;
    제3접속부를 가장자리부에 가지고 상기 제2접속부의 일부가 노출되도록 상기 제2칩 상에 적층된 제3칩;
    상기 노출된 제1접속부의 일부와 상기 본드 핑거를 연결하는 금속 와이어(metal wire); 및
    상기 노출된 제1접속부에 연결되고 상기 제2접속부 및 상기 제3접속부를 연결하는 측면 배선부;를 포함하는 적층 패키지.
  39. 제38항에 있어서,
    상기 제2접속부는
    상기 제2칩의 양측 가장자리부들에 각각 위치하고,
    상기 제3칩이 상기 제2접속부를 일부 노출하는 적층 패키지.
  40. 제38항에 있어서,
    상기 제1칩 내지 상기 제3칩은
    실질적으로 동일한 기능을 수행하는 칩인 적층 패키지.
  41. 제38항에 있어서,
    상기 제1칩 내지 상기 제3칩은
    실질적으로 동일한 용량의 메모리 칩인 적층 패키지.
  42. 제38항에 있어서,
    상기 측면 배선부는
    상기 금속 와이어를 감싸는 적층 패키지.
  43. 제38항에 있어서,
    상기 제2접속부는
    상기 제2칩의 가장자리부 상면에 위치하고 상기 상면과 상기 측면의 경계 모서리까지 연장된 적층 패키지.
  44. 제38항에 있어서,
    상기 제2접속부는
    상기 제2칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하고,
    상기 제3접속부는
    상기 제3칩의 가장자리부 상면에 위치하고 상기 상면과 상기 측면의 경계 모서리까지 연장된 적층 패키지.
  45. 제44항에 있어서,
    상기 제3접속부는
    상기 제3칩 상면에 형성된 칩 패드(pad); 및
    상기 칩 패드에 연결되고 상기 가장자리부 상면과 상기 측면의 경계 모서리까지 연장된 연장부;를 포함하는 적층 패키지.
  46. 제38항에 있어서,
    상기 제2접속부는
    상기 제1접속부에 비해 좁은 선폭을 가지고,
    상기 제3접속부는
    상기 제2접속부에 비해 좁은 선폭을 가지는 적층 패키지.
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