KR102001416B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지는 기판과, 기판을 향하는 면의 반대측에서 제1 평탄면을 가지는 제1 칩과, 기판과 제1 칩과의 사이의 공간을 채우면서 제1 칩의 측벽들을 덮고 제1 평탄면과 동일 평면상에 있는 제2 평탄면을 가지는 언더필 패턴과, 제1 칩의 제1 평탄면 위에 적층된 제2 칩을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 복수의 칩이 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자의 고속화, 고집적화에 따라, 반도체 패키지 내의 반도체 칩들 사이의 접속 기술도 기존의 와이어 본딩 (wire bonding) 방식 또는 패키지-온-패키 지(Package on Package, PoP) 방식으로부터 반도체 칩들을 미세 범프 (bump)로 직접 접속하는 3차원 시스템-인-패키지 (System-In-Package, SIP) 방식으로 발전하고 있다. 반도체 칩이 점차 고집적화 및 소형화되어 감에 따라, 반도체 패키지도 소형화되고 있다. 특히, 반도체 칩의 고집적화로 인하여 입출력 핀(pin)의 수가 비약적으로 증가하면서, TSV (through silicon via) 전극을 이용한 접속 기술의 개발이 확대되고, 이를 이용한 반도체 칩 적층 구조를 범용적으로 적용하려는 시도가 확산되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 적층 대상의 칩들 중 상부 및 하부에 위치되는 칩들의 크기 차이에 제약을 받지 않고 안정적인 적층 및 실장 구조를 제공할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 적층 대상의 칩들 중 상부 및 하부에 위치되는 칩들의 크기 차이에 제약을 받지 않고 안정적인 적층 및 실장 구조를 제공할 수 있으며, 칩의 와피지(warpage)를 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지는 기판과, 상기 기판상에 실장되고, 상기 기판을 향하는 면의 반대측에서 제1 평탄면을 가지는 제1 칩과, 상기 기판과 상기 제1 칩과의 사이의 공간을 채우면서 상기 제1 칩의 측벽들을 덮고, 상기 제1 평탄면과 동일 평면상에 있는 제2 평탄면을 가지는 언더필 (underfill) 패턴과, 상기 제1 칩의 상기 제1 평탄면 위에 적층된 제2 칩을 포함한다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지의 제조 방법에서는 서포트(support) 위에 기판을 부착한다. 제1 칩을 상기 기판상에 실장한다. 상기 기판과 상기 제1 칩과의 사이의 공간을 채우면서 상기 제1 칩의 측벽들을 덮는 제1 언더필층을 형성한다. 상기 제1 칩의 백사이드 (backside) 및 상기 제1 언더필층을 연마하여, 제1 평탄면을 가지는 연마된 제1 칩과, 상기 제1 평탄면과 동일 평면상에 있는 제2 평탄면을 가지는 제1 언더필 패턴을 형성한다. 상기 제1 평탄면 위에 상기 제2 칩을 적층한다. 상기 기판상에 상기 제1 칩 및 상기 제2 칩을 밀봉하는 몰드층을 형성한다. 상기 기판을 상기 서포트로부터 분리한다.
본 발명의 기술적 사상에 의하면, 적층 대상의 칩들 중 상부에 적층되는 칩의 크기가 하부에 위치되는 칩의 크기보다 큰 경우에도 안정적으로 적층된 실장 구조를 얻을 수 있으며, 칩의 와피지가 억제된 반도체 패키지를 얻을 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 단면도이다.
도 3a 및 도 3b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부(要部) 평면도 및 단면도이다.
도 4a 및 도 4b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부 평면도 및 단면도이다.
도 5a 및 도 5b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부 평면도 및 단면도이다.
도 6a 및 도 6b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부 평면도 및 단면도이다.
도 7a 내지 도 7k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지에서 기판상에 복수의 제1 칩이 상호 이격된 상태로 플립 칩 실장된 상태를 보여주는 평면도이다.
도 8b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지에서 기판상에서 복수의 제1 칩 위에 복수의 제2 칩이 적층된 구성을 예시한 평면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 집적회로 소자를 개략적으로 보여주는 평면도이다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 보여주는 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100)의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 기판(110)과, 상기 기판(110)상에 실장된 제1 칩(120)과, 상기 제1 칩(120) 위에 적층된 제2 칩(140)을 포함한다.
상기 기판(110)은 베이스층(112), 기판 패드(114), 및 외부 연결 패드(116)를 포함한다.
상기 베이스층(112) 내에는 상기 기판 패드(114) 및 외부 연결 패드(116)를 전기적으로 연결하기 위한 배선 패턴(도시 생략)이 배치될 수 있다. 일부 실시예들에서, 상기 기판(110)은 PCB (printed circuit board)로 이루어질 수 있다. 상기 PCB는 내부에 배선 패턴들을 포함하는 다층 배선 구조를 포함할 수 있다.
상기 베이스층(112)의 양측 표면에는 각각 상기 기판 패드(114) 및 외부 연결 패드(116)를 노출시키는 패시베이션층(102, 104)이 형성되어 있다.
일부 실시예들에서, 상기 기판(110)은 하나의 강성(rigid) 기판으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 복수의 강성 기판으로 이루어지는 다중층, 또는 적어도 하나의 가요성 인쇄 회로 기판과 적어도 하나의 강성 평판으로 이루어지는 다중층으로 이루어질 수 있다. 상기 강성 평판은 배선 패턴 및 접속 패드를 포함할 수 있다.
상기 외부 연결 패드(116)에는 솔더볼(118)이 부착될 수 있다. 상기 솔더볼(118)은 외부 장치와의 전기적 접속을 위한 것으로 Sn, Pb, Ni, Au, Ag, Cu, 및 Bi 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 도 1에는 7 개의 솔더볼(118)이 도시되어 있지만, 이는 예시에 불과한 것으로, 상기 솔더볼(118)의 개수는 필요에 따라 변경될 수 있다.
상기 제1 칩(120)은 상기 기판(110)을 향하는 면(120A)의 반대측에서 제1 평탄면(120P)을 가진다.
상기 제1 칩(120)은 바디층(122), 패시베이션층(124), 및 복수의 TSV 전극(126)을 포함한다. 상기 바디층(122)은 반도체 기판(도시 생략), 상기 반도체 기판상에 형성된 집적 회로층(도시 생략), 및 상기 집적 회로층을 덮는 층간 절연막(도시 생략)을 포함할 수 있다. 상기 복수의 TSV 전극(126)은 상기 바디층(122)의 적어도 일부를 관통하여 형성되며, 상기 바디층(122)에 포함된 다층 배선 패턴(도시 생략)에 연결될 수 있다. 일부 실시예들에서, 상기 복수의 TSV 전극(126)은 비아-미들 (via-middle) 구조로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 TSV 전극(126)은 비아-퍼스트 (via-first) 또는 비아-라스트 (via-last) 구조로 형성될 수도 있다.
일부 실시예들에서, 상기 복수의 TSV 전극(126)은 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 복수의 TSV 전극(126)은 장벽 금속층(도시 생략) 및 배선 금속층(도시 생략)을 포함할 수 있다. 상기 장벽 금속층은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선 금속층은 Cu, Al, Au, Be, Bi, Co, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, 및 Zr 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 복수의 TSV 전극(126)과 상기 바디층(122)과의 사이에는 비아 절연막(도시 생략)이 개재될 수 있다. 상기 비아 절연막은 제1 칩(120)에 포함된 회로 소자들과 상기 복수의 TSV 전극(126)이 직접 접촉되는 것을 막을 수 있다.
상기 제1 칩(120)은 복수의 제1 연결 부재(130)를 더 포함한다. 상기 복수의 제1 연결 부재(130)는 각각 제1 범프 패드(132), 제1 UBM (Under Bump Metal) 층(134), 및 제1 범프(136)를 포함한다. 상기 제1 범프 패드(132)는 도전성 물질로 이루어지며, 상기 바디층(122)에 포함되는 다층 배선 패턴과 전기적으로 연결될 수 있다. 따라서, 상기 제1 범프 패드(132)는 상기 다층 배선 패턴을 통해 TSV 전극(126)에 전기적으로 연결될 수 있다. 상기 제1 범프 패드(132)는 Al 또는 Cu로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 범프 패드(132)는 펄스 도금 또는 직류 도금 방법에 의해 형성될 수 있다. 상기 제1 범프(136)는 도전성 물질, 예를 들면, Cu, Al, Au, 솔더 등으로 형성될 수 있다. 그러나, 제1 범프(136)의 구성 재료는 상기 예시된 바에 한정되는 것은 아니다.
상기 제1 칩(120)의 제1 평탄면(120P) 위에는 절연 보호층(136) 및 상부 패드(138)가 형성되어 있다. 상기 절연 보호층(136)은 바디층(122)을 외부 충격 및 외부 환경으로부터 보호할 수 있다. 상기 절연 보호층(136)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 보호층(136)은 고밀도 플라즈마 화학기상 증착 (high density plasma chemical vapor deposition) 공정을 이용하여 형성될 수 있다. 상기 상부 패드(138)는 상기 TSV 전극(126)과 연결될 수 있다. 상기 상부 패드(138)는 Al 또는 Cu로 이루어질 수 있다.
상기 기판(110)과 상기 제1 칩(120)과의 사이의 공간에는 제1 언더필 패턴(160)이 채워져 있다. 상기 제1 언더필 패턴(160)은 상기 기판(110)과 상기 제1 칩(120)과의 사이의 공간을 채우면서 상기 제1 칩(120)의 측벽(120S)들을 덮는다. 상기 제1 언더필 패턴(160)은 상기 제1 평탄면(120P)과 동일 평면상에 있는 제2 평탄면(160P)을 포함한다. 일부 실시예들에서, 상기 제1 언더필 패턴(160)은 에폭시, 벤조사이클로부틴 또는 폴리이미드로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 언더필 패턴(160)에는 실리카 필러(filler) 또는 플럭스(flux) 등이 포함될 수 있다.
상기 제2 칩(140)은 상기 제1 칩(120)의 제1 평탄면(120P) 위에 적층되어 있다. 상기 제2 칩(140)은 바디층(142), 패시베이션층(144), 및 복수의 제2 연결 부재(150)를 포함한다.
상기 바디층(142)은, 상기 제1 칩(120)의 바디층(122)과 유사하게, 반도체 기판(도시 생략), 상기 반도체 기판상에 형성된 집적 회로층(도시 생략), 및 상기 집적 회로층을 덮는 층간 절연막(도시 생략)을 포함할 수 있다.
상기 복수의 제2 연결 부재(150)는 각각 제2 범프 패드(152), 제2 UBM 층(154), 및 제2 범프(156)를 포함한다. 상기 제2 범프 패드(152), 제2 UBM 층(154), 및 제2 범프(156)에 대한 보다 상세한 사항은 상기 제1 범프 패드(132), 제1 UBM 층(134), 및 제1 범프(136)에 대하여 설명한 바와 대체로 동일하다. 따라서, 여기서는 이들에 대한 상세한 설명을 생략한다.
상기 제1 칩(120)과 제2 칩(140)과의 사이의 공간에는 제2 언더필 패턴(180)이 채워져 있다.
일부 실시예들에서, 상기 제2 언더필 패턴(180)은 각각 에폭시, 벤조사이클로부틴, 또는 폴리이미드로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 언더필 패턴(180)에는 실리카 필러(filler) 또는 플럭스(flux) 등이 포함될 수 있다.
상기 기판(110) 위에는 상기 제1 칩(120) 및 제2 칩(140)을 밀봉하는 몰드층(190)이 형성되어 있다. 상기 몰드층(190)에 의해 상기 제1 칩(120) 및 제2 칩(140)이 외부로 노출되지 않게 된다.
일부 실시예들에서, 상기 몰드층(190)은 에폭시 몰딩 컴파운드 (epoxy molding compound, EMC)로 이루어질 수 있다. 상기 에폭시 몰딩 컴파운드(EMC)는 에폭시 수지(epoxy resin) 및 열경화성 수지를 포함할 수 있다.
상기 제1 칩(120) 및 제2 칩(140)의 적층 구조를 일체형 몰드층(190)으로 밀봉함으로써, 상기 반도체 패키지(100)가 외부의 열, 수분, 충격 또는 압력으로부터 보호될 수 있다.
상기 반도체 패키지(100)에서, 상기 제1 칩(120) 및 제2 칩(140)이 기판(110)상에 실장됨으로써, 상기 제1 칩(120) 및 제2 칩(140)을 외부의 충격으로부터 보호할 수 있으며, 상기 기판(110)이 편평하고 강성이 높으므로, 반도체 패키지(100)의 와피지 (warpage)를 완화시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(200)의 단면도이다. 도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
상기 반도체 패키지(200)는 상기 몰드층(190)과 상기 기판(110)과의 사이에서 상기 기판(110)의 표면을 덮는 절연 보호 패턴(250)을 더 포함하는 것을 제외하고, 도 1에 예시한 반도체 패키지(100)에 대하여 설명한 바와 대체로 동일하다.
상기 절연 보호 패턴(250)은 제3 평탄면(250P)을 포함한다. 상기 제3 평탄면(250P)은 상기 제1 칩(120)의 제1 평탄면(120P) 및 상기 제1 언더필 패턴(160)의 제2 평탄면(160P)과 동일한 레벨에서 동일 평면상에 위치된다. 상기 절연 보호 패턴(250)은 상기 제1 칩(120)의 주위에서 상기 제1 언더필 패턴(160)의 표면 및 상기 기판(110)의 표면과 각각 접하도록 연장되어 있다. 일부 실시예들에서, 상기 절연 보호 패턴(250)은 산화막으로 이루어진다. 예들 들면, 상기 절연 보호 패턴(250)은 실리콘 산화막으로 이루어질 수 있다.
상기 반도체 패키지(200)에서, 상기 절연 보호 패턴(250)은 상기 기판(110)을 오염물로부터 보호하는 역할을 할 수 있다. 예들 들면, 상기 반도체 패키지(200)의 제조 공정 중에 상기 기판(110)을 상기 절연 보호 패턴(250)으로 덮고 후속 공정을 진행함으로써, 상기 제2 칩(140)의 적층을 위한 공정 단계들에서 발생될 수 있는 여러 가지 공정 부산물들에 의해 상기 기판(110)이 오염되는 것을 막을 수 있다.
도 1 및 도 2에 예시한 반도체 패키지(100, 200)에서, 상기 제1 칩(120)의 폭(W1) 보다 상기 제2 칩(140)의 폭(W2)이 더 작은 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이들 예시에만 한정되는 것은 아니며, 상기 제1 칩(120) 및 제2 칩(140)은 각각 다양한 평면 크기 및 폭을 가질 수 있다.
도 3a 및 도 3b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(300)의 요부(要部) 평면도 및 단면도이다. 보다 구체적으로, 도 3a는 상기 제1 칩(120) 및 제2 칩(140)에 대응하는 제1 칩(320) 및 제2 칩(340)의 평면 배치 구성을 예시한 평면도이다. 도 3b는 도 3a의 B - B' 선 단면도로서, 상기 제1 칩(320) 및 제2 칩(340)의 상대적인 위치를 보여주는 도면이다.
도 3a 및 도 3b에서, 반도체 패키지(300)는 상기 제1 칩(320) 및 제2 칩(340)의 상대적인 평면 크기 및 상대적인 위치를 제외하고, 도 1에 예시한 반도체 패키지(100) 또는 도 2에 예시한 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(300)는 하부의 제1 칩(320)보다 더 작은 평면 크기를 가지는 제2 칩(340)을 포함한다. 상기 제2 칩(340)은 상기 제1 칩(320) 위에 실장되어 있으며, 상기 제2 칩(340)의 중앙부는 상기 제1 칩(320)의 중앙부와 대략 동일축(X1)상에 얼라인되어 있다.
상기 제1 칩(320)은 제1 평탄면(320P)을 포함하며, 상기 제1 평탄면(320P)은 상기 제2 칩(340)에 의해 덮이지 않는 부분을 포함한다.
도 4a 및 도 4b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(400)의 요부 평면도 및 단면도이다. 보다 구체적으로, 도 4a는 상기 제1 칩(120) 및 제2 칩(140)에 대응하는 제1 칩(420) 및 제2 칩(440)의 평면 배치 구성을 예시한 평면도이다. 도 4b는 도 4a의 B - B' 선 단면도로서, 상기 제1 칩(420) 및 제2 칩(440)의 상대적인 위치를 보여주는 도면이다.
도 4a 및 도 4b에서, 반도체 패키지(400)는 상기 제1 칩(420) 및 제2 칩(440)의 상대적인 평면 크기 및 상대적인 위치를 제외하고, 도 1에 예시한 반도체 패키지(100) 또는 도 2에 예시한 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(400)는 하부의 제1 칩(420)보다 더 큰 평면 크기를 가지는 제2 칩(440)을 포함한다. 상기 제2 칩(440)은 상기 제1 칩(420) 위에 실장되어 있으며, 상기 제2 칩(440)의 중앙부는 상기 제1 칩(420)의 중앙부와 대략 동일축(X2)상에 얼라인되어 있다.
상기 제1 칩(420)은 제1 평탄면(420P)을 포함하며, 상기 제1 평탄면(420P)은 상기 제2 칩(440)에 의해 덮여 있다.
도 5a 및 도 5b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(500)의 요부 평면도 및 단면도이다. 보다 구체적으로, 도 5a는 상기 제1 칩(120) 및 제2 칩(140)에 대응하는 제1 칩(520) 및 제2 칩(540)의 평면 배치 구성을 예시한 평면도이다. 도 5b는 도 5a의 B - B' 선 단면도로서, 상기 제1 칩(520) 및 제2 칩(540)의 상대적인 위치를 보여주는 도면이다.
도 5a 및 도 5b에서, 반도체 패키지(500)는 상기 제1 칩(520) 및 제2 칩(540)의 상대적인 평면 크기 및 상대적인 위치를 제외하고, 도 1에 예시한 반도체 패키지(100) 또는 도 2에 예시한 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(500)는 하부의 제1 칩(520)보다 더 큰 평면 크기를 가지는 제2 칩(540)을 포함한다. 상기 제1 칩(520)은 제1 평탄면(520P)을 포함한다. 상기 제2 칩(540)은 상기 제1 칩(520) 위에 실장되어 있다. 상기 제1 칩(520)의 제1 평탄면(520P)의 일부가 상기 제2 칩(540)에 의해 덮이지 않도록 상기 제2 칩(540)의 중앙부(C2)는 상기 제1 칩(520)의 중앙부(C1)로부터 시프트(shift)되어 있다.
도 6a 및 도 6b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(600)의 요부 평면도 및 단면도이다. 보다 구체적으로, 도 6a는 상기 제1 칩(120) 및 제2 칩(140)에 대응하는 제1 칩(620) 및 제2 칩(640)의 평면 배치 구성을 예시한 평면도이다. 도 6b는 도 6a의 B - B' 선 단면도로서, 상기 제1 칩(620) 및 제2 칩(640)의 상대적인 위치를 보여주는 도면이다.
도 6a 및 도 6b에서, 반도체 패키지(600)는 상기 제1 칩(620) 및 제2 칩(640)의 상대적인 평면 크기 및 상대적인 위치를 제외하고, 도 1에 예시한 반도체 패키지(100) 또는 도 2에 예시한 반도체 패키지(200)와 대체로 동일한 구성을 가질 수 있다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(600)는 하부의 제1 칩(620) 보다 더 큰 평면 크기를 가지는 제2 칩(640)을 포함한다. 상기 제1 칩(620)은 제1 평탄면(620P)을 포함한다. 상기 제2 칩(640)은 상기 제1 칩(620) 위에 실장되어 있다. 상기 제1 칩(620)의 제1 평탄면(620P)의 일부가 상기 제2 칩(640)에 의해 덮이지 않도록 상기 제2 칩(640)의 중앙부(C4)는 상기 제1 칩(620)의 중앙부(C3)로부터 시프트되어 있다.
도 7a 내지 도 7k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 1에 예시한 반도체 패키지(100)의 제조 방법을 예시한다. 도 7a 내지 도 7k에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 서포트(support)(10)상에 접착층(12)을 형성한다.
일부 실시예들에서, 상기 서포트(10)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 다른 일부 실시예들에서, 상기 서포트(10)는 빛의 투과가 가능한 PET 필름 (polyethylene terephthalate film) 또는 다른 경질(hard type)의 재질로 이루어질 수 있다.
상기 접착층(12)은 NCF (non-conductive film), ACF (anisotropic conductive film), 다이 본딩 테이프, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP (non-conductive paste), 또는 이들의 조합으로 이루어질 수 있다.
도 7b를 참조하면, 상기 접착층(12)을 개재하여, 상기 서포트(10)상에 기판(110)을 부착한다.
상기 기판(110)을 상기 서포트(10)상에 부착함으로써 후속 공정을 진행하는 동안 상기 기판(110)이 변형되는 것을 방지할 수 있다. 상기 기판(110)에 대한 보다 상세한 사항은 도 1을 참조하여 설명한 바와 같다.
도 7c를 참조하면, 복수의 제1 칩(120W)을 포함하는 웨이퍼(도시 생략)로부터 상기 복수의 제1 칩(120W)을 각각 분리시키고, 상기 복수의 제1 칩(120W)이 상로 이격되도록 상기 기판(110)상에 플립 칩 (flip chip) 실장한다. 도 7c에는 상기 복수의 제1 칩(120W) 중 1 개의 제1 칩(120W) 만을 예시하였다. 상기 복수의 제1 칩(120W)은 각각 적어도 하나의 TSV 전극(126)을 포함할 수 있다.
상기 제1 칩(120W)은 제1 연결 부재(130)가 상기 기판(110)을 향하도록 실장될 수 있다. 상기 기판(110)과 상기 제1 칩(120W)과의 사이에는 제1 공간(S1)이 남아 있게 된다.
도 8a는 상기 기판(110)상에 복수의 제1 칩(120W)이 상호 이격된 상태로 플립 칩 실장된 상태를 보여주는 평면도이다. 상기 기판(110)상에서 복수의 제1 칩(120W)의 배치 간격 및 배치 형상은 도 8a에 예시한 바에 제한되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 필요에 따라 다양하게 설계될 수 있다.
도 7d를 참조하면, 상기 기판(110)과 상기 제1 칩(120W)과의 사이에의 제1 공간(S1)을 채우면서 상기 제1 칩(120W)의 측벽(120S)들을 덮는 제1 언더필층 (underfill layer)(160L)을 형성한다.
일부 실시예들에서, 상기 제1 언더필층(160L)의 높이(H)가 상기 제1 칩(120W)에 포함된 TSV 전극(126)이 있는 레벨보다 더 높은 레벨로 되도록 상기 제1 언더필층(160L)을 형성한다. 예를 들면, 상기 제1 언더필층(160L)은 상기 제1 칩(120W)의 측벽(120S)들을 완전히 덮도록 형성될 수 있다. 또는, 상기 제1 언더필층(160L)은 상기 제1 칩(120W)의 측벽(120S)들을 일부만 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 언더필층(160L)은 그 높이(H)가 상기 제1 칩(120W)의 백사이드 (backside)(120B)까지 이르도록 형성될 수 있다.
상기 제1 언더필층(160L)을 형성함으로써 상기 기판(110)과 상기 제1 칩(120W)과의 기계적 접합 강도를 강화시킬 수 있다.
일부 실시예들에서, 상기 제1 언더필층(160L)은 에폭시, 벤조사이클로부틴, 또는 폴리이미드로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 언더필층(160L)은 실리카 필러 또는 플럭스 등을 포함할 수 있다.
도 7e를 참조하면, TSV 전극(126)의 일단이 노출될 때까지 상기 제1 칩(120W)의 백사이드(120B) 및 상기 제1 언더필층(160L)을 함께 연마하여, 제1 평탄면(120P)을 가지는 연마된 제1 칩(120)과, 상기 제1 평탄면(120P)과 동일 평면상에 있는 제2 평탄면(160P)을 가지는 제1 언더필 패턴(160)을 형성한다.
상기 제1 평탄면(120P) 및 제2 평탄면(160P)이 동일 레벨에 위치되므로 이들 사이에 단차가 없다.
도 7f를 참조하면, 상기 제1 평탄면(120P) 위에서 복수의 TSV 전극(126)에 연결되는 복수의 전극 패드(138)를 형성한다.
상기 복수의 전극 패드(138)는 후속 공정에서 상기 제1 칩(120) 위에 적층될 제2 칩(140) (도 7g 참조)을 상기 복수의 TSV 전극(126)에 전기적으로 연결시키기 위하여 형성하는 것이다.
상기 복수의 전극 패드(138)를 형성하기 위하여, 먼저 상기 제1 칩(120) 위에 상기 복수의 TSV 전극(126)을 노출시키는 절연 보호층(136)을 형성할 수 있다. 그리고, 상기 절연 보호층(136)을 통해 노출되는 복수의 TSV 전극(126) 위에 상기 복수의 전극 패드(138)를 형성할 수 있다.
도 7g를 참조하면, 상기 제1 칩(120)의 제1 평탄면(120P) 위에 제2 칩(140)을 적층한다.
상기 제2 칩(140)을 적층하는 데 있어서, 상기 복수의 전극 패드(138)에 상기 제2 칩(140)의 제2 연결 부재(150)가 각각 연결되도록 한다. 상기 제1 칩(120)과 상기 제2 칩(140)과의 사이에는 제2 공간(S2)이 남을 수 있다.
도 7g에는 1 개의 제1 칩(120) 위에 1 개의 제2 칩(140)이 적층된 구성이 예시되어 있으나, 상기 기판(110)상에는 복수의 제1 칩(120) 위에 복수의 제2 칩(140)이 적층될 수 있다.
도 8b는 상기 기판(110)상에서 복수의 제1 칩(120) 위에 복수의 제2 칩(140)이 적층된 구성을 예시한 평면도이다. 도 1에 예시한 바와 같이 제2 칩(140)이 제1 칩(120)보다 더 작은 폭을 가지는 경우, 도 8b에 예시한 바와 같이 복수의 제2 칩(140)을 적층할 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 제1 칩(120) 및 복수의 제2 칩(140)은 각각 도 4a 및 도 4b에 예시한 제1 칩(420) 및 복수의 제2 칩(440), 도 5a 및 도 5b에 예시한 제1 칩(520) 및 복수의 제2 칩(540), 또는 도 6a 및 도 6b에 예시한 제1 칩(620) 및 복수의 제2 칩(640)과 같이 배치될 수도 있으며, 본 발명의 기술적 사상은 상기 예시된 바에 한정되는 것은 아니다.
도 5a 및 도 5b와 도 6a 및 도 6b에 예시한 바와 같이 제2 칩(540, 640)의 평면 크기가 제1 칩(520, 620)의 평면 크기보다 더 큰 경우, 상기 제1 칩(520, 620)의 제1 평탄면(520P, 620P)의 적어도 일부가 상기 제2 칩(540, 640)에 의해 덮이지 않도록 상기 제1 칩(520, 620)의 중앙부로부터 시프트(shift)된 위치에 상기 제2 칩(540, 640)의 중앙부를 위치시킬 수 있다.
도 7h를 참조하면, 상기 제1 칩(120)과 상기 제2 칩(140)과의 물리적 접촉을 보강하기 위하여, 상기 제1 칩(120)과 제2 칩(140)과의 사이의 제2 공간(S2)에 제2 언더필 패턴(180)을 형성한다.
상기 기판(110)상에서 복수의 제1 칩(120) 및 복수의 제2 칩(140)이 각각 3a 및 도 3b에 예시한 제1 칩(320) 및 제2 칩(340), 도 5a 및 도 5b에 예시한 제1 칩(520) 및 제2 칩(540), 또는 도 6a 및 도 6b에 예시한 제1 칩(620) 및 제2 칩(640)과 같이 배치된 경우에는 상기 제2 칩(340, 540, 640)이 적층된 후 상기 제2 칩(340, 540, 640)의 주위에서 제1 칩(320, 520, 620)의 상면이 노출될 수 있다. 따라서, 제1 칩(120)과 제2 칩(140)과의 사이의 제2 공간(S2)에 제2 언더필 패턴(180)을 형성하는 공정이 비교적 용이하게 행해질 수 있다.
도 7i를 참조하면, 상기 기판(110)상에서 상기 제1 칩(120) 및 상기 제2 칩(140)을 밀봉하는 몰드층(190)을 형성한다.
도 7j를 참조하면, 상기 기판(110)을 상기 서포트(10) 및 접착층(12)으로부터 분리시켜 상기 기판(110)의 외부 연결 패드(116)를 노출시킨다.
도 7k를 참조하면, 상기 기판(110)의 하부에서 노출되는 복수의 외부 연결 패드(116)에 각각 솔더볼(118)을 실장한 후, 얻어진 결과물을 필요한 크기로 절단한다. 그 결과 도 1에 예시한 반도체 패키지(100)를 얻을 수 있다.
일부 실시예들에서, 상기 기판(110)의 외부 연결 패드(116)에 솔더볼(118)을 실장한 후, 얻어진 결과물을 필요한 크기로 절단한 결과, 도 8b에 예시한 기판(110)이 복수 개로 분리될 수 있고, 상기 복수개로 분리된 기판(110)은 각각 상기 제1 칩(120) 및 제2 칩(140)을 포함하는 적층 구조를 적어도 하나씩 포함할 수 있다.
도 7a 내지 도 7k에 예시한 반도체 패키지의 제조 방법에서는 제1 칩(120) 및 제2 칩(140)으로 이루어지는 2 개의 칩을 차례로 적층하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 칩(120) 위에 제2 칩(140)을 적층하는 공정과 유사한 공정을 반복하여, 상기 제2 칩(140) 위에 적어도 하나의 다른 칩을 더 적층할 수도 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 2에 예시한 반도체 패키지(200)의 제조 방법을 예시한다. 도 9a 및 도 9b에 있어서, 도 1 내지 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 9a를 참조하면, 도 7a 내지 도 7d를 참조하여 설명한 바와 같은 공정들을 이용하여 기판(110)상에 제1 언더필층(160L)을 형성하는 공정까지 행한 후, 상기 기판(110)의 노출 표면, 상기 제1 언더필층(160L)의 노출 표면, 및 상기 제1 칩(120W)의 노출 표면을 각각 덮도록 연장되는 절연 보호막(250L)을 형성한다.
일부 실시예들에서 상기 절연 보호막(250L)은 산화막으로 이루어질 수 있다. 예를 들면, 상기 절연 보호막(250L)은 실리콘 산화막으로 이루어질 수 있다.
도 9b를 참조하면, 도 7e를 참조하여 설명한 바와 유사한 방법으로, 상기 TSV 전극(126)의 일단이 노출될 때까지 상기 제1 칩(120W)의 백사이드(120B), 상기 제1 언더필층(160L), 및 상기 절연 보호막(250L)을 함께 연마하여, 제1 평탄면(120P)을 가지는 연마된 제1 칩(120)과, 상기 제1 평탄면(120P)과 동일 평면상에 있는 제2 평탄면(160P)을 가지는 제1 언더필 패턴(160)과, 상기 제1 평탄면(120P) 및 상기 제2 평탄면(160P)과 동일 평면상에 있는 제3 평탄면(250P)을 가지는 절연 보호 패턴(250)을 형성한다.
상기 제1 평탄면(120P), 제2 평탄면(160P), 제3 평탄면(250P)은 각각 동일 레벨에 위치되므로 이들 사이에 단차가 없다.
그 후, 도 9b의 결과물에 대하여 도 7f 내지 도 7k를 참조하여 설명한 바와 같은 공정들을 행하여, 도 2에 예시한 반도체 패키지(200)를 얻을 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드(1000)를 개략적으로 보여주는 블럭 구성도이다.
도 10을 참조하면, 메모리 카드(1000) 내에서 제어기(1100)와 메모리(1200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다. 상기 제어기(1100) 및/또는 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 상기 메모리(1200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
상기 메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니 씨큐어 디지털 카드 (mini secure digital card: mini SD), 또는 멀티 미디어 카드 (multimedia card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 집적회로 소자(1100)를 개략적으로 보여주는 평면도이다.
집적회로 소자(1100)는 모듈 기판(1110), 상기 모듈 기판(1110)에 장착된 제어 칩(1120), 및 복수의 반도체 패키지(1130)를 포함한다. 상기 모듈 기판(1110)에는 복수의 입출력 단자(1150)가 형성되어 있다.
상기 복수의 반도체 패키지(1130)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템(1200)을 개략적으로 보여주는 다이어그램이다.
상기 전자 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)를 포함한다. 상기 집적회로 소자(1200)는 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA (personal digital assistant), 휴대용 컴퓨터, 웹 타블렛, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드 중 적어도 하나이다.
일부 실시예들에서, 상기 제어기(1210)는 마이크로프로세서, 디지털 신호 프로세서, 또는 마이크로콘트롤러(micro-controller)이다.
상기 입/출력 장치(1220)는 전자 시스템(1200)의 데이터 입출력에 이용된다. 상기 전자 시스템(1200)은 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결될 수 있고, 상기 외부 장치와 상호 데이터를 교환할 수 있다. 일부 실시예에서, 상기 입/출력 장치(1220)는 키패드 (keypad), 키보드 (keyboard), 또는 표시 장치 (display)이다.
일부 실시예들에서, 상기 메모리(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장한다. 다른 실시예들에서, 상기 메모리(1230)는 상기 제어기(1210)에서 처리된 데이터를 저장한다. 상기 제어기(1210) 및 메모리(1230) 중 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(1240)는 상기 집적회로 소자(1200)와, 다른 외부 장치와의 사이에서 데이터 전송 통로 역할을 한다. 상기 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)는 버스(1250)를 통하여 서로 통신할 수 있다.
상기 집적회로 소자(1200)는 모바일 폰, MP3 플레이어, 네비게이션 (navigation) 시스템, 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 포함될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400, 500, 600: 반도체 패키지, 110: 기판, 120: 제1 칩, 126: TSV 전극, 130: 제1 연결 부재, 140: 제2 칩, 150: 제2 연결 부재, 160: 제1 언더필 패턴, 180: 제2 언더필 패턴, 190: 몰드층.

Claims (10)

  1. 기판과,
    상기 기판상에 실장되고, 상기 기판을 향하는 면의 반대측에서 제1 평탄면을 가지는 제1 칩과,
    상기 기판과 상기 제1 칩과의 사이의 공간을 채우면서 상기 제1 칩의 측벽들을 덮고, 상기 제1 평탄면과 동일 평면상에 있는 제2 평탄면을 가지는 언더필 (underfill) 패턴과,
    상기 제1 칩의 상기 제1 평탄면 위에 적층된 제2 칩과,
    상기 기판상에 상기 제1 칩 및 상기 제2 칩을 밀봉하는 몰드층과,
    상기 몰드층과 상기 기판과의 사이에서 상기 기판의 표면에 접하고, 상기 제1 칩으로부터 이격된 절연 보호 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 칩은 적어도 하나의 TSV (through silicon via) 전극을 포함하고, 상기 제1 평탄면에서 상기 제1 칩의 외부로 상기 적어도 하나의 TSV 전극이 노출되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 칩의 평면 크기는 상기 제1 칩의 평면 크기보다 더 크고,
    상기 제1 칩의 상기 제1 평탄면은 상기 제2 칩에 의해 덮이지 않는 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판은 PCB (printed circuit board)인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 절연 보호 패턴은 상기 몰드층과 상기 언더필 패턴과의 사이에 개재된 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 절연 보호 패턴은 상기 제1 평탄면 및 상기 제2 평탄면과 동일 평면상에 있는 제3 평탄면을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 서포트(support) 위에 기판을 부착하는 단계와,
    제1 칩을 상기 기판상에 실장하는 단계와,
    상기 기판과 상기 제1 칩과의 사이의 공간을 채우면서 상기 제1 칩의 측벽들을 덮는 제1 언더필층 (underfill layer)을 형성하는 단계와,
    상기 기판의 표면, 상기 제1 언더필층의 표면, 및 상기 제1 칩의 표면을 덮는 절연 보호막을 형성하는 단계와,
    상기 절연 보호막, 상기 제1 칩의 백사이드 (backside), 및 상기 제1 언더필층을 함께 연마하여, 제1 평탄면을 가지는 연마된 제1 칩과, 상기 제1 평탄면과 동일 평면상에 있는 제2 평탄면을 가지는 제1 언더필 패턴과, 상기 기판의 표면에 접하고 상기 제1 칩으로부터 이격된 절연 보호 패턴을 형성하는 단계와,
    상기 제1 평탄면 위에 제2 칩을 적층하는 단계와,
    상기 절연 보호 패턴으로 덮인 상기 기판상에 상기 제1 칩 및 상기 제2 칩을 밀봉하는 몰드층을 형성하는 단계와,
    상기 기판을 상기 서포트로부터 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 칩은 적어도 하나의 TSV (through silicon via) 전극을 포함하고,
    상기 연마된 제1 칩과, 상기 제1 언더필 패턴과, 상기 절연 보호 패턴을 형성하는 단계는 상기 절연 보호막, 상기 제1 칩의 백사이드, 및 상기 제1 언더필층을 함께 연마하여 상기 적어도 하나의 TSV 전극을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 절연 보호막, 상기 제1 칩의 백사이드, 및 상기 제1 언더필층을 함께 연마하는 단계는, 상기 절연 보호 패턴에 상기 제1 평탄면 및 상기 제2 평탄면과 동일 평면상에 있는 제3 평탄면을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 칩의 평면 크기는 상기 제1 칩의 평면 크기보다 더 크고,
    상기 제1 평탄면 위에 상기 제2 칩을 적층하는 단계는 상기 제1 평탄면의 적어도 일부가 상기 제2 칩에 의해 덮이지 않도록 상기 제1 칩의 중앙부로부터 시프트(shift)된 위치에 상기 제2 칩의 중앙부를 위치시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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