JP5681445B2 - 半導体パッケージ及びデータ送受信システム - Google Patents

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    • H01L23/3157Partial encapsulation or coating
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    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Description

本発明は半導体素子に係り、より具体的には半導体パッケージ及びデータ送受信システムに関する。
類似の、または異なる機能を有する複数個の半導体チップを積層して半導体パッケージを形成する。このような形態の一例はフリップチップパッケージである。フリップチップパッケージはパッケージ基板上に配置される半導体チップを含む。複数個のバンプが半導体チップ上に配置され、印刷回路基板(PCB)パターンがパッケージ基板上に配置される。しかし、パッケージ基板上にバンプを収容する分離されたランドが必要であり、PCBパターンがランドの周りに形成される。分離されたランドを形成すること及び/またはPCBパターンを形成することは製造費用を増加させる。
特開2006−049477号公報
本発明による実施形態は機械的及び電気的特性が改善された半導体パッケージ及びデータ送受信システムを提供する。
本発明による実施形態は、PCBパターンをバンプのランドとして使用し、分離されたランド形成により惹き起こされる印刷回路基板の面積消費と迂回路形成をなくすか、減少させることができる半導体パッケージとデータ送受信システムを提供する。
本発明による実施形態は複数個のバンプをPCBパターンにボンディングすることで、機械的及び電気的特性を向上させることができる半導体パッケージとデータ送受信システムを提供する。
本発明による実施形態はPCBパターンをランドとして適用し、複数個のバンプを1つのPCBにボンディングしてチップ積層及びパッケージ積層が可能な半導体パッケージとデータ送受信システムを提供する。
上記目的を達成するためになされた本発明による半導体パッケージは、第1バンプグループ及び第2バンプグループを有する半導体チップと、前記半導体チップとのデータ通信のための第1パターンと前記半導体チップにパワーを供給するため、または前記半導体チップを接地するため第2パターンを含むパッケージ基板とを有し、前記第1バンプグループは前記第1パターン上に配置され、前記第2バンプグループは前記第2パターン上に配置され、前記第1バンプグループは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと、前記半導体チップの保護膜上に配置される第1ダミーバンプとを含み、前記第2バンプグループは第2導電パッド上に配置される第2リアルバンプと前記保護膜上に配置される第2ダミーバンプとを含み、前記第1パターンは、前記第1リアルバンプを収容するランドと前記第1ダミーバンプを収容する前記ランドから延長された第1パターンの拡張部を含み、前記第1パターンの拡張部は前記ランドより小さい幅を有し、前記第2パターンは、前記第2リアルバンプを収容するランドと前記第2ダミーバンプを収容する前記ランドから延長された第2パターンの拡張部を含み、前記第2パターンの拡張部は前記ランドより大きく、前記第2ダミーバンプの一部は、前記第2パターンの拡張部内でグリッド状に配置され、前記第2パターンの拡張部は、前記グリッド状に配置された第2ダミーバンプを取り囲むように形成される外周部と、前記グリッド状に配置された第2ダミーバンプを格子状に接続して前記外周部と接する格子部とを含むことを特徴とする。
前記第1リアルバンプと前記第2リアルバンプは前記第1ダミーバンプと前記第2ダミーバンプとの間に配置されることが好ましい。
前記第1ダミーバンプと前記第2ダミーバンプは前記第1リアルバンプと前記第2リアルバンプとの間に配置されることが好ましい。
前記第1リアルバンプは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと前記半導体チップの保護膜上に配置される第1ダミーバンプとを含み、前記第2バンプグループは第2導電パッド上に配置される第2リアルバンプと第3導電パッド上に配置される第3リアルバンプとを含むことが好ましい。
前記第2導電パッドと前記第3導電パッドは互いに電気的に接続されることが好ましい。
前記第2導電パッドと前記第3導電パッドは互いに電気的に絶縁されることが好ましい。
前記第2バンプグループは第4導電パッド及び第5導電パッド上に配置される第4リアルバンプをさらに含むことが好ましい。
第1バンプグループは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと第2導電パッド上に配置される第2リアルバンプとを含み、前記第2バンプグループは第3導電パッド上に配置される第3リアルバンプと第4導電パッド上に配置される第4リアルバンプとを含むことが好ましい。
前記第2バンプグループは第5導電パッド及び第6導電パッド上に配置される第5リアルバンプをさらに含むことが好ましい。
前記第3リアルバンプと前記第4リアルバンプは前記半導体チップの基板上に形成された共通パワーメタル上に配置されることが好ましい。
前記第3リアルバンプと前記第4リアルバンプは前記半導体チップの基板上に配置される再配線上に配置されることが好ましい。
前記第1リアルバンプと前記第2リアルバンプは互いに電気的に接続され、前記第3リアルバンプと前記第4リアルバンプは互いに電気的に接続されることが好ましい。
前記第1リアルバンプと前記第2リアルバンプは互いに電気的に接続され、前記第3リアルバンプと前記第4リアルバンプは互いに電気的に絶縁されることが好ましい。
前記第2導電パッドの幅は前記第3導電パッドの幅より大きいことが好ましい。
前記第1リアルバンプは前記半導体チップと前記第1パターンとの間に電気的信号経路を提供し、前記第1ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することが好ましい。
前記第2リアルバンプは前記半導体チップと前記第2パターンとの間に電気的信号経路を提供し、前記第2ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することが好ましい。
前記第1ダミーバンプは前記第1リアルバンプより大きいことがあり、前記第2ダミーバンプは前記第2リアルバンプより大きいことが好ましい。
前記第1及び第2パターンは印刷回路基板(PCB)パターンを含むことが好ましい。
前記第1及び第2リアルバンプは金属を含むことが好ましい。
上記目的を達成するためになされた本発明によるデータ送受信システムは、データを送受信するシステムであって、プログラムを格納するためのメモリ素子と、前記メモリ素子と通信するプロセッサとを有し、前記メモリ素子は、上記に記載の半導体パッケージを含むことを特徴とする。
前記システムはモバイルシステム、携帯型コンピュータ、ウェッブタブレット、モバイルフォン、デジタルミュージックプレーヤ、メモリカードのうちの少なくともいずれか1つを含むことが好ましい。
本発明によれば、半導体チップに接続されるか、または支持するバンプを印刷回路基板のシグナル、パワー/グラウンドパターンなどのPCBパターンに接合させることで、電気的及び機械的特性を向上させることができる。同時に、PCBパターンがバンプのランドとして活用されるので、別途のランドを形成する必要がなく、且つPCBパターンを迂回形成する必要がないため、印刷回路基板を効果的に活用することができる。このような本発明の思想は印刷回路基板に半導体チップの実装及び、チップスタッキング、パッケージスタッキング及び半導体モジュールなど汎用的に活用することができる。
本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板(PCB)パターンを示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板(PCB)パターンを示す平面図である。 図1の半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板(PCB)パターンを示す平面図である。 図12の半導体チップの例を示す断面図である。 図13の印刷回路基板(PCB)パターンの例を示す平面図である。 図12の半導体チップの例を示す断面図である。 図16の一部を拡大した断面図である。 図13の印刷回路基板(PCB)パターンの例を示す平面図である。 図13の印刷回路基板(PCB)パターンの例を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板(PCB)パターンを示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるバンプにクラックが発生した例を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける第1バンプグループの一部バンプにクラックが発生した例を示す平面図である。 本発明の実施形態に係る半導体パッケージにおける第2バンプグループの一部バンプにクラックが発生した例を示す平面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージの一部を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージの一部を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージを示す斜視図である。 図40の半導体パッケージの例を示す断面図である。 図40の半導体パッケージの例を示す斜視図である。 本発明の実施形態に係る半導体パッケージを備えたメモリカードを示すブロック図である。 本発明の実施形態に係る半導体パッケージを応用した情報処理システムを示すブロック図である。
以下、本発明に係る半導体パッケージ及び送受信システムを添付の図面を参照して詳細に説明する。
本発明を従来技術と比較して得た利点は添付の図面を参照した詳細な説明と特許請求の範囲を通じて明白になる。特に、本発明は特許請求の範囲で指摘され、明白に請求される。しかし、本発明は添付の図面と係わって次の詳細な説明を参照することによって、より容易に理解することができる。図面において同一の参照符号は多様な図面を通じて同一の構成要素を示す。
図1は、本発明の実施形態に係る半導体パッケージを示し、図4のI−I’線に沿って切断した断面図である。図2及び3は、図1の半導体パッケージの半導体チップを示す断面図である。図4は、図1の半導体パッケージにおける印刷回路基板(PCB)パターンを示す平面図である。図5は、図1の半導体パッケージにおけるチップパッドとバンプとの間の電気的接続関係を示す平面図である。図6は、本発明の実施形態に係る半導体パッケージにおけるPCBパターンを示す平面図である。
図1を参照すると、本実施形態の半導体パッケージ100はパッケージ基板110と、パッケージ基板110上に実装された半導体チップ150とを含む。半導体パッケージ100はモールディング膜180によってモールディングされている。アンダーフィル膜170が半導体チップ150とパッケージ基板110との間にさらに含まれる。半導体パッケージ100は半導体チップ150がパッケージ基板110上にフェースダウン(face down)実装されたフリップチップパッケージであり得る。
パッケージ基板110は、例えば纎維強化プラスチックやエポキシ樹脂からなるコア112の一面や両面に銅箔の回路パターンが形成された印刷回路基板(PCB)を含む。回路パターンは半導体チップ150とのデータ授受のための電気信号の経路を提供するパターン、半導体チップ150にパワーを伝達するか、または接地させるパターン、外部端子と接続されるパターンなどを含む。本実施形態によれば、パッケージ基板110は半導体チップ150とのデータ授受のための電気信号の経路を提供する少なくとも1つの第1パターン122と、半導体チップ150にパワーを供給するか、または半導体チップ150を接地させる少なくとも1つの第2パターン124とを含む。例えば、第1パターン122と第2パターン124のうちの少なくともいずれか1つはライン形態及び/または第1パターン122あるいは第2パターン124の表面に実質的に垂直な少なくとも1つの垂直ビーアを有するプレート形態に形成する。第1パターン122はシグナルパターン、パワーパターン及び接地パターンのうちの少なくともいずれか1つを含む。同様に、第2パターン124はシグナルパターン、パワーパターン、及び接地パターンのうちの少なくともいずれか1つを含む。第1パターン122と第2パターン124は互いに異なるパターンであり得る。一例として、第1パターン122はシグナルパターンであり、第2パターン124はパワー及び接地パターンのうちのいずれか1つであり得る。
パッケージ基板110は半導体パッケージ100を外部電気装置と電気的に接続させるはんだボールやリーダフレームのような外部端子105が接続される基板パッド118を含む。他の例として、基板パッド118は外部端子として使用できる。基板パッド118は、例えば、銅やアルミニウムを含む。例えば、コア112の上下面のそれぞれにはフォトソルダレジスト(PSR)からなる上部絶縁膜114と下部絶縁膜116を形成する。シグナルパターン122とパワーパターン124は上部絶縁膜114を通じて露出し、基板パッド118は下部絶縁膜116を通じて露出する。
図1及び2を参照すると、半導体チップ150は半導体基板157上に複数個のバンプ130、140が形成されたメモリまたは非メモリチップであり得る。半導体基板157は例えばシリコンウェーハまたはシリコンオンインシュレータ(SOI)ウェーハであり得る。半導体チップ150はセンタパッド構造を有しうる。一例として、半導体チップ150はセンタ150yに形成されたセンタチップパッド161、163と、半導体基板157を保護する保護膜158と、バンプ130、140のランドを定義する誘電膜159とを含む。センタチップパッド161、163は銅やアルミニウムのような金属からなる。保護膜158は感光性ポリイミド(PSPI)のような樹脂からなる。誘電膜159はシリコン酸化膜やシリコン窒化膜などのような絶縁体からなる。半導体チップ150はフリップされてパッケージ基板110上に実装され、複数個のバンプ130、140はパッケージ基板110のPCBパターン122、124と接続されている。複数個のバンプ130、140はシグナルパターン122と電気的に接続される第1バンプグループ130と、パワーパターン124と電気的に接続される第2バンプグループ140とを含む。
第1バンプグループ130は1つのセンタチップパッド161に接続された少なくとも1つのバンプ131と、センタチップパッド161に接続されない複数個のバンプ132、133、134とを含む。バンプ131は実質的に半導体チップ150とシグナルパターン122との間で電気信号の経路を提供するリアルバンプであり、残りのバンプ132〜134はパッケージ基板110上で半導体チップ150を支持するダミーバンプであり得る。リアルバンプ131は半導体チップ150のセンタ150yに形成され、ダミーバンプ132〜134はセンタチップパッド161を除いた残りの部分に形成される。一例として、ダミーバンプ132〜134は半導体チップ150の一側エッジ、例えば左側エッジ150xに形成される。
第2バンプグループ140はセンタチップパッド163に接続された少なくとも1つのバンプ141と、センタチップパッド163に接続されない複数個のバンプ142、143、144とを含む。バンプ141は実質的に半導体チップ150とパワーパターン124との間でパワー信号を提供するリアルバンプであり、残りのバンプ142〜144はパッケージ基板110上で半導体チップ150を支持するダミーバンプであり得る。リアルバンプ141は半導体チップ150のセンタ150yに形成され、ダミーバンプ142〜144はセンタチップパッド163を除いた残りの部分に形成される。一例として、ダミーバンプ142〜144は半導体チップ150の一側エッジ、例えば右側エッジ150zに形成される。一例として、図4に示したように、第2バンプグループ140はダミーバンプ145、146をさらに含むことができる。バンプ131は金属、例えば銅からなるピラー131aを含む。ピラー131a上にはソルダ131bがさらに形成される。ソルダ131bはピラー131aと第1パターン122との間の接合力を向上させることができる。
図3を参照すると、半導体チップ150は誘電膜(図2の159)を含ませず、保護膜158が半導体基板157を保護すると共にバンプランドを定義することができる。一例として、第1バンプグループ130で、リアルバンプ131とダミーバンプ132〜134の大きさは異なることができる。例えば、ダミーバンプ132〜134は半導体チップ150の堅固な支持役割のためにリアルバンプ131に比較してさらに大きく形成することができる。一例として、第2バンプグループ140で、ダミーバンプ142〜146はリアルバンプ141に比較してさらに大きく形成することができる。
図1及び4を参照すると、パッケージ基板110には少なくとも1つのシグナルパターン122及び少なくとも1つのパワーパターン124を含むPCBパターンが形成される。シグナルパターン122には第1バンプグループ130が接続され、パワーパターン124には第2バンプグループ140が接続されている。本発明によれば、1つの第1バンプグループ130に含まれたすべてのバンプ131〜134は1つのシグナルパターン122上に形成され、1つの第2バンプグループ140に含まれたすべてのバンプ141〜146は1つのパワーパターン124上に形成される。図4を含んだ本明細書の図面でハッチングされた円はリアルバンプを示し、中空(hollow)円はダミーバンプを示す。
シグナルパターン122はリアルバンプ131が接続されるランド122bと、ランド122bから延長された拡張部122eとを含む。拡張部122eはランド122bに比較して小さい幅を有することができる。一例として、ランド122bは半導体チップ150のセンタ150yに位置し、拡張部122eはセンタ150yから左側エッジ150xまたは右側エッジ150zに延長することができる。同様に、パワーパターン124はリアルバンプ141が接続されるランド124bと、ランド124bから延長された拡張部124eとを含む。拡張部124eは効果的なパワー伝達(Power Delivery)のためにランド124bに比較してさらに大きい大きさを有することができる。一例として、ランド124bは半導体チップ150のセンタ150yに位置し、拡張部124eは右側エッジ150zまたは左側エッジ150x方に延長することができる。シグナルパターン122は一直線形態に限定されず、例えば曲がった形態のような多様な形態を有することができる。同様に、パワーパターン124はライン形態に限定されず、多様な形態を有することができる。
I〜I’線上のシグナルパターン122において、第1バンプグループ130のうち半導体チップ150のセンタ150yに位置するリアルバンプ131はシグナルパターン122のランド122bに接続され、半導体チップ150からシグナルパターン122に、またはシグナルパターン122から半導体チップ150に電気信号を伝送することができる。第1バンプグループ130のうち半導体チップ150の左側エッジ150xに位置するダミーバンプ132〜134はシグナルパターン122の拡張部122eに接続されて半導体チップ150を支持することができる。シグナルパターン122の拡張部122eはダミーバンプ132〜134のランドとして利用されるので、パッケージ基板110にダミーバンプ用ランドを形成する必要がない。したがって、パッケージ基板110の面積を最大限活用することができる。一例として、シグナルパターン122はダミーバンプを迂回しない方向に形成することができるので、遠回形成されたシグナルパターン122による入出力不良(I/O skew)の問題をなくすことができる。ダミーバンプ132〜134の数または密度は本実施形態に限定されない。ダミーバンプ132〜134は左側エッジ150xまたは右側エッジ150zに均一な密度、または非均一な密度に分布させることができる。ダミーバンプ132〜134は相対的に大きいストレスが印加される半導体チップ150の一部に集中配列され得る。例えば、ダミーバンプ132〜134の多数は他の部分に比較して左側エッジ150xまたは右側エッジ150zの最も外側に配列され得る。
同様に、1〜1’線上のパワーパターン124において、第2バンプグループ140のうち半導体チップ150のセンタ150yに位置するリアルバンプ141はパワーパターン124のランド124bに接続され、パワーパターン124から半導体チップ150にパワー伝達をすることができる。第2バンプグループ140のうち半導体チップ150の右側エッジ150zに位置するダミーバンプ142〜146はパワーパターン124の拡張部124eに接続されてパッケージ基板110上で半導体チップ150を支持することができる。パワーパターン124の拡張部124eがダミーバンプ142〜146のランドとして活用されるので、ダミーバンプ用ランド形成によるパッケージ基板110の面積消耗がなく、且つパワーパターン124を遠回形成するか、または縮小形成する必要が無くなる。これによって、半導体チップ150にパワーを円滑に供給することができる。ダミーバンプ142〜146の数または密度は本実施形態に限定されない。ダミーバンプ142〜146は左側エッジ150xまたは右側エッジ150zに均一な密度、または非均一な密度に分布させることができる。ダミーバンプ142〜146は相対的に大きいストレスが印加される半導体チップ150の一部に集中配列され得る。例えば、ダミーバンプ142〜146の多数は他の部分に比較して左側エッジ150xまたは右側エッジ150zの最も外側に配列され得る。
図5を参照すると、第1バンプグループ130とセンタチップパッド161は1:1対応関係を有し、第2バンプグループ140とセンタチップパッド163は1:1または1:多数の対応関係を有することができる。例えば、1つのシグナルパターン122に接続された1つの第1バンプグループ130は1つのセンタチップパッド161に電気的に接続されている。1つのパワーパターン124に接続された1つの第2バンプグループ140は1つのセンタチップパッド163または2つ以上のセンタチップパッド163に電気的に接続されている。センタチップパッド161はリアルバンプ131と上下整列され得る。しかし、図5では説明の便宜上、センタチップパッド161をリアルバンプ131の側面に示した。同様に、センタチップパッド163はリアルバンプ141の側面に示した。
半導体パッケージ100にストレスが外部から加えられるか、発熱などによって半導体チップ150のエッジ150x、150zがセンタ150yより機械的及び/または熱的ストレスが集中して剥離やクラックなどが容易に発生することがある。本実施形態によれば、半導体チップ150のエッジ150x、150zがダミーバンプ132〜134、142〜146により支持されるので、半導体パッケージ100の機械的耐久性は向上する。
本実施形態によれば、半導体チップ150はセンタパッド構造を有することができる。これによって、パワーは半導体チップ150のセンタ150yから左右エッジ150x、150zに向けて対称的に伝達されるので、安定したパワー供給を実現することができ、入出力不良(I/O skew)をなくすことができ、セル散布などを効率的に管理することができる。また、本実施形態によれば、半導体パッケージ100はフリップチップボンディング構造を有することができる。したがって、半導体パッケージ100はワイヤボンディングやリードボンディング構造に比較してより多い数の入出力を実現することができ、電気信号の経路を比較的短くすることができる。このような特性によって本実施形態の半導体パッケージ100は高速動作が要求されるグラフィックデバイスまたはEDP(Electronic Data Processing)などに有用に活用することができる。
図6を参照すると、半導体チップ150はマトリックスパッド構造を有することができる。本実施形態によれば、シグナルパターン122とパワーパターン124はパッケージ基板110で均一、または非均一に配列されている。本実施形態において、第1バンプグループ130は半導体チップ150の全体領域に均一、または非均一に配列されているので、リアルバンプ131は半導体チップ150のセンタ150yのみではなく、左側エッジ150x及び/または右側エッジ150zに分布させることができる。同様に、ダミーバンプ132〜134は半導体チップ150のセンタ150yのみではなく、左側エッジ150x及び/または右側エッジ150zに分布させることができる。第2バンプグループ140の配列は第1バンプグループ130の配列と類似である
図7〜図10は、本発明の例を示し、図7は、図9のII−II’線に沿って切断した断面図である。
図7及び8を参照すると、本実施形態の半導体パッケージ102は、エッジパッド構造を有する半導体チップ152がパッケージ基板110上にフェースダウン実装されたフリップチップパッケージであり得る。例えば、チップパッド161、163が半導体チップ152のエッジ152x、152zに形成され、該エッジチップパッド161、163にリアルバンプ131、141が接続されている。
図7及び9を参照すると、II−II’線上のシグナルパターン122において、シグナルパターン122のランド122bは半導体チップ152の左側エッジ152xに位置し、拡張部122eは左側エッジ152xからセンタ152y方へ延長することができる。II−II’線上のパワーパターン124において、パワーパターン124のランド124bは右側エッジ152zに位置し、拡張部124eは右側エッジ152zからセンタ152y方へ延長することができる。したがって、第1バンプグループ130のうちリアルバンプ131は半導体チップ152の左側エッジ152xに配置され、ダミーバンプ132〜134は半導体チップ150のセンタ152y及び左側エッジ152xに配置される。ダミーバンプ132〜134の数または密度はセンタ152y及び左側エッジ152xに構わずに均一であり得る。他の例として、ダミーバンプ132〜134の数または密度はセンタ152y及び左側エッジ152xによって異なり得る。例えば、センタ152yでのダミーバンプ132〜134の数または密度は左側エッジ152xでのダミーバンプ132〜134の数または密度より大きいか、またはより小さいことがある。第2バンプグループ140のうちリアルバンプ141は半導体チップ152の右側エッジ152zに配置され、ダミーバンプ142〜146は半導体チップ152のセンタ152y及び右側エッジ152zに配置される。ダミーバンプ142〜146の数または密度はセンタ152y及び右側エッジ152zに構わずに均一であり得る。他の例として、ダミーバンプ142〜146の数または密度はセンタ152y及び右側エッジ152zによって異なり得る。例えば、センタ152yでのダミーバンプ142〜146の数または密度は右側エッジ152zでのダミーバンプ142〜146の数または密度より大きいか、または小さいことがある。
図10を参照すると、1つの第1バンプグループ130は1つのエッジチップパッド161に電気的に接続されており、1つの第2バンプグループ140は1つまたは2以上のエッジチップパッド163に電気的に接続されている。その他は図1〜図5の説明を適用することができ、簡潔性のために重複説明は避ける。
図11は、本発明の実施形態に係る半導体パッケージを示し、図13のIII−IIII’線に沿って切断した断面図である。図12は、本発明の実施形態に係る半導体パッケージの半導体チップを示す断面図である。図13は、本発明の実施形態に係る半導体パッケージの印刷回路基板を示す平面図である。
図11〜図13を参照すると、本実施形態の半導体パッケージ103はパッケージ基板110上に半導体チップ153がフェースダウン実装されたフリップチップパッケージであり得る。半導体チップ153は保護膜158と、誘電膜159と、第1バンプグループ130と、第2バンプグループ140とを含む。保護膜158と誘電膜159は半導体基板157上に配置される。第1バンプグループ130と第2バンプグループ140は半導体チップ153をパッケージ基板110に電気的及び物理的に接続することができる。本実施形態によれば、第1バンプグループ130はシグナルパターン122と半導体チップ153とを電気的及び物理的に接続し、第2バンプグループ140はパワーパターン124と半導体チップ153とを電気的に接続している。
第1バンプグループ130はリアルバンプ131とダミーバンプ132〜134とを含む。リアルバンプ131はセンタチップパッド161に接続され、半導体チップ153とシグナルパターン122との間に電気的経路を提供する。ダミーバンプ132〜134はセンタチップパッド161に接続されず、パッケージ基板110上で半導体チップ153を支持する。第1バンプグループ130とセンタチップパッド161は1:1対応関係を有する。したがって、図5に示したように、1つの第1バンプグループ130は1つのセンタチップパッド161に電気的に接続されている。リアルバンプ131は半導体チップ153のセンタ153yに配置され、ダミーバンプ132〜134は半導体チップ153のエッジ153x、153zに配置される。例えば、図13のIII−III’線上のシグナルパターン122上に形成された第1バンプグループ130のうちリアルバンプ131は半導体チップ153のセンタ153yに配置され、ダミーバンプ132〜134は半導体チップ153の左側エッジ153xに配置される。ダミーバンプ132〜134は半導体チップ153の左側エッジ153xを支持する支持バンプ(supporting bump)として活用することができる。
第2バンプグループ140はセンタチップパッド163に接続され、半導体チップ153とパワーパターン124との間にパワーの伝達経路を提供するリアルバンプ141と、センタチップパッド163と電気的に接続された複数個のエッジチップパッド163aに接続された複数個のリアルバンプ142〜146とを含む。第2バンプグループ140のすべてのリアルバンプ141〜146は互いに電気的に接続されている。図12における実線169はチップパッド163、163aが電気的に接続されたものを示す。第2バンプグループ140とセンタチップパッド163は1:1または1:多数の対応関係を有する。したがって、図5に示したように、1つの第2バンプグループ140は1つのセンタチップパッド163に、または複数個のセンタチップパッド163に電気的に接続することができる。リアルバンプ141〜146のうちで一部バンプ141は半導体チップ153のセンタ153yに配置され、他のバンプ142〜146は半導体チップ153のエッジ153x、153zに配置される。例えば、図13のIII〜III’線上のパワーパターン124上に形成された第2バンプグループ140のうちリアルバンプ141は半導体チップ153のセンタ153yに配置され、他のリアルバンプ142〜146は半導体チップ153の右側エッジ153zに配置される。パワーパターン124の拡張部124e上に形成されたリアルバンプ142〜146は半導体チップ153の右側エッジ153zを支持する支持バンプでも活用することができる。一例として、半導体チップ153はチップパッド161、163がエッジ153x、153zに配置されたエッジパッド構造を有する。
図14は、本発明の一例を示す断面図である。図15は、図13の印刷回路基板のパターンの一例を示す平面図である。
図14及び15を参照すると、半導体チップ153は誘電膜(図12の159)を含ませず、保護膜158上にバンプ131〜143を形成することができる。第1バンプグループ130のうちリアルバンプ131とダミーバンプ132〜134は互いに異なる大きさで形成することができる。例として、ダミーバンプ132〜134は支持バンプとしての機能を向上させるためにリアルバンプ131に比較してさらに大きく形成される。第2バンプグループ140のうち半導体チップ153のエッジ153x、153zに配置されるリアルバンプ142、143は半導体チップ153のセンタ153yに配置されたリアルバンプ141に比較してさらに大きく形成される。一例として、パワーパターン124の拡張部124e上に形成されたリアルバンプ143は2つ以上のエッジチップパッド163aに接続できる大きさを有する巨大バンプで形成することができる。大きい大きさのリアルバンプ142、143は半導体チップ153の堅固な支持バンプとして活用されるだけではなく、効果的なパワー伝達(Power Delivery)能力を有する。
図16は、本発明の一例を示す断面図である。図17は、図16の一部を拡大した断面図である。
図16を図13と共に参照すると、第2バンプグループ140のうちリアルバンプ141と接続されるセンタチップパッド163は半導体チップ153にメインパワーを提供するメインパッドであり、他のリアルバンプ142〜146と接続されるエッジチップパッド163aは半導体チップ153に補助パワーを提供する補助パッドであり得る。エッジチップパッド163aは互いに電気的に接続されている。一例として、第2パターン124がパワーパターンの場合、センタチップパッド163の不良によってパワーパターン124から半導体チップ153を高速動作させるための十分なパワーが供給されないこともある。この場合、エッジチップパッド163aから半導体チップ153に補助パワーがさらに供給される。第2パターン124が接地パターンの場合、センタチップパッド163の不良によって半導体チップ153の接地が不安定になり得る。この場合、エッジチップパッド163aを利用して半導体チップ153を安定的に接地させることができる。このように、エッジチップパッド163aによってパワーノイズを減少させ、半導体チップ153を高速動作させることができる。
図17を図13と共に参照すると、センタチップパッド163はリアルバンプ141と第1幅W1に接続されている。エッジチップパッド163aはリアルバンプ142〜146のそれぞれと第2幅W2に接続されている。エッジチップパッド163aは補助的に使われるので、第2幅W2を通じて露出するエッジチップパッド163aの面積が第1幅W1を通じて露出するセンタチップパッド163の面積より大きい必要はない。本実施形態によれば、第2幅W2は第1幅W1に比較して小さいか、または同一であり得る。半導体チップ上に形成されるパッドはメインパッドと補助パッドに区分できる。メインバンプと補助バンプはメインパッドと補助パッドにそれぞれ結合する。メインバンプと補助バンプはパワーパターンまたは接地パターンに電気的に接続されている。したがって、メインパッドだけではなく、補助パッドによって半導体チップにパワーが安定的に供給されて接地され得る。本発明の実施形態によれば、メインバンプと補助バンプに電気的に接続されるパワーパターン/補助パターンをさらに形成する必要がないか、または予め形成されたパワーパターン/接地パターンを変更する必要がないことがある。メインバンプ141と補助バンプ142〜146はパワーパターン124の設計変更なしにパワーパターン124に接続され得る。さらに、補助バンプ142〜146は円滑なパワー供給を担保することができ、支持バンプとして使用することができる。本実施形態によれば、接地パターン124の設計を変更する必要がないことがある。これに加えて、接地パターン124に接続された補助バンプ142〜146は円滑な接地を担保することができ、支持バンプとして使用することができる。一例として、リアルバンプ141と接続されるセンタチップパッド163とリアルバンプ142と接続されるエッジチップパッド163aが互いに電気的に接続され、メインパッドとして使用することができる。また、他のリアルバンプ143〜146に接続されるエッジチップパッド163aは互いに電気的に接続され、補助パッドとして使用することができる。
図18及び19は、図13のPCBパターンの一例を示す平面図である。図18を参照すると、半導体チップ153はセンタパッド構造であり得る。この場合、パワーパターン124はパッケージ基板110のセンタ110yに一列形態に集中配列され、シグナルパターン122はパッケージ基板110の左側エッジ110x及び右側エッジ110zに分布する。例えば、ランド122bはパッケージ基板110のセンタ110yに配置され、拡張部122eはセンタ110yから左側エッジ110xまたは右側エッジ110zに延長することができる。本実施形態は少なくとも1つのシグナルパターン122とパワーパターン124がパッケージ基板110の一部に集中した場合に有用することができる。
図19を参照すると、半導体チップ153はエッジパッド構造であり得る。この場合、パワーパターン124はパッケージ基板110の左側エッジ110x及び右側エッジ110zで一列形態に集中配列され、シグナルパターン122はパッケージ基板110のセンタ110yに分布する。例えば、拡張部122eはパッケージ基板110の左側エッジ110xまたは右側エッジ110zからセンタ110yに延長され、ランド122bはパッケージ基板110の左側エッジ110xまたは右側エッジ110zに配置される。本実施形態によれば、第2バンプグループ140は半導体チップ153にパワーを供給することができ、またパッケージ基板110上に半導体チップ153のエッジを支持することができる。
図20は、本発明の実施形態に係る半導体パッケージを示し、図22のIV〜IV’線に沿って切断した断面図である。図21は、本発明の実施形態に係る半導体パッケージの半導体チップを示す断面図である。図22は、本発明の実施形態に係る半導体パッケージの印刷回路基板を示す平面図である。
図20〜図22を参照すると、本変形例の半導体パッケージ104は半導体チップ154がパッケージ基板110上にフェースダウン実装されたフリップチップパッケージであり得る。半導体チップ154は保護膜158と、誘電膜159と、第1バンプグループ130と、第2バンプグループ140とを含む。保護膜158と誘電膜159は半導体基板157上に配置されている。第1バンプグループ130と第2バンプグループ140は半導体チップ154をパッケージ基板110に電気的に接続することができる。本実施形態によれば、第1バンプグループ130はシグナルパターン122と半導体チップ154とを電気的に接続し、第2バンプグループ140はパワーパターン124と半導体チップ154とを電気的に接続することができる。
第1バンプグループ130はセンタチップパッド161に接続されたバンプ131と、エッジチップパッド161aに接続された複数個のバンプ132〜134とを含む。エッジチップパッド161aはセンタチップパッド161に電気的に接続されている。第1バンプグループ130のすべてのバンプ131〜134は半導体チップ154とシグナルパターン122との間に電気信号の経路を提供するリアルバンプであり得る。すべてのリアルバンプ131〜134はシグナルパターン122のランド122b及び拡張部122eに接続することができる。例えば、図22のIV−IV’線上のシグナルパターン122上に形成された第1バンプグループ130のうちリアルバンプ131は半導体チップ154のセンタ154yに配置されたランド122bに接続され、他のリアルバンプ132〜134は半導体チップ154の左側エッジ154xに配置された拡張部122eに接続されている。
第2バンプグループ140はセンタチップパッド163に接続されたバンプ141と、エッジチップパッド163aに接続された複数個のバンプ142〜146とを含む。エッジチップパッド163aはセンタチップパッド163に電気的に接続されている。第2バンプグループ140のすべてのバンプ141〜146は半導体チップ154とパワーパターン124との間にパワーの伝達経路を提供するリアルバンプであり得る。すべてのリアルバンプ141〜146はパワーパターン124のランド124b及び拡張部124eに接続することができる。例えば、図22のIV−IV’線上のパワーパターン124上に形成された第2バンプグループ140のうちリアルバンプ141は半導体チップ154のセンタ154yに配置されたランド124bに接続し、他のリアルバンプ142〜146は半導体チップ154の右側エッジ154zに配置された拡張部124eに接続されている。1つのパワーパターン124に複数個のリアルバンプ141〜146が接続されているので、効果的なパワー伝達を実現することができる。
チップパッド161〜163aは半導体チップ154のセンタ154y及びエッジ154x、154zにマトリックス形態に形成され得る。同様に、第1バンプグループ130と第2バンプグループ140は半導体チップ154の全領域にマトリックス形態に配置され得る。したがって、半導体チップ154はパッケージ基板110上に堅固に結合することができるので、機械的ストレスに強い構造とすることができる。1つのシグナルパターン122に接続されたすべてのバンプ131〜134のうち一部のバンプが電気信号の伝送経路として使用されなくても、残りのバンプが電気信号の伝送経路として提供されるので、電気的特性が向上することができる。パワーパターン124においてもこれと同様である。
第1バンプグループ130とセンタチップパッド161は1:1対応関係を有することができる。したがって、1つの第1バンプグループ130は1つのセンタチップパッド161に電気的に接続することができる。第2バンプグループ140はセンタチップパッド163と1:1または1:多数の対応関係を有することができる。これによって、1つの第2バンプグループ140は1つのセンタチップパッド163、または複数個のセンタチップパッド163に電気的に接続することができる。
図23は、図20の半導体パッケージにおけるバンプにクラックが発生した例を示す断面図である。図24は、第1バンプグループの一部バンプにクラックが発生した例を示す平面図である。図25は、第2バンプグループの一部バンプにクラックが発生した例を示す平面図である。
図23及び24を参照すると、半導体パッケージ104に機械的及び/または熱的ストレスが印加された場合、第1バンプグループ130のうちの一部バンプにクラックが発生し得る。例えば、シグナルパターン122の拡張部122eに接続されたリアルバンプ134にクラック139が発生した場合、電気信号は該リアルバンプ134を通じて伝送されないことがある。しかし、電気信号は他のリアルバンプ131〜133を通じて伝送されるので、電気信号伝送の不良問題は発生しない。
図23及び25を参照すると、パワーパターン124のランド124bに接続されたリアルバンプ141にクラック149が発生してパワーが伝達されないか、または抵抗が大きくなる現象が発生することがある。この場合、他のリアルバンプ142〜146を通じてパワーが伝達されるので、円滑なパワー供給が可能になる。
図26〜図29は、本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。
図22及び26を参照すると、半導体チップ154は保護膜158上に誘電膜(図21の159)が形成されないことがある。この場合、保護膜158がバンプ131〜146のランドを定義することができる。第2バンプグループ140のうちでパワーパターン124の拡張部124eに接続するリアルバンプ143は他のリアルバンプ141、142に比較して大きく形成される。例えばリアルバンプ143は2つ以上のエッジチップパッド163aに接続することができる大きさの巨大バンプであり得る。巨大バンプ143はパワーパターン124と半導体チップ154との間の電気的接続面積を広げることができるので、効果的なパワー伝達が可能になり、半導体チップ154の支持能力を向上することができる。
図22及び図27を参照すると、第2バンプグループ140のうちの一部リアルバンプ、例えばパワーパターン124の拡張部124eに接続するリアルバンプ142〜146は半導体チップ154内部のパワーメタル165に共通接続することができる。この場合、電気的信頼性及びパワー伝達特性を向上できる。
図22及び28を参照すると、第2バンプグループ140は再配線156上に形成される。一例として、1つの再配線156上に第2バンプグループ140のすべてのリアルバンプ141〜146が形成され、互いに電気的に接続されている。センタチップパッド163とパワーメタル165は直接電気的に接続しないことができる。再配線156構造は第1バンプグループ130に適用することができる。
図22及び29を参照すると、図16及び17を参照して説明したように、第2バンプグループ140のうちリアルバンプ141と接続されるセンタチップパッド163はメインパワーを供給する(またはメイン接地のための)メインパッドであり、残りのリアルバンプ142〜146と接続されるエッジチップパッド163aは補助パワーを供給する(または補助接地のための)補助パッドであり得る。第1バンプグループ130と接続されるチップパッド161、161aは全部メインパッドであり得る。
図30〜図33は、本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。図34及び35は、本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。
図30を参照すると、パッケージ基板110上に実装される半導体チップ150を提供する。パッケージ基板110はコア112の上下面に上部絶縁膜114と下部絶縁膜116が形成された印刷回路基板であり得る。コア112は繊維強化プラスチックやエポキシ樹脂で形成される。上部絶縁膜114と下部絶縁膜116はフォトソルダレジスト(PSR)で形成される。パッケージ基板110の上面には銅箔からなるシグナルパターン122とパワーパターン124とを含むPCBパターンが形成され、下面には銅やアルミニウムのような金属で構成された基板パッド118が形成されている。
半導体チップ150は該上面150fに形成された第1バンプグループ130と第2バンプグループ140とを含む。第1バンプグループ130はシグナルパターン122に接続し、第2バンプグループ140はパワーパターン124に接続することができる。第1バンプグループ130のバンプ数及び位置はシグナルパターン122のルーティング(routing)に依存し、第2バンプグループ140のバンプ数及び位置はパワーパターン124のルーティングに依存する。第1バンプグループ130と第2バンプグループ140のそれぞれは複数個のバンプを含み、複数個のバンプの全部がリアルバンプであるか、または少なくとも1つはリアルバンプであり、残りはダミーバンプであり得る。半導体チップ150は図2のセンタパッド構造、または図8のエッジパッド構造、または図21のマトリックスパッド構造で形成することができる。一例として、半導体チップ150の提供は図2に示したように、センタ150yにセンタチップパッド161、163が形成された半導体基板157上にセンタチップパッド161、163をオープンさせる保護膜158と誘電膜159とを形成し、誘電膜159上に第1バンプグループ130と第2バンプグループ140とを銅及び/またはソルダなどをめっきや蒸着工程で形成することを含むことができる。リアルバンプ131、141はセンタチップパッド161、163に接続することができる。
図31を参照すると、上部絶縁膜114をパターニングして複数個の開口部115、117を形成し、半導体チップ150をフェースダウンさせてパッケージ基板110上に実装することができる。半導体チップ150はフェースダウンされて上面150fは下のパッケージ基板110に向け、下面150bは上に向けるフリップ(flip)状態に実装される。開口部115、117はシグナルパターン122を一部オープンさせる複数個の第1開口部115と、パワーパターン124を一部オープンさせる複数個の第2開口部117とを含む。第1開口部115によって第1バンプグループ130が接続される第1ランド111が定義され、第2開口部117によって第2バンプグループ140が接続される第2ランド113が定義される。開口部115、117は図34に示したように、ホール115h、117h形態に形成されるか、または図35に示したように、ブロック115b、117b形態に形成される。
図34を参照すると、ホール115h、117hはシグナルパターン122をオープンさせて第1ランド111を定義する複数個の第1ホール115hと、パワーパターン124をオープンさせてランド113を定義する複数個の第2ホール117hとを含む。第1ホール115hと第2ホール117hは同一(または類似)の大きさで形成することができる。ホール115h、117hの大きさによってコア112の上面112fが露出することができる。
図35を参照すると、ブロック115b、117bは略一方向に延長された第1ブロック115bと略正方形の第2ブロック117bとを含む。第1ブロック115bはシグナルパターン122の伸長方向(例えば、横方向)と実質的に直交する方向(例えば、縦方向)に伸長されたライン形態に形成される。これによれば、1つの第1ブロック115bによって複数個の第1ランド111や複数個の第1及び2ランド111、113を同時に定義することができる。第2ブロック117bはパワーパターン124の拡張部124eをオープンさせる第3ランド113bを定義することができる。第3ランド113bは第1及び第2ランド111、113に比較してさらに大きい面積を有することができる。第3ランド113bは図15に示した巨大バンプ143が接続されるのに有用することができる。ブロック115b、117b形成の時、コア112の上面112fが露出することができる。
図32を参照すると、半導体チップ150はパッケージ基板110にフェースダウン実装される。これによって、第1バンプグループ130は第1開口部115に挿入されてシグナルパターン122に接続され、第2バンプグループ140は第2開口部117に挿入されてパワーパターン124に接続される。以後、パッケージ基板110上にエポキシモールディングコンパウンド(EMC)として半導体チップ150をモールディングするモールディング膜180を形成する。モールディング膜180を形成する前に、半導体基板150とパッケージ基板110との間にアンダーフィリング膜170をさらに形成することができる。アンダーフィリング膜170はエポキシ樹脂のような絶縁樹脂を毛細管流れ(Capillary flow)を利用して形成することができる。開口部115、117の形成の時、露出したコアの上面(図34または図35の112f)はアンダーフィリング膜170及び/またはモールディング膜180で覆われる。
図33を参照すると、下部絶縁膜116をパターニングして基板パッド118をオープンさせる第3開口部119を形成し、第3開口部119を通じてはんだボールのような外部端子105を付着することができる。第3開口部119の形成は図31の第1及び第2開口部115、117の形成と同時に行うことができる。外部端子105の付着工程は図30のパッケージ基板110の提供段階で進行することができる。前記一連の過程により図1の半導体パッケージ100を実現することができる。半導体チップ150の構造(例えば、センタパッド構造、エッジパッド構造など)、バンプ130、140の種類(例えば、リアルバンプ、ダミーバンプなど)、形態などによって本明細書に開示された多様な例の半導体パッケージ102〜104を実現することができる。
図36は、本発明の実施形態に係る半導体パッケージを示し、図37のV−V’線に沿って切断した断面図である。図37は、本発明の実施形態に係る半導体パッケージの一部を示す平面図である。
図36を参照すると、本変形例の半導体パッケージ200はパッケージ基板210上に第1半導体チップ250と第2半導体チップ255が積層され、モールディング膜280によってモールディングされたマルチチップパッケージであり得る。第1半導体チップ250はフェースアップまたはフェースダウンされてパッケージ基板210上に実装される。第2半導体チップ255はフェースアップまたはフェースダウンされて第1半導体チップ250上に積層される。
パッケージ基板210はシグナルパターン222とパワーパターン224が含まれたコア212の上下面に上部絶縁膜214と下部絶縁膜216が形成された印刷回路基板であり得る。コア212の下面には外部端子205が接続される基板パッド218が形成される。第1半導体チップ250は貫通電極272、274によってパッケージ基板210と電気的に接続される。貫通電極272、274は第1半導体チップ250をレーザドリリング工程で貫通ホールを作り、該貫通ホールにシリコンや金属を満たして形成することができる。
貫通電極272、274はシグナルパターン222に接続され、第1半導体チップ250とシグナルパターン222との間でデータ信号を伝送する第1貫通電極272と、パワーパターン224に接続され、パワーパターン224から第1半導体チップ250にパワーを伝達する第2貫通電極274とを含む。シグナルパターン222と第1貫通電極272は1:1対応関係であり得る。したがって、1つのシグナルパターン222に1つの第1貫通電極272が接続することができる。これと異なり、パワーパターン224と第2貫通電極274は1:1または1:多数の対応関係であり得る。したがって、1つのパワーパターン224には1つの第2貫通電極274または複数個の第2貫通電極274が接続することができる。
第1半導体チップ250とパッケージ基板210との間にバンプ230、240をさらに形成することができる。バンプ230はシグナルパターン222と第1貫通電極272とを電気的に接続する複数個のバンプ230と、パワーパターン224と第2貫通電極274とを電気的に接続する複数個のバンプ240とを含む。バンプ230、240は金属(例えば、銅)をめっきするか、または蒸着して形成することができる。
第1半導体チップ250と第2半導体チップ255との間の電気的接続は再配線273、275と接続バンプ292、294とを通じて実現することができる。一例として、第1半導体チップ250の上面には第1貫通電極272と接続される第1再配線273と、第2貫通電極274が接続される第2再配線275が形成される。第2半導体チップ255の下面には第1再配線273と接続される第1接続バンプ292と、第2再配線275と接続される第2接続バンプ294が形成される。第1再配線273のデザインは第1接続バンプ292のデザインに依存する。例えば、第1再配線273は第1接続バンプ292の配列と符合するように形成される。第2再配線275のデザインは第2接続バンプ294のデザインに依存する。
図37を図36と共に参照すると、1つのシグナルパターン222は1つの第1貫通電極272と接続され、該1つの第1貫通電極272は1つの第1再配線273に接続され、該1つの第1再配線273には1つの第1接続バンプ292が接続される。該1つの第1接続バンプ292はリアルバンプであり得る。これによって、シグナルパターン222と半導体チップ250、255との間にデータ信号を受け渡すことができる。
複数個の第1接続バンプ292、292aが接続される第1再配線273aをさらに含むことができる。1つの第1再配線273aは複数個の第1接続バンプ292、292aのランドとして活用される。一例として、該第1再配線273aは第1半導体チップ250の左右側エッジ250x、250zのうちの少なくともいずれか1つに形成することができる。複数個の第1接続バンプ292、292aのうちのいずれか1つはリアルバンプであり、他の1つはダミーまたはリアルバンプであり得る。例えば、V−V’線上の第1再配線273aに接続された少なくとも2つの第1接続バンプ292、292aのうち第2半導体チップ255のセンタ255yにさらに隣接した第1接続バンプ292はリアルバンプであり、第2半導体チップ255の左側エッジ255xにさらに隣接した第1接続バンプ292aはダミーバンプまたはリアルバンプであり得る。第1接続バンプ292aがダミーバンプであれば、第2半導体チップ255の左側エッジ255xを支持する支持バンプとして使用される。第1接続バンプ292aがリアルバンプであれば、他の第1接続バンプ292と電気的に接続される。
他の例として、第1再配線273aに少なくとも2つの第1接続バンプ292、292aが接続され、また、他の第1再配線273に少なくとも2つの第1接続バンプ292が接続することができる。少なくとも2つの第1接続バンプ292のうちのいずれか1つはリアルバンプであり、残りはダミーまたはリアルバンプであり得る。
1つのパワーパターン224には複数個の第2貫通電極274が接続され、該複数個の第2貫通電極274は1つの第2再配線275に接続され、該1つの第2再配線275には複数個の第2接続バンプ294が接続される。1つの第2再配線275が複数個の第2接続バンプ294のランドとして活用される。該複数個の第2接続バンプ294のうちの少なくともいずれか1つはリアルバンプであり、残りはダミーまたはリアルバンプであり得る。他の例として、第2再配線275上には第1半導体チップ250の左側エッジ250xまたは右側エッジ250zに最も隣接する第2接続バンプ294aをさらに形成することができる。例えば、V−V’線上の第2再配線275に第2半導体チップ255の右側エッジ255zに最も隣接する第2接続バンプ294aをさらに形成することができる。第2接続バンプ294aがダミーバンプであれば、第2半導体チップ255の右側エッジ255zを支持する支持バンプとして使用される。第2接続バンプ294aがリアルバンプであれば、他のリアルバンプ294と電気的に接続される。
図38は、本発明の実施形態に係る半導体パッケージを示し、図39のVI−VI’線に沿って切断した断面図である。図39は、本発明の実施形態に係る半導体パッケージの一部を示す平面図である。
図38を参照すると、本実施形態の半導体パッケージ300は下部パッケージ302上に上部パッケージ304が積層されたパッケージオンパッケージ(POP)であり得る。下部パッケージ302は下部パッケージ基板310上に複数個の下部半導体チップ350が実装されたマルチチップパッケージであり得る。同様に、上部パッケージ304は上部パッケージ基板315上に複数個の上部半導体チップ355が実装されたマルチチップパッケージであり得る。下部パッケージ302と上部パッケージ304は再配線370とモールドビアグループ390とを通じて互いに電気的に接続することができる。
下部パッケージ302はシグナルパターン、パワーパターン、グラウンドパターンなどが含まれた下部回路パターン312と、複数個の下部基板パッド313が具備された印刷回路基板のような下部パッケージ基板310と、下部パッケージ基板310上に実装されたメモリ、非メモリ、またはこれらの組合を含む下部半導体チップ350と、下部半導体チップ320をモールディングする下部モールディング膜380とを含む。下部回路パターン312は下部基板パッド313と電気的に接続されている。下部半導体チップ350と下部パッケージ基板310は絶縁接着剤320によって互いに接着され、複数個の下部ボンディングワイヤ340によって互いに電気的に接続されている。下部ボンディングワイヤ340は回路パターン312と下部半導体チップ350とを電気的に接続し、下部半導体チップ320と下部パッケージ基板350との間にデータ、パワー、グラウンドなどの信号を伝送することができる。他の例として、下部半導体チップ350と下部パッケージ基板310は下部半導体チップ350を貫通する貫通電極(例えば、図36の272、274)により互いに電気的に接続されている。下部パッケージ302は下部基板パッド313に接続され、半導体パッケージ300を外部電気装置に接続するはんだボールやはんだバンプのような複数個の外部端子330を含むことができる。
上部パッケージ304は下部パッケージ302と同一(または類似)に構成することができる。例えば、上部パッケージ304は上部回路パターン317と、これと電気的に接続された上部基板パッド318が形成された印刷回路基板のような上部パッケージ基板315と、上部パッケージ基板315上に実装された上部半導体チップ355と、上部半導体チップ355と上部パッケージ基板315とを接着させる絶縁接着剤325と、上部半導体チップ355をモールディングする上部モールディング膜385とを含む。一例として、上部半導体チップ355と上部パッケージ基板315は複数個の上部ボンディングワイヤ345によって互いに電気的に接続されて電気信号を授受できる。他の例として、上部半導体チップ355を貫通して形成された貫通電極がボンディングワイヤ345を代替することができる。
図39を図38と共に参照すると、下部半導体チップ350のうち最上層の下部半導体チップ350t上に再配線370を形成する。再配線370にはモールドビアグループ390が接続されている。モールドビアグループ390は複数個のモールドビア391、392、393を含む。モールドビア391〜393は上部基板パッド318に接続されている。モールドビア391〜393は下部モールディング膜380をパターニングして再配線370をオープンさせるモールドビアホール385を形成した後、金属またはソルダなどのような伝導体で満たして形成することができる。一例として、モールドビア391〜393は上部基板パッド318にはんだボールを付着し、下部パッケージ302と上部パッケージ304とを結合してはんだボールをモールドビアホール385に挿入させた後、リフロー工程で形成することができる。再配線370は下部ボンディングワイヤ340によって下部パッケージ基板310の下部回路パターン312と電気的に接続されている。したがって、モールドビアグループ390及び再配線370によって下部パッケージ302と上部パッケージ304は電気的に接続することができる。
本実施形態によれば、1つの再配線370には複数個のモールドビア391〜393が共通接続することができる。1つの再配線370に接続された複数個のモールドビア391〜393のうちの少なくとも1つ、例えば半導体パッケージ300のセンタ300yに形成されたモールドビア391は上下部パッケージ302、304間に電気信号の経路として提供されるリアルビアであり、残り392、393はダミービアであり得る。ダミービア392、393は上部パッケージ304のエッジを支持する支持ビアとして活用される。この場合、下部パッケージ基板310にはダミービア392、393が接続する上部基板パッド318が形成されないこともある。他の例として、1つの再配線370に接続されたすべてのモールドビア391〜393はリアルビアであり得る。この場合、すべてのモールドビア391〜393は下部基板パッド318に接続され、該下部基板パッド318は互いに電気的に接続される。
下部パッケージ302及び上部パッケージ304のうちの少なくともいずれか1つは本明細書に開示されたすべての半導体パッケージのうちのいずれか1つに取り替えることができる。一例として、図36の半導体パッケージ200が上下積層され、再配線とモールドビアによって互いに電気的に接続されたパッケージオンパッケージを形成することができる。
図40は、本発明の実施形態に係る半導体パッケージを示す断面図である。図41は、本発明の実施形態に係る半導体パッケージを示す斜視図である。
図40及び41を参照すると、本実施形態の半導体パッケージ400はモジュール基板410の上面に実装された少なくとも2つのパッケージ450が実装され、モジュール基板410の下面に複数個の外部端子405が形成された半導体モジュールであり得る。モジュール基板410は回路パターン422、424が形成されたコア412と、コア412の上面に形成された上部絶縁膜414と、コア412の下面に形成された下部絶縁膜416とを含む。半導体パッケージ400はモジュール基板410の下面に外部端子405が接続される複数個の基板パッド418を含む。外部端子405を通じて半導体パッケージ400は電気装置に電気的に結合することができる。
パッケージ450は接続端子430、440によりモジュール基板410と電気的に接続されている。パッケージ450は本明細書に開示された多様な例の半導体パッケージのうちのいずれか1つであり得る。接続端子430、440は回路パターン422、424と接続されている。回路パターン422、424はシグナルパターン422とパワーパターン424とを含み、接続端子430、440はシグナルパターン422に接続される複数個の端子で構成された第1接続端子群430と、パワーパターン424に接続される複数個の端子で構成された第2接続端子群440とを含むことができる。1つのシグナルパターン422には1つの第1接続端子群430が接続され、該1つの第1接続端子群430に含まれた複数個の端子は互いに電気的に接続されたリアル端子であり得る。1つのパワーパターン424には少なくとも1つの第2接続端子群440が接続されている。1つのパワーパターン424に接続される1つの第2接続端子群440に含まれた複数個の端子は互いに電気的に接続されたリアル端子であり得る。
図42は、図40の半導体パッケージの一例を示す断面図である。図43は、図40の半導体パッケージの一例を示す斜視図である。
図42及び43を参照すると、本実施形態の半導体パッケージ402はモジュール基板410の上下面にパッケージ450が実装された構造で形成される。半導体パッケージ402は回路パターン422、424に電気的に接続された外部パッド406として電気装置に結合することができる。外部パッド406はパッケージ基板410の一側に形成することができる。
前記半導体パッケージ400、402は多様な用途として使用される。例えば、半導体パッケージ400、402はモバイル電子器機、ノートブックコンピュータ、ポータブルマルチメディアプレーヤ(PMP)、MP3プレーヤ、キャムコーダ、メモリスティック、メモリカード、ソリッドステートドライブ(SSD)などの多様な電子機器に活用することができる。
図44は、本発明の実施形態に係る半導体パッケージを備えたメモリカードを示すブロック図である。
図44を参照すると、本発明の多様な実施形態に係る半導体パッケージを含む半導体メモリ1210はメモリカード1200に応用できる。一例として、メモリカード1200はホストとメモリ1210間のあらゆるデータ交換を第御するメモリコントローラ1220を含む。SRAM1221は中央処理装置1222の動作メモリとして使われる。ホストインターフェース1223はメモリカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正コード1224はメモリ1210から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース1225はメモリ1210とインターフェーシングする。中央処理装置1222はメモリコントローラ1220のデータ交換のためのあらゆる制御動作を実行する。
図45は、本発明の多様な実施形態に係る半導体パッケージを応用した情報処理システムを示すブロック図である。
図45を参照すると、情報処理システム1300は本発明の実施形態に係る半導体パッケージを備えたメモリシステム1310を含むことができる。情報処理システム1300はモバイル器機やコンピュータなどを含むことができる。一例として、情報処理システム1300はメモリシステム1310とそれぞれシステムバス1360に電気的に接続されたモデム1320と、中央処理装置1330と、RAM1340と、ユーザインターフェース1350とを含む。メモリシステム1310はメモリ1311とメモリコントローラ1312とを含み、図44のメモリカード1200と実質的に同一に構成される。このようなメモリシステム1310には中央処理装置1330によって処理されたデータまたは外部から入力されたデータが格納される。情報処理システム1300はメモリカード、半導体ディスク装置(Solid State Disk)、カメライメージプロセッサ(Camera Image Sensor)及びその他の応用チップセット(Application Chipset)に提供できる。一例として、メモリシステム1310は半導体ディスク装置(SSD)で構成され、この場合、情報処理システム1300は大容量のデータをメモリシステム1310に安定的に、且つ信頼性あるように格納できる。
本発明の実施形態に係る半導体パッケージは多様な形態にパッケージングすることができる。例えば、本発明の多様な実施形態に係る半導体パッケージは、Package on Package、Ball grid arrays、Chip scale packages、Plastic Leaded Chip Carrier、Plastic Dual In−Line Package、 Multi Chip Package、 Wafer−level Packageまたは Wafer Fabricated Package、Wafer Level Stack Package、Die in Waffle Pack、Die in Wafer Form、Chip On Board、Ceramic Dual In−Line Package、Plastic Metric Quad Flat Pack、Thin Quad Flat pack、Small Outline Package、Shrink Small Outline Package、Thin Small Outline Package、Thin Quad Flat Package、System In Packageなどのような方式でパッケージングすることができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
以上の発明の詳細な説明は開示された実施状態で本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合せ、変更及び環境で使うことができる。添付された請求範囲は他の実施状態も含むと解釈されなければならない。
122 シグナルパターン
122b ランド
122e 拡張部
124 パワーパターン
124b ランド
124e 拡張部
130 第1バンプグループ
131 バンプ(リアルバンプ)
132〜134 バンプ
140 第2バンプグループ
141 バンプ(リアルバンプ)
142〜146 バンプ
150 半導体チップ
150x 左側エッジ
150y センタ
150z 右側エッジ

Claims (21)

  1. 第1バンプグループ及び第2バンプグループを有する半導体チップと、
    前記半導体チップとのデータ通信のための第1パターンと前記半導体チップにパワーを供給するため、または前記半導体チップを接地するため第2パターンを含むパッケージ基板とを有し、
    前記第1バンプグループは前記第1パターン上に配置され、前記第2バンプグループは前記第2パターン上に配置され、
    前記第1バンプグループは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと、前記半導体チップの保護膜上に配置される第1ダミーバンプとを含み、前記第2バンプグループは第2導電パッド上に配置される第2リアルバンプと前記保護膜上に配置される第2ダミーバンプとを含み、
    前記第1パターンは、前記第1リアルバンプを収容するランドと前記第1ダミーバンプを収容する前記ランドから延長された第1パターンの拡張部を含み、前記第1パターンの拡張部は前記ランドより小さい幅を有し、
    前記第2パターンは、前記第2リアルバンプを収容するランドと前記第2ダミーバンプを収容する前記ランドから延長された第2パターンの拡張部を含み、前記第2パターンの拡張部は前記ランドより大きく、
    前記第2ダミーバンプの一部は、前記第2パターンの拡張部内でグリッド状に配置され、前記第2パターンの拡張部は、前記グリッド状に配置された第2ダミーバンプを取り囲むように形成される外周部と、前記グリッド状に配置された第2ダミーバンプを格子状に接続して前記外周部と接する格子部とを含むことを特徴とする半導体パッケージ。
  2. 前記第1リアルバンプと前記第2リアルバンプは前記第1ダミーバンプと前記第2ダミーバンプとの間に配置されることを特徴とする請求項1に記載の半導体パッケージ。
  3. 前記第1ダミーバンプと前記第2ダミーバンプは前記第1リアルバンプと前記第2リアルバンプとの間に配置されることを特徴とする請求項1に記載の半導体パッケージ。
  4. 前記第1バンプグループは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと、前記半導体チップの保護膜上に配置される第1ダミーバンプとを含み、前記第2バンプグループは第2導電パッド上に配置される第2リアルバンプと第3導電パッド上に配置される第3リアルバンプとを含むことを特徴とする請求項1に記載の半導体パッケージ。
  5. 前記第2導電パッドと前記第3導電パッドは互いに電気的に接続されることを特徴とする請求項4に記載の半導体パッケージ。
  6. 前記第2導電パッドと前記第3導電パッドは互いに電気的に絶縁されることを特徴とする請求項4に記載の半導体パッケージ。
  7. 前記第2バンプグループは第4導電パッド及び第5導電パッド上に配置される第4リアルバンプをさらに含むことを特徴とする請求項4に記載の半導体パッケージ。
  8. 第1バンプグループは前記半導体チップの第1導電パッド上に配置される第1リアルバンプと第2導電パッド上に配置される第2リアルバンプとを含み、前記第2バンプグループは第3導電パッド上に配置される第3リアルバンプと第4導電パッド上に配置される第4リアルバンプとを含むことを特徴とする請求項1に記載の半導体パッケージ。
  9. 前記第2バンプグループは第5導電パッド及び第6導電パッド上に配置される第5リアルバンプをさらに含むことを特徴とする請求項8に記載の半導体パッケージ。
  10. 前記第3リアルバンプと前記第4リアルバンプは前記半導体チップの基板上に形成された共通パワーメタル上に配置されることを特徴とする請求項8に記載の半導体パッケージ。
  11. 前記第3リアルバンプと前記第4リアルバンプは前記半導体チップの基板上に配置される再配線上に配置されることを特徴とする請求項8に記載の半導体パッケージ。
  12. 前記第1リアルバンプと前記第2リアルバンプは互いに電気的に接続され、前記第3リアルバンプと前記第4リアルバンプは互いに電気的に接続されることを特徴とする請求項8に記載の半導体パッケージ。
  13. 前記第1リアルバンプと前記第2リアルバンプは互いに電気的に接続され、前記第3リアルバンプと前記第4リアルバンプは互いに電気的に絶縁されることを特徴とする請求項8に記載の半導体パッケージ。
  14. 前記第2導電パッドの幅は前記第3導電パッドの幅より大きいことを特徴とする請求項6に記載の半導体パッケージ。
  15. 前記第1リアルバンプは前記半導体チップと前記第1パターンとの間に電気的信号経路を提供し、前記第1ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することを特徴とする請求項1に記載の半導体パッケージ。
  16. 前記第2リアルバンプは前記半導体チップと前記第2パターンとの間に電気的信号経路を提供し、前記第2ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することを特徴とする請求項15に記載の半導体パッケージ。
  17. 前記第1ダミーバンプは前記第1リアルバンプより大きく、前記第2ダミーバンプは前記第2リアルバンプより大きいことを特徴とする請求項1に記載の半導体パッケージ。
  18. 前記第1及び第2パターンは印刷回路基板パターンであることを特徴とする請求項1に記載の半導体パッケージ。
  19. 前記第1及び第2リアルバンプは金属を含むことを特徴とする請求項18に記載の半導体パッケージ。
  20. データを送受信するシステムであって、
    プログラムを格納するためのメモリ素子と、
    前記メモリ素子と通信するプロセッサとを有し、
    前記メモリ素子は、
    請求項1乃至19のいずれか一項に記載の半導体パッケージを含むことを特徴とするデータ送受信システム。
  21. 前記システムは、モバイルシステム、携帯型コンピュータ、ウェッブタブレット、モバイルフォン、デジタルミュージックプレーヤ、メモリカードのうちの少なくともいずれか1つを含むことを特徴とする請求項20に記載のデータ送受信システム。
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