KR20110124993A - 반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법 - Google Patents

반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법 Download PDF

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KR20110124993A
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ubm
semiconductor chip
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강선원
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Abstract

추가적인 재배선 공정 없이 범프들을 고의적으로 단락시켜 재배선을 달성할 수 있는 반도체 칩, 이를 포함하는 반도체 패키지 및 시스템, 및 이의 제조 방법이 제공된다. 본 발명에 따른 반도체 칩은 반도체 기판, 상기 반도체 기판 상에 배치되는 패시베이션층, 및 상기 패시베이션층 상에 배치되는 다수의 가상 범프들을 포함한다. 상기 다수의 가상 범프들은 서로 인접한 가상 범프들과 직접 연결됨으로써 적어도 하나의 재배선을 형성한다.

Description

반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법{Semiconductor chip and semiconductor package including the same and method of manufacturing the same}
본 발명은 반도체 칩에 관한 것으로서, 더욱 상세하게는, 패시베이션층 상에 배치되는 가상 범프들을 고의적으로 단락시켜 재배선을 달성하는 반도체 칩, 이를 포함하는 반도체 패키지 및 시스템, 및 이의 제조 방법에 관한 것이다.
플립 칩(flip chip)은 일반적인 와이어 본딩 방식에 비해 저항과 인덕턴스가 작아 우수한 전원/접지 특성을 가질 뿐만 아니라, 패드 배치의 자유도가 높고 단위 면적당 수용할 수 있는 단자의 수가 많아 고속 반도체 소자에 사용되고 있다. 또한, 플립 칩의 전원/접지 특성을 개선하기 위해 재배선이 이용되고 있다. 그러나, 재배선 공정은 포토리소그래피 공정과 도금 공정을 포함하므로 공정 시간과 공정 비용이 크게 증가한다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 재배선 공정 없이 재배선을 달성할 수 있는 반도체 칩을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 재배선 공정 없이 재배선을 달성할 수 있는 반도체 칩을 포함하는 반도체 패키지 및 시스템을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 재배선 공정 없이 재배선을 달성할 수 있는 반도체 칩의 제조 공정을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩은, 반도체 기판, 상기 반도체 기판 상에 배치되는 패시베이션층, 및 상기 패시베이션층 상에 배치되는 다수의 가상 범프들을 포함한다. 상기 다수의 가상 범프들은 서로 인접한 가상 범프들과 직접 연결됨으로써 적어도 하나의 재배선을 형성한다.
상기 반도체 칩의 일 예에 따르면, 상기 다수의 가상 범프들은 상기 패시베이션층 상에 배치되는 제 1 UBM층, 및 상기 제 1 UBM층 상에 배치되는 제 1 솔더층을 각각 포함할 수 있다. 상기 다수의 제 1 UBM층들은 서로 이격하여 배치되며, 상기 제 1 솔더층들은 상기 제 1 솔더층들 아래에 배치된 제 1 UBM층들보다 넓게 형성되어 서로 인접하는 제 1 솔더층들과 직접 연결될 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 다수의 가상 범프들은 상기 제 1 UBM층과 상기 제 1 솔더층 사이에 배치되는 도전성 필러(pillar)를 더 포함할 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 상기 도전성 필러의 상면은 테두리에 비해 중앙부가 높도록 볼록한 형상을 가짐으로써, 상부의 제 1 솔더층이 리플로우될 때 인접한 위치의 제 1 솔더층과 직접 연결될 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 서로 직접 연결되는 상기 제 1 솔더층들의 상면은 상기 제 1 UBM층들의 위에서 가장 높고 상기 제 1 UBM층들 사이에서 가장 낮도록 굴곡진 형상을 가짐으로써, 반도체 패키지 몰딩 시에 몰딩 부재가 상기 반도체 칩과 회로 기판 사이에도 주입될 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 상기 반도체 기판 내에 배치되는 배선, 상기 배선에 전기적으로 연결되며, 상기 패시베이션층의 적어도 하나의 개구부들에 의해 노출되는 적어도 하나의 패드, 및 상기 패시베이션층의 상기 적어도 하나의 개구부들을 관통하며, 상기 패드 상에 전기적으로 연결되도록 배치되는 적어도 하나의 관통 범프를 더 포함할 수 있다. 상기 적어도 하나의 관통 범프는 상기 다수의 가상 범프들 중 적어도 하나의 가상 범프들과 직접 연결됨으로써, 재배선을 달성할 수 있다. 또한, 상기 적어도 하나의 관통 범프는 상기 적어도 하나의 패드 상에 배치되는 제 2 UBM층, 및 상기 제 2 UBM층 상에 배치되는 제 2 솔더층을 각각 포함할 수 있다. 상기 제 2 UBM층은 상기 다수의 제 1 UBM층과 이격하여 배치되며, 상기 제 2 솔더층은 상기 다수의 제 1 솔더층 중 적어도 하나와 직접 연결될 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 상기 제 2 솔더층은 상기 다수의 제 1 솔더층보다 높이 및 크기가 클 수 있으며, 그에 따라 반도체 패키지의 회로 기판에 플립-칩 본딩될 때, 상기 가상 범프들이 회로 기판과 이격될 수 있다. 또한, 상기 제 2 UBM층은 상기 다수의 제 1 UBM층보다 넓을 수 있다. 또한, 상기 제 2 UBM층과 상기 제 2 UBM층에 인접한 상기 제 1 UBM층 간의 거리는 서로 인접한 상기 제 1 UBM층들간의 거리보다 짧을 수 있다. 이를 통해, 추가 공정 없이도, 상기 관통 범프를 상기 가상 범프들보다 크게 형성할 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 상기 적어도 하나의 관통 범프는 동일한 전위가 인가되는 제 1 및 제 2 관통 범프들을 포함하며, 상기 제 1 및 제 2 관통 범프들은 상기 다수의 가상 범프들의 재배선에 의해 전기적으로 연결될 수 있으며, 특히 병렬로 연결될 수 있다. 상기 제 1 및 제 2 관통 범프들을 통해 상기 배선에 접지 전압 또는 전원 전압이 인가될 수 있다. 이를 통해, 전원/접지 특성을 개선할 수 있다.
상기 반도체 칩의 또 다른 예에 따르면, 상기 패시베이션층 상에 배치되고, 상기 다수의 가상 범프들 중 적어도 하나의 가상 범프들과 직접 연결되는 적어도 하나의 연결 범프를 더 포함할 수 있다. 상기 연결 범프는 상기 다수의 가상 범프들의 재배선에 의해 상기 관통 범프와 전기적으로 연결될 수 있다. 또한, 상기 적어도 하나의 연결 범프는 상기 패시베이션층 상에 배치되는 제 3 UBM층, 및 상기 제 3 UBM층 상에 배치되는 제 3 솔더층을 각각 포함할 수 있다. 상기 제 3 UBM층은 상기 제 1 UBM층과 이격하여 배치되며, 상기 제 3 솔더층은 상기 다수의 제 1 솔더층 중 적어도 하나와 직접 연결될 수 있다. 이를 통해, 회로 기판의 배치 자유도를 높일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는 상기 반도체 칩, 및 상기 반도체 칩이 플립-칩 본딩되는 회로 기판을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 시스템은 상기 반도체 패키지를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법은, 상면에 적어도 하나의 패드를 갖는 반도체 기판을 제공하는 단계, 상기 적어도 하나의 패드가 노출되도록 상기 반도체 기판의 상면 상에 패시베이션층을 형성하는 단계, 상기 패시베이션층 및 상기 패시베이션층에 의해 노출되는 상기 적어도 하나의 패드 상에 UBM층을 형성하는 단계, 상기 UBM층의 일부 영역들을 노출하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 개구부를 상기 UBM층의 일부 영역들 상에 솔더층들을 형성하는 단계, 상기 포토레지스트 패턴을 제거하고, 상기 솔더층을 식각 마스크로 이용하여 노출된 UBM층을 식각하는 단계, 서로 인접한 솔더층들이 직접 연결되어 재배선을 형성하도록 상기 솔더층들을 리플로우하는 단계를 포함한다.
본 발명에 따른 반도체 칩은 별도의 재배선 공정 없이도 재배선이 형성될 수 있으므로, 제조에 필요한 시간과 비용을 줄일 수 있게 한다. 따라서, 상기 반도체 칩을 포함하는 반도체 패키지 및 시스템의 가격을 낮출 수 있다.
또한, 범프를 이용하여 재배선을 달성함으로써, 설계 자유도를 크게 높일 수 있으며, 전원/접지 경로를 병렬화 함으로써, 저항과 인덕턴스를 낮추어 전기적 특성을 개선할 수 있다.
또한, 추가적인 공정 없이도 범프의 크기를 조절할 수 있다. 또한, 가상 범프들로 이루어진 재배선이 굴곡지게 형성됨으로써, 반도체 칩과 회로 기판 사이에도 몰딩 부재가 주입될 수 있다. 따라서, 반도체 칩과 회로 기판 간의 전기적 접속 특성을 개선할 수 있을 뿐만 아니라, 신뢰성 있는 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 2a는 도 1에 도시된 반도체 칩을 I-I'로 절취한 단면도를 개략적으로 도시한다.
도 2b는 도 1에 도시된 반도체 칩을 II-II'로 절취한 단면도를 개략적으로 도시한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 9는 도 8에 도시된 반도체 칩을 III-III'로 절취한 단면도를 개략적으로 도시한다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도를 개략적으로 도시한다.
도 11은 본 발명의 일 실시예에 따른 시스템을 개략적으로 도시한다.
도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.　 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.　 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다.　 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.　 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.　 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다.　 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다. 도 2a는 도 1에 도시된 반도체 칩을 I-I'로 절취한 단면도를 개략적으로 도시한다. 도 2b는 도 1에 도시된 반도체 칩을 II-II'로 절취한 단면도를 개략적으로 도시한다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 칩(100a)은 반도체 기판(102), 패시베이션층(130) 및 가상 범프들(120)을 포함한다.
반도체 기판(102)은 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함하는 기판, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 반도체 기판(102)은 반도체 칩(100a)의 목적에 따라 메모리 기능, 로직 기능, 컨트롤러 기능 및 프로세서 기능 중 적어도 하나 이상의 기능을 수행할 수 있는 집적 회로(미 도시)를 포함할 수 있다. 또한, 반도체 기판(102)은 상기 집적 회로에 신호를 입출력하고 상기 집적 회로의 내부 요소들을 서로 연결하는 배선(미 도시)을 포함할 수 있다. 배선은 반도체 기판(102)의 상면에 배치된 패드(104)를 통해 외부의 다른 소자나 장치, 또는 인쇄회로기판과 전기적으로 연결될 수 있다. 본 발명의 사상을 더욱 명확하게 전달할 수 있도록 집적 회로와 배선을 도면들에 도시하지 않았으나, 본 기술분야의 당업자들은 이러한 구성에 대해 명확히 알고 있을 것이다.
패시베이션층(130)은 반도체 기판(102)에 형성되는 집적 회로들을 외부의 충격이나 습기와 같은 주변 환경으로부터 보호하고 외부와 절연시키기 위해 반도체 기판(102)의 상면에 배치될 수 있다. 패시베이션층(130)은 예컨대 질화막과 같은 단단한 재질의 물질을 포함할 수 있다. 이에 대해서는 아래에서 자세히 설명한다.
가상 범프들(120)은 패시베이션층(130) 상에 배치되며, 서로 인접한 가상 범프들(120)과 서로 직접 연결됨으로써 적어도 하나의 재배선을 형성한다. 가상 범프들(120)은 리플로우(reflow) 공정에서 용융될 수 있는 물질, 예컨대 솔더를 포함할 수 있다. 따라서, 가상 범프들(120)은 리플로우 공정에서 용융되어 서로 이격되어 있던 가상 범프들(120)이 직접 물리적으로 연결될 수 있다. 이에 대해서는 아래에서 자세히 설명한다.
반도체 칩(100a)은 관통 범프들(110)을 더 포함할 수 있다. 관통 범프들(110)은 패시베이션층(130)의 개구부를 통해 반도체 기판(102)의 패드(104)에 연결되도록 배치된다. 관통 범프들(110)은 패드(104) 상에 배치되며, 외부로부터 반도체 기판(102)의 집적 회로들에 신호를 입력하거나 집적 회로들로부터 신호들을 출력하는 단자의 역할을 할 수 있다. 도 1에 도시된 바와 같이, 관통 범프들(110)은 관통 범프들(110)을 통해 신호가 입출력되는 경우에는 신호 범프(110S)로 정의될 수 있고, 관통 범프들(110)을 통해 구동 전원이 인가되는 경우에는 전원 범프(110P) 및 접지 범프(110G)로 정의될 수 있다.
반도체 칩(110a)의 평면도를 개략적으로 도시하는 도 1을 참조하면, 관통 범프들(110)은 P1의 간격으로 서로 이격되어 배치된다. 도 1에서는 관통 범프들(110)이 중앙에 2열로 배열되어 있지만, 이는 오로지 예시적이며, 관통 범프들(110)은 반도체 칩(110a)의 테두리부분에 배열될 수도 있고, 전면에 균등하게 배열될 수도 있다. 관통 범프들(110)의 배열은 본 발명의 범위를 한정하지 않는다.
도 1에 도시된 바와 같이, 전원 범프(110P)들은 패시베이션층(130) 상에서 서로 직접 연결된 가상 범프들(120)에 의해 다른 전원 범프(110P)들과 전기적으로 연결될 수 있다. 또한, 접지 범프(110G)들은 패시베이션층(130) 상에서 서로 직접 연결된 가상 범프들(120)에 의해 다른 접지 범프(110G)들과 전기적으로 연결될 수 있다. 가상 범프들(120)은 P2의 간격으로 배열되며, 서로 물리적으로 연결되어 재배선을 형성할 수 있다. 따라서, 전원 범프들(110P) 및 접지 범프들(110G)이 가상 범프들(120)로 이루어진 재배선에 의해 연결됨으로써, 외부 소자 또는 장치로부터 전원 또는 접지 범프들(110P 또는 110G)까지의 저항 및 인덕턴스를 낮출 수 있으며, 그에 따라 구동 전원 특성을 개선할 수 있다. 본 예에서는 각각 3개의 전원 범프(110P)들 및 접지 범프(110G)들이 도시되어 있지만, 이들의 개수는 본 발명을 한정하지 않으며, 필요에 따라 적절한 개수의 전원 또는 접지 범프들(110P 또는 110G)이 배치될 수 있다. 또한, 본 예에서는 전원 또는 접지 범프들(110P 또는 110G)이 하나의 재배선에 의해 연결되는 것으로 도시되어 있지만, 추가적으로 저항 및 인덕턴스를 더 낮추기 위해 추가적인 적어도 하나의 재배선에 의해 병렬로 연결될 수 있다.
도 1에서 관통 범프들(110)의 크기(W1)과 가상 범프들(120)의 크기(W2)가 서로 동일한 것으로 도시되어 있지만, 후술하는 바와 같이, 이들의 크기는 서로 다를 수 있다. 또한, 상술된 바와 같이, 관통 범프들(110) 간의 간격(P1)은 가상 범프들(120) 간의 간격(P2) 및 관통 범프(110)와 이와 연결된 가상 범프(120) 간의 간격보다 길며, 그에 따라 관통 범프들(110) 간에는 서로 이격되고, 관통 범프(110)와 가상 범프(120) 및 가상 범프들(120) 간에는 서로 연결된다.
도 1의 I-I'를 따르는 단면도를 도시하는 도 2a를 참조하면, 집적 회로 및 배선이 형성될 수 있는 반도체 기판(102)의 상면에 상기 배선에 연결될 수 있는 패드(104)가 배치된다. 패드(104)가 반도체 기판(102) 내에 리세스되어 배치된 것으로 도시되어 있지만, 본 발명은 이것으로 한정되지 않으면, 반도체 기판(102)의 상면 상에 배치될 수도 있다.
반도체 기판(102)의 상면 상에 제 1 패시베이션층(132)이 형성될 수 있다. 제 1 패시베이션층(132)은 반도체 기판(102) 내의 집적 회로 및 배선을 외부로부터 보호하기 위한 절연층을 포함할 수 있으며, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예컨대, 제 1 패시베이션층(132)은 실리콘 질화막으로 형성될 수 있다. 선택적으로, 제 1 패시베이션층(132) 상에 제 2 패시베이션층(134)이 형성될 수 있다. 제 2 패시베이션층(134)은 상부의 가상 범프들(120)과의 계면 특성을 개선하기 위한 절연층일 수 있다. 예컨대, 제 1 패시베이션층(132)이 실리콘 질화막인 경우, 제 2 패시베이션층(134)은 실리콘 산화막일 수 있다. 제 1 패시베이션층(132)과 제 2 패시베이션층(134)은 통칭하여 패시베이션층(130)으로 언급될 수 있다. 패시베이션층(130)은, 도 2a에 도시된 바와 같이, 이중층으로 이루어져야만 하는 것은 아니며, 단일층 또는 삼중층 이상의 다층 구조로 이루어질 수도 있다. 패시베이션층(130)은 패드(104)의 일부분, 특히 중앙부를 노출하는 개구부를 가질 수 있다. 관통 범프들(110)은 상기 개구부를 통해 패드(104)에 전기적으로 연결된다.
패드(104) 상에 제 2 UBM(Under Bump Metallurgy)층(145)이 형성될 수 있다. 도면에 도시된 바와 같이, 제 2 UBM층(145)은 패드(104)의 일부를 덮는 패시베이션층(130)의 상부에도 형성될 수 있다. 제 2 UBM층(145)은 제 2 배리어층(142) 및 제 2 시드층(144)을 포함할 수 있으며, 제 2 배리어층(142) 및 제 2 시드층(144)을 통칭하여 아래에서 제 2 UBM층(145)으로 언급될 수 있다. 제 2 배리어층(142)은 예컨대 Ti/TiN을 포함할 수 있다. 제 2 배리어층(142)은 관통 범프(110)의 도전성 물질이 패드(104), 패시베이션층(130), 및/또는 반도체 기판(102)으로 확산하는 것을 방지하는 역할을 할 수 있다. 제 2 시드층(144)은 예컨대 제 2 시드층(144) 상에 형성되는 물질과 동일한 물질로 형성될 수 있다. 예컨대, 제 2 시드층(144)은 구리로 이루어질 수 있다. 제 2 시드층(144)은 상부의 제 2 도전성 필러(146)를 형성하기 위한 시드(seed)의 역할을 할 수 있다. 제 2 UBM층(145)은 이중층으로 도시되어 있지만, 단일층으로 구성될 수도 있고, 삼중층 이상의 다층 구조로 이루어질 수도 있다.
선택적으로, 제 2 UBM층(145) 상에 제 2 도전성 필러(146)이 형성될 수 있다. 제 2 도전성 필러(146)은 도전성이 높은 물질, 예컨대 구리로 형성될 수 있다. 제 2 도전성 필러(146)는 관통 범프(110)의 높이를 높여 신뢰성 있는 접속에 도움을 줄 수 있다. 또한, 제 2 도전성 필러(146)는 상부의 제 2 솔더층(148)이 리플로우에 의해 제 2 도전성 필러(146)의 측벽을 따라 흘러내릴 수 있는 표면을 제공할 수 있다.
제 2 UBM층(146) 또는 제 2 도전성 필러(146) 상에 제 2 솔더층(148)이 형성될 수 있다. 아래에서 더욱 자세히 설명되겠지만, 제 2 솔더층(148)은 솔더 물질이 리플로우 공정에 의해 용융되어 흘러내린 후, 다시 경화됨으로써 형성될 수 있다. 따라서, 제 2 솔더층(148)은 리플로우 가능한 물질, 예컨대, 납을 포함하는 솔더 또는 주석, 은 및/또는 구리의 합금한 무연 솔더로 이루어질 수 있다. 또한, 제 2 솔더층(148)은 반도체 칩(100a)이 회로 기판에 플립-칩 본딩되는 경우, 이들 사이를 상호 연결하는 단자, 예컨대, 솔더볼로 기능할 수 있다.
제 1 UBM층(155)들은 서로 이격하여 패시베이션층(130)의 상부에 형성될 수 있다. 도면에 도시된 바와 같이, 제 1 UBM층(155)들은 상부의 제 1 솔더층(158)이 리플로우 후에 인접한 제 1 솔더층(158)들이 직접 연결될 수 있을 정도의 간격으로 배치된다. 제 1 UBM층(155)은 제 2 UBM층(145)과 같이 제 1 배리어층(152) 및 제 1 시드층(154)을 포함할 수 있다. 제 1 배리어층(152)은 가상 범프(120)가 패시베이션층(130) 상에 견고하게 부착되게 하는 역할 수 있다. 제 1 배리어층(152)은 제 2 배리어층(142)과 동일한 물질로 이루어질 수 있으며, 동일 공정에 의해 형성될 수 있다. 또한, 제 2 시드층(154)은 제 1 시드층(144)과 동일한 물질로 동일 공정에 의해 형성될 수 있다.
제 1 도전성 필러(156)도 제 2 도전성 필러(146)과 마찬가지로 제 1 UBM층(155) 상에 도전성이 높은 물질, 예컨대 구리로 형성될 수 있으며, 제 2 도전성 필러(146)과 동일 공정으로 형성될 수 있다. 제 1 솔더층(158)은 제 1 도전성 필러(156) 상에 형성될 수 있다. 제 1 솔더층(158)도 제 2 솔더층(148)과 동일 물질로 동일 공정에서 형성될 수 있다.
제 1 솔더층(158)은 리플로우 공정에서 용융되어 유동성을 갖게 된다. 솔더 물질은 용융되는 경우 표면 장력에 의해 구형이 된다. 그러나 솔더 물질의 양이 많아지면, 용융될 때, 표면 장력에 의한 형태를 유지하지 못하고 흘러내리게 된다. 이와 같이, 표면 장력이 형태를 유지할 수 없을 양의 제 1 솔더층(158)이 한정된 면적을 갖는 제 1 도전성 필러(156) 상에서 용융됨에 따라, 제 1 솔더층(158)은 옆으로 흘러내리게 되며, 그에 따라 이에 인접한 제 1 솔더층(158) 또는 제 2 솔더층(148)과 직접 물리적으로 연결되게 된다. 그러나, 솔더층들(148, 158)은 용융되더라도 소정의 점착성을 가지기 때문에, UBM층(145, 155)들 상에서의 높이(h1)는 UBM층(145, 155)들 사이에서의 높이(h2)보다 크게 된다. 따라서, 솔더층들(148, 158)의 상면 표면은 굴곡이 생기게 된다. 후술되겠지만, 굴곡진 솔더층들(148, 158)로 인하여, 반도체 칩(100a)와 회로 기판 사이에도 몰딩 부재가 주입되는 MUF(molded underfill) 공정을 수행할 수 있게 된다. 솔더층들(148, 158)의 유동성 및 점착성은 리플로우 공정의 공정 온도에 의해 달라질 수 있으며, 원하는 단면 프로파일을 갖는 범프들(110, 120)을 얻기 위해 공정 온도가 조절될 수 있다. 예컨대, 솔더층들(148, 158)의 유동성을 증가시키기 위해 더 높은 공정 온도로 리플로우 공정을 수행할 수 있다.
도 1의 II-II'를 따라 절취한 단면도를 도시하는 도 2b를 참조하면, 관통 범프들(110)만이 도시된다. 상술된 바와 같이, 관통 범프들(110)은 서로 이격되어 전기적으로 절연되어 있다. 도시된 바와 같이, 관통 범프들(110) 간의 간격(P1)은 관통 범프(110)와 가상 범프(120) 간의 간격 및 가상 범프들(120) 간의 간격(P2)보다 크게 설계된다. 도 2b에서 제 2 솔더층(148)은 제 2 도전성 필러(146) 상에 배치되는 것으로 도시되어 있지만, 이는 예시적이며, 도 2a에서와 같이, 제 2 도전성 필러(146)의 측면을 따라 흘러 내려 패시베이션층(130)과도 직접 접촉될 수 있다. 그러나, 충분한 간격(P1)이 확보되기 때문에 인접한 제 2 솔더층(148)과는 절연될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 3에 도시된 반도체 칩(100b)은 도 1에 도시된 반도체 칩(100a)과 가상 범프들(120)이 이루는 재배선의 경로가 다르다는 점을 제외하고는 실질적으로 동일하다. 이하 실질적으로 동일한 부분에 대해서는 중복하여 설명하지 않는다.
도 1의 실시예에서 가상 범프들(120)로 이루어진 재배선은 직선으로 배열되어 있지만, 도 3의 실시예에서는 재배선이 자유롭게 곡선으로 이루어질 수 있다. 따라서 가상 범프들(120)로 재배선을 형성함으로써 더욱 높은 설계 자유도를 확보할 수 있다. 또한, 도시되어 있지는 않지만, 가상 범프들(120)을 추가하여 병렬로 연결된 재배선을 달성할 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다.
도 4에 도시된 반도체 칩(100c)은 도 1에 도시된 반도체 칩(100a)과 가상 범프들(120)이 이루는 재배선의 경로가 다르고, 관통 범프들(110)이 반도체 칩(110c)의 중앙부 외에 테두리부에도 형성되어 있는 점을 제외하고는 실질적으로 동일하다. 이하 실질적으로 동일한 부분에 대해서는 중복하여 설명하지 않는다.
도 4에 도시된 바와 같이, 전원 범프(110P)들은 전원 범프들(110P)의 위치에 상관 없이 가상 범프들(120)로 이루어진 재배선에 의해 모두 연결될 수 있으며, 마찬가지로, 접지 범프(110G)들도 위치에 상관 없이 가상 범프들(120)로 이루어진 재배선에 의해 모두 연결될 수 있다. 또한, 도시된 바와 같이, 가상 범프들(120)의 재배선은 병렬로 연결될 수 있으며, 그에 따라 전기 저항 및 인덕턴스를 추가적으로 낮출 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 5에 도시된 반도체 칩(100d)은 도 2a에 도시된 반도체 칩(100a)과 도전성 필러(146a, 156a)의 상면 형상이 다르다는 점을 제외하고는 실질적으로 동일하다. 이하 실질적으로 동일한 부분에 대해서는 중복하여 설명하지 않는다.
도전성 필러(146a, 156a) 상에 솔더층(148, 158)이 형성되는데, 솔더층(148, 158)은 리플로우 공정에 의해 인접한 솔더층(148, 158)과 연결된다. 이 때, 용융된 솔더 물질들이 도전성 필러(146a, 156a)에서 벗어나 패시베이션층(130) 상으로 흘러내릴 수 있도록, 도전성 필러(146a, 156a)는 테두리부분이 중앙부분보다 높이가 낮은 프로파일을 가질 수 있다. 이를 위해, 상면이 평평한 도전성 필러(146, 156)를 등방성 식각하는 공정이 추가될 수 있다. 이에 대해서는 아래에서 더욱 자세히 설명된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 6에 도시된 반도체 칩(100e)은 도 2a에 도시된 반도체 칩(100a)과 관통 범프(110b)의 크기가 다르다는 점을 제외하고는 실질적으로 동일하다. 이하 실질적으로 동일한 부분에 대해서는 중복하여 설명하지 않는다.
도시된 바와 같이, 관통 범프(110b)는 가상 범프(120)보다 크기 및 높이가 더 클 수 있다. 이를 위해, 관통 범프(110b)의 제 2 UBM층(145b) 및 제 2 도전성 필러(146b)가 더 크게 설계될 수 있다. 예컨대, 제 2 UBM층(145b) 및 제 2 도전성 필러(146b)의 폭(d1)은 제 1 UBM층(155) 및 제 1 도전성 필러(156)의 폭(d2)보다 클 수 있다. 더 넓은 제 2 UBM층(145b) 및 제 2 도전성 필러(146b) 상에 더 많은 솔더 물질이 위치할 수 있으며, 그에 따라 리플로우 공정을 거친 후에도 가상 범프들(120)에 비해 더 크고 높은 관통 범프(110b)를 달성할 수 있다. 예컨대, 상기 솔더 물질은 제 2 도전성 필러(146b)의 폭(d1)과 동일한 높이로 위치될 수 있다.
관통 범프(110b)를 통해 반도체 칩(100d)이 회로 기판과 연결되는 경우, 관통 범프(110b)가 가상 범프들(120)보다 크게 형성됨으로써, 가상 범프들(120)은 회로 기판과 접촉하지 않을 수 있으며, 그에 따라 원하지 않는 전기적 단락 및 누설을 방지할 수 있다. 뿐만 아니라, 패키징 단계에서, 몰딩 물질은 가상 범프들(120)과 회로 기판 사이의 간극을 통해 반도체 칩(100d)과 회로 기판 사이에 주입될 수 있으므로, 더욱 견고한 몰딩이 이루어질 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도를 개략적으로 도시한다.
도 7에 도시된 반도체 칩(100f)은 도 6에 도시된 반도체 칩(100e)과 가상 범프들(120) 간의 간격(d4)이 더 넓다는 것을 제외하고는 실질적으로 동일하다. 이하 실질적으로 동일한 부분에 대해서는 중복하여 설명하지 않는다.
도시된 바와 같이, 관통 범프(110b)와 이에 인접한 가상 범프(120) 사이의 간격(d3)보다 가상 범프들(120) 사이의 간격(d4)이 더 넓을 수 있다. 가상 범프들(120) 간의 간격이 더 넓어졌음에도, 인접하게 배치된 가상 범프들(120)은 서로 연결되어야 한다. 이를 위해, 가상 범프들(120)의 솔더층(158b)은 예컨대 더 높은 온도에서 용융됨으로써 더 높은 유동성을 가질 수 있다. 가상 범프들(120) 간의 간격이 더 넓어짐에 따라 솔더층(158b)은 가상 범프들(120) 사이에 더 많은 부분이 이동되어야 할 것이다. 그에 따라, 가상 범프들(120)의 높이(h3)는 더욱 낮아지게 된다. 따라서, 가상 범프들(120)은 회로 기판으로부터 더욱 이격될 것이며, 회로 기판과 더욱 확실하게 절연될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩의 평면도를 개략적으로 도시한다. 도 9는 도 8에 도시된 반도체 칩을 III-III'로 절취한 단면도를 개략적으로 도시한다.
도 8 및 도 9를 참조하면, 반도체 칩(100g)은 관통 범프들(110), 다수의 재배선을 이루는 다수의 가상 범프들(120), 및 연결 범프들(160)을 포함한다.
관통 범프들(110)은 반도체 칩(100g)의 중앙에 배치되어 있지만, 이의 위치로 본 발명이 한정되지 않는다. 관통 범프들(110)은 도 1에 도시된 반도체 칩(100a)의 관통 범프들(110)과 실질적으로 동일하다.
연결 범프들(160)은 반도체 칩(100g)이 외부 소자, 장치 또는 회로 기판과 연결되기 위한 연결 단자로 기능한다. 연결 범프들(160)은 제 3 UBM층(165), 제 3 도전성 필러(166) 및 제 3 솔더층(168)을 포함할 수 있다. 제 3 UBM층(165)은 제 3 배리어층(162) 및 제 3 시드층(164)을 포함할 수 있다. 연결 범프들(160)은 가상 범프들(120)과 실질적으로 동일한 구성을 가질 수 있다. 다만, 도 6 및 도 7에 도시된 실시예의 관통 범프들(110b)와 같이, 제 3 솔더층(168)을 포함하는 연결 범프(160)들은 제 1 솔더층(158)을 포함하는 가상 범프(160)에 비해 더 크고 큰 높이를 가질 수 있다. 이를 위해, 제 3 UBM층(165)은 제 1 UBM층(155)에 비해 폭이 더 넓을 수 있다. 연결 범프들(160)은 플립-칩 본딩을 위한 범프로서 도시되어 있지만, 와이어 본딩을 위한 패드로서 기능할 수도 있다.
가상 범프들(120)은 관통 범프들(110)을 이에 대응하는 연결 범프들(160)에 전기적으로 연결하는 재배선으로 기능할 수 있다. 가상 범프들(120)은 앞의 실시예들에서와 마찬가지로 인접한 가상 범프들(120)과 직접 연결된다. 따라서, 외부 장치와의 연결 포인트를 중앙부에서 테두리부로 옮길 수 있다. 따라서, 가상 범프들(120)을 연결하여 도전성 경로를 제공함으로써, 재배선을 달성할 수 있다.
도 3 내지 도 9에 도시된 실시예들은 오로지 예시적이며, 도시된 실시예들의 형태로 본 발명이 한정되는 것은 아니다. 도 3 내지 도 9에 도시된 실시예들에 설명된 본 발명의 특징들은 단독으로 적용될 수도 있으며, 조합하여 적용될 수도 있음에 유의하여야 한다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도를 개략적으로 도시한다.
도 10을 참조하면, 반도체 패키지(200)는 회로 기판(202), 회로 기판(202)에 플립-칩 본딩된 반도체 칩(100a) 및 반도체 칩(100a)을 밀봉하는 몰딩 부재(220)를 포함한다.
회로 기판(202)은 반도체 칩(100a)이 연결되는 패드(204), 및 패드(204)를 노출하며 회로 기판(202)을 덮는 절연층(206)을 포함할 수 있다. 또한, 회로 기판(202)은 반대 면에 외부 장치에 연결되기 위한 패드(208) 및 상기 패드(208)에 부착된 솔더볼(210)을 포함할 수 있다. 회로 기판(202)은, 예컨대, 인쇄회로기판(PCB)일 수 있으며, 다른 반도체 칩(202)일 수도 있다. 도 10에 도시된 회로 기판(202)은 오로지 예시적이며, 회로 기판(202)의 형태 및 구조로 본 발명을 한정하는 것은 아니다.
몰딩 부재(220)는 반도체 칩(100a)을 밀봉하며, 반도체 칩(100a)을 회로 기판(202)에 고정시킬 수 있다. 몰딩 부재(202)는 MUF 공정을 이용하여 반도체 칩(100a)의 상면과 측면뿐만 아니라, 반도체 칩(100a)과 회로 기판(202) 사이에도 주입될 수 있다. 이는 관통 범프(110)과 가상 범프들(120)이 굴곡진 형상을 갖기 때문이다.
도시된 바와 같이, 가상 범프들(120)의 높이와 관통 범프(110)의 높이가 동일하더라도, 회로 기판(202) 상에 절연층(206)이 형성되기 때문에 반도체 칩(100a)과 회로 기판(202) 간에 전기적으로 절연될 수 있다. 그러나, 도 6 내지 도 9의 실시예에 도시된 바와 같이, 가상 범프들(120)과 관통 범프(110) 또는 연결 범프(160) 간에 단차가 있는 경우에는 더욱 신뢰성 있는 전기적 절연을 달성할 수 있다.
도 10에서는 반도체 칩(100a)가 플립-칩 본딩으로 연결되어 있지만, 도 8에 도시된 반도체 칩(100g)의 경우에는 와이어 본딩으로 연결될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 시스템을 개략적으로 도시한다.
도 11을 참조하면, 본 실시예의 시스템(300)는 제어부(310), 입출력부(320), 메모리부(330) 및 인터페이스부(340) 및 버스(350)를 포함할 수 있다. 제어부(310), 입출력부(320), 메모리부(330) 및 인터페이스부(340)는 버스(350)를 통해 서로 연결되게 된다.
제어부(310)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor) 또는 마이크로제어기(microcontroller)를 포함할 수 있다.
입출력부(320)는 시스템(300) 외부로부터 데이터 또는 신호를 입력받거나, 또는 시스템(300) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력부(320)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다. 메모리부(330)는 제어부(310)에서 수행된 명령을 저장할 수 있는데, DRAM, 플래시 등의 다양한 메모리들이 메모리부를 구성할 수 있다. 인터페이스부(340)는 네트워크와 통신하여 데이터를 주고받을 수 있다.
본 실시예의 시스템(300)은 제어부(310), 메모리부(330), 및 인터페이스부(340) 중 적어도 하나는 앞서 도 1 내지 도 9에 예시된 반도체 칩(100a-100g)을 포함할 수 있으며, 특히 도 10에 예시된 반도체 패키지(200)을 포함할 수 있다. 즉, 도 10에 예시된 반도체 패키지(200)는 제어부(310), 메모리부(330), 및 인터페이스부(340)를 구성하는 메모리 또는 로직 반도체 패키지 일 수 있다.
본 실시예의 시스템(300)는 모바일 시스템, 예컨대 PDA, 휴대 컴퓨터, 웹 태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화, 디지털 음악 재생기, 메모리 카드, 또는 데이터 전송 또는 수신기일 수 있다.
도 12a 내지 도 12f는 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 12a를 참조하면, 반도체 기판(102)이 제공된다. 상술한 바와 같이, 반도체 기판(102)은 반도체 칩의 목적에 따르는 집적 회로 및 상기 집적 회로에 연결되는 배선을 포함할 수 있다. 반도체 기판(102)에는 상기 배선에 연결되는 패드(104)가 형성될 수 있다. 패드(104)는 반도체 기판(102) 안으로 리세스되어 형성될 수도 있지만, 반도체 기판(102)의 표면 상에 형성될 수도 있다.
도 12b를 참조하면, 반도체 기판(102)의 상면 상에 패시베이션층(130)이 형성될 수 있다. 상술한 바와 같이, 패시베이션층(130)은 제 1 패시베이션층(132) 및 제 2 패시베이션층(134)을 포함할 수 있으며, 제 1 패시베이션층(132)은 질화막으로 이루어지고, 제 2 패시베이션층(134)은 산화막으로 이루어질 수 있다. 패시베이션층(130)은 패드(104)를 노출하는 개구부가 형성될 수 있다. 패드(104)의 적어도 일부분을 노출하는 개구부는 포토리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다.
도 12c를 참조하면, 패시베이션층(130) 및 노출된 패드(104) 상에 UBM층(145')이 형성될 수 있다. UBM층(145')은 배리어층(142') 및 시드층(144')을 포함할 수 있다. 배리어층(142') 및 시드층(144')은 패시베이션층(130) 상에 순차적으로 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 디지털 CVD(Digital CVD), 펄스 CVD(Pulsed CVD), 원자층 증착법(atomic layer deposition, ALD) 또는 스퍼터링과 같은 다양한 방법에 의해 형성될 수 있다.
도 12d를 참조하면, UBM층(145') 상에 범프들(110, 120)이 형성될 위치를 노출하도록 패터닝된 포토레지스트층(170)이 형성될 수 있다. UBM층(145') 상에 포토레지스트층(170)이 예컨대, 스핀-코팅과 같은 방법에 의해 형성될 수 있다. 그 후, 노광 및 현상 공정을 통해 도 12d에 도시된 바와 같이, 범프들(110, 120)이 형성될 위치를 노출하도록 패터닝될 수 있다. 도 12a 내지 12f에 도시된 제조 방법의 실시예는 도 1에 도시된 반도체 칩(100a)를 형성하기 위한 방법에 관한 것이며, 도 3 내지 도 8에 도시된 반도체 칩(100a)을 형성하기 위해서는, 범프들(110, 120)이 형성될 영역의 면적이 달라지거나, 범프들(110, 120) 간의 간격이 달라지도록 포토레지스트층(170)을 패터닝될 수 있다.
도 12e를 참조하면, 노출된 UBM층(145'), 특히 시드층(144') 상에 도전성 필러들(146)을 형성할 수 있다. 도전성 필러들(146)은 시드층(144') 상에 예컨대 도금 공정에 의해 형성될 수 있다. 또한, 도전성 필러들(146) 상에 솔더 물질(147)이 형성될 수 있다. 솔더 물질(147)은, 예컨대 도금 공정에 의해 형성될 수 있으며, 솔더젯(solderjet)으로 지칭되는 땜납의 잉크젯 인쇄에 의해 형성될 수도 있다.
도 12f를 참조하면, 패터닝된 포토레지스트층(170)이 제거될 수 있으며, 솔더 물질(147)을 식각 마스크로 이용하여, UBM층(145')을 패터닝할 수 있다. 따라서, 관통 범프(110)의 제 2 UBM층(145)과 가상 범프(120)의 제 1 UBM층(155)는 전기적으로 절연될 수 있다. 그 후, 솔더 물질(147)을 리플로우 함에 따라 솔더 물질(147)은 도 2a에 도시된 바와 같은 솔더층(148, 158)으로 변형되게 된다. 용융된 솔더 물질(147)은 제 1 UBM층들(145) 사이의 패시베이션층(130) 상으로 흐르게 될 수 있다. 따라서, 도 2a에 도시된 바와 같이, 솔더층(148, 158)들은 서로 연결되게 된다. 이를 통해, 패시베이션층(130) 상에 가상 범프들(120)로 이루어진 재배선이 달성될 수 있다.
상술된 바와 같이, 일반적으로 포토리소그래피 공정 및 추가 도금 공정을 필요로 하는 별도의 재배선 공정 없이도, 일반적인 범프 형성 공정만을 이용하여 패시베이션층(130) 상에 재배선을 달성할 수 있다. 따라서, 추가적인 공정으로 인한 비용 및 시간을 줄일 수 있다.
도 5에 도시된 실시예의 도전성 필러(144, 154)를 형성하기 위한 공정을 설명한다. 도 12d의 구조물에서 도전성 물질을 노출된 UBM층(145') 상에 형성할 수 있다. 그 후, 패터닝된 포토레지스트층(170)을 제거할 수 있다. 그 후, UBM층(145') 상에 형성된 도전성 물질을 등방성 식각할 수 있다. 등방성 식각의 경우, 평평한 부분에 비해 모서리 부분은 더 많이 제거되므로, 도 5에 도시된 바와 같은 도전성 필러(146a, 156a)가 형성될 수 있다. 그 후, 상면이 볼록한 도전성 필러(146a, 156a) 상에, 예컨대, 솔더젯 등과 같은 방법을 이용하여 솔더 물질을 형성할 수 있다. 그 후, 상기 솔더 물질을 리플로우시킴으로써, 도 5에 도시된 바와 같이, 가상 범프들(120)로 이루어진 재배선을 포함하는 반도체 칩(100d)를 완성할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 칩
102: 반도체 기판
104: 패드
110: 관통 범프
120: 가상 범프
130: 패시베이션층
145: 제 2 UBM층
148: 제 2 솔더층
155: 제 1 UBM층
158: 제 1 솔더층
160: 연결 범프
200: 반도체 패키지
202: 회로 기판

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되는 패시베이션층; 및
    상기 패시베이션층 상에 배치되는 다수의 가상 범프들;
    을 포함하며, 상기 다수의 가상 범프들은 서로 인접한 가상 범프들과 직접 연결됨으로써 적어도 하나의 재배선을 형성하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 다수의 가상 범프들은 상기 패시베이션층 상에 배치되는 제 1 UBM층, 및 상기 제 1 UBM층 상에 배치되는 제 1 솔더층을 각각 포함하며,
    상기 다수의 제 1 UBM층들은 서로 이격하여 배치되며, 상기 제 1 솔더층들은 상기 제 1 솔더층들 아래에 배치된 제 1 UBM층들보다 넓게 형성되어 서로 인접하는 제 1 솔더층들과 직접 연결되는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 다수의 가상 범프들은 상기 제 1 UBM층과 상기 제 1 솔더층 사이에 배치되는 도전성 필러(pillar)를 더 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제 3 항에 있어서,
    상기 도전성 필러의 상면은 테두리에 비해 중앙부가 높도록 볼록한 것을 특징으로 하는 반도체 칩.
  5. 제 2 항에 있어서,
    상기 반도체 기판 내에 배치되는 배선;
    상기 배선에 전기적으로 연결되며, 상기 패시베이션층의 적어도 하나의 개구부들에 의해 노출되는 적어도 하나의 패드; 및
    상기 패시베이션층의 상기 적어도 하나의 개구부들을 관통하며, 상기 패드 상에 전기적으로 연결되도록 배치되는 적어도 하나의 관통 범프;
    를 더 포함하며, 상기 적어도 하나의 관통 범프는 상기 다수의 가상 범프들 중 적어도 하나의 가상 범프들과 직접 연결되는 것을 특징으로 하는 반도체 칩.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 관통 범프는 상기 적어도 하나의 패드 상에 배치되는 제 2 UBM층, 및 상기 제 2 UBM층 상에 배치되는 제 2 솔더층을 각각 포함하며,
    상기 제 2 UBM층은 상기 다수의 제 1 UBM층과 이격하여 배치되며, 상기 제 2 솔더층은 상기 다수의 제 1 솔더층 중 적어도 하나와 직접 연결되는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 제 2 솔더층은 상기 다수의 제 1 솔더층보다 높이 및 크기가 큰 것을 특징으로 하는 반도체 칩.
  8. 제 6 항에 있어서,
    상기 제 2 UBM층은 상기 다수의 제 1 UBM층보다 넓은 것을 특징으로 하는 반도체 칩.
  9. 제 5 항에 있어서,
    상기 적어도 하나의 관통 범프는 동일한 전위가 인가되는 제 1 및 제 2 관통 범프들을 포함하며, 상기 제 1 및 제 2 관통 범프들은 상기 다수의 가상 범프들의 재배선에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 칩.
  10. 상면에 적어도 하나의 패드를 갖는 반도체 기판을 제공하는 단계;
    상기 적어도 하나의 패드가 노출되도록 상기 반도체 기판의 상면 상에 패시베이션층을 형성하는 단계;
    상기 패시베이션층 및 상기 패시베이션층에 의해 노출되는 상기 적어도 하나의 패드 상에 UBM층을 형성하는 단계;
    상기 UBM층의 일부 영역들을 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 개구부를 상기 UBM층의 일부 영역들 상에 솔더층들을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하고, 상기 솔더층을 식각 마스크로 이용하여 노출된 UBM층을 식각하는 단계; 및
    서로 인접한 솔더층들이 직접 연결되어 재배선을 형성하도록 상기 솔더층들을 리플로우하는 단계;
    를 포함하는 반도체 칩 제조 방법.
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