CN111433906B - 一种内部电源焊盘间距更小的半导体封装 - Google Patents

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Abstract

一种封装后的集成电路(integrated circuit，IC)，包括IC和封装。所述封装具有底部介质层和在所述底部介质层上形成的多个重布线层(redistribution layers，RDLs)。所述多个RDL中的每个RDL包括图案化导体、介质层和位于图案化导体之间并延伸至其它RDL或延伸至外部连接的多个过孔。所述封装包括具有第一侧向间距的多个封装焊盘。所述IC包括电连接至具有第一侧向间距的所述多个封装焊盘的多个IC焊盘。所述封装还包括延伸穿过所述底部介质层并与所述第一RDL的所述多个图案化导体接触的多个印制电路板(printed circuit board，PCB)焊盘。所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。

Description

一种内部电源焊盘间距更小的半导体封装
相关申请案交叉申请
本申请要求于2017年11月16日递交的申请号为15/814,736发明名称为“一种内部电源焊盘间距更小的半导体封装”的美国申请案的在先申请优先权，该在先申请的内容以引入的方式并入本文。
背景技术
过去五十年里，集成电路(integrated circuit，IC)技术取得了巨大的进步。IC目前广泛应用于电子设备、机械、车辆、电器及其它设备。目前的大型处理IC中，晶体管数量达到了数十亿个，而存储器IC中的晶体管数量则有数千亿个。IC上的晶体管密度可达到每平方毫米一亿个。
IC晶体管形成于IC的半导体部分，并通过IC上的十个或更多个金属层的图案化导体互连。晶体管的这种互连产生逻辑功能。金属层还用于IC内的信号布线、将信号布线至IC外以及向晶体管传递供电电压，如：源极电源电压(VSS)和漏极电源电压(VDD)，也就是通常所谓的电源和地。IC中VSS和VDD的传递采用在一个或多个金属层上形成的图案化导体和与金属层相互耦合的过孔。由于金属层的尺寸限制，图案化导体的串联电阻可能相对较高。因此，电流通过这些图案化导体时会导致IR压降(压降)，使得施加在晶体管上的电压降低，从而导致电路性能下降以及电源传送过程中热量的产生。当压降造成IC性能下降时，产生的热量必须散去以避免损坏IC。由于电源域边界处服务晶体管的导体长度更大，电源域边界的IR压降也可能更大。
图1A示出了现有倒装芯片封装中的一种封装焊盘图案。封装的封装焊盘指的是电连接，如导电片，这些电连接直接对应并电连接至IC的电连接。该封装还包括二级接口，如印制电路板(printed circuit board，PCB)接口。PCB接口包括电连接，如焊球，这些电连接直接对应于其上安装有所述封装的PCB上的电连接。
如图1A所示，倒装芯片封装100包括多个I/O焊盘102，用于连接IC的I/O连接，以及多个内部电源/接地焊盘104，用于连接IC的VSS和VDD连接。目前的倒装芯片封装技术所支持的I/O焊盘102之间的侧向间距可低至60微米，转接板(interposer)之间的侧向间距可低至40微米。然而，目前的倒装芯片封装技术中，所支持的内部电源/接地焊盘104之间的侧向间距仅低于200微米。鉴于此，VSS和VDD必须如上所述侧向分布在IC中，从而导致了本文讨论的问题。本文中，术语“侧向间距”和“间距”可互换使用。
图1B是现有封装后的IC150的局部截面侧视图。玻璃纤维内核162是IC封装的基础。过孔174和188通过激光钻孔和填充导电材料，如铜，在内核162中形成。图案化导体172、176、187和190形成于内核162上。内核162上形成有介质层160和164与图案化导体172、176、187和190绝缘。之后，在介质层160和164中进行激光钻孔，形成过孔170、186、177和191，以与图案化导体172、187、176和190分别耦合。介质层158和166与图案化导体168、178、184和192绝缘。封装焊盘180和194包括凸块(如：焊料凸块或铜垫)以及延伸穿过介质层166直至图案化导体178和192的导电过孔。IC156包括分别与封装焊盘180和194电耦合的IC焊盘182和196。印制电路板(printed circuit board，PCB)焊盘152和154通过介质层158分别与导体168和184电耦合。PCB焊盘可以是焊球。封装后的IC150可以安装在PCB(未示出)上，封装后的IC150通过PCB焊盘152和154与PCB电耦合。
激光钻孔技术用于制作图1A和1B的现有IC封装，可将过孔直径限制到最小约50微米至60微米的尺寸。激光钻孔的位置精度约30微米。因此，过孔焊盘的最小尺寸被限制在大约110微米至120微米。而图案化导体的尺寸受限于过孔焊盘的尺寸。因此，现有IC封装中，内部电源/接地封装焊盘之间的侧向间距通常为200微米，最小为150微米。此种构造导致IC内电源和地的分布与凸块的距离大于200微米，从而导致热量产生和电压下降。并且，封装焊盘所在的IC封装的介质层通常并不是完全平坦的，因此被安装到IC封装上时，会对IC产生应力。因此，需要一种经改进的电源/接地焊盘之间的侧向间距更小的IC封装。
发明内容
根据本发明的第一方面，封装后的IC包括底部介质层以及底部介质层上的具有第一组图案化导体和第一介质层的第一RDL。封装后的IC包括第一RDL上的具有第二组图案化导体、第二介质层和第一组过孔的第二RDL，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层。封装后的IC包括第二RDL上的具有第三组图案化导体、第三介质层和第二组过孔的第三RDL，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层。封装后的IC包括多个封装焊盘，多个封装焊盘从第三组图案化导体延伸穿过第三介质层，多个封装焊盘开口的电源焊盘和接地焊盘之间具有第一侧向间距。将封装后的IC的IC电连接至多个封装焊盘，并封装在IC封装中。多个PCB焊盘延伸穿过底部介质层并与第一组图案化导体接触，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
根据本发明的第二方面，制作封装后的IC的方法包括：在平面载体上形成底部介质层；在底部介质层上形成第一RDL，第一RDL具有第一组图案化导体和第一介质层。所述方法包括：在第一RDL上形成第二RDL，第二RDL具有第二组图案化导体、第二介质层和第一组过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层。所述方法还包括：在第二RDL上形成第三RDL，第三RDL具有第三组图案化导体、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层。所述方法还包括：形成从第三组图案化导体延伸穿过第三介质层的多个封装焊盘开口；形成延伸至多个封装焊盘开口中的多个封装焊盘，多个封装焊盘芯片内部的电源封装焊盘和接地封装焊盘之间具有第一侧向间距；将IC电连接至多个封装焊盘。所述方法还包括：使用保护性封装材料封装IC；移除底部介质层的平面载体；形成延伸穿过底部介质层并与第一组图案化导体接触的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
根据本发明的第三方面，制作封装后的IC的方法包括：在平面载体上形成底部介质层；将IC固定到底部介质层，IC具有与底部介质层相对的具有第一侧向间距的多个IC焊盘。所述方法包括：使用保护性封装材料封装IC；裸露多个IC焊盘；在保护性封装材料上形成第一RDL，第一RDL具有在保护性封装材料上形成的第一介质层、在第一介质层上形成的第一组图案化导体，以及从第一组图案化导体延伸穿过第一介质层直至多个IC焊盘的第一组过孔。所述方法包括：在第一RDL上形成第二RDL，第二RDL具有在第一RDL上形成的第二介质层、在第二介质层上形成的第二组图案化导体，以及从第二组图案化导体延伸穿过第二介质层直至第一组图案化导体的第二组过孔。所述方法也包括：在第二RDL上形成第三RDL，第三RDL具有在第二RDL上形成的第三介质层、在第三介质层上形成的第三组图案化导体，以及从第三组图案化导体延伸穿过第三介质层直至第二组图案化导体的第三组过孔。在第三RDL上形成第四介质层；形成延伸穿过第四介质层直至第三组图案化导体的多个PCB封装焊盘开口；形成延伸穿过多个PCB封装焊盘开口直至第三组图案化导体的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
因此，根据第一、第二和第三方面中的每一方面，IC焊盘/封装焊盘的侧向间距比所支持的现有结构要小得多。例如，相比于现有结构中IC焊盘/封装焊盘的最小侧向间距为150微米至250微米，本文所描述的各个方面中，IC焊盘/封装焊盘的侧向间距可以为40微米至150微米(或更小)。IC焊盘/封装焊盘侧向间距的减少，会大大降低所封装的IC内的电源和地的IR压降。IR压降的降低不仅使晶体管电压更高成为了可能，也减少了因IR压降所产生的热量。下面将结合附图和权利要求书详细说明这些特性和其他特性。
附图说明
为了更透彻地理解本发明，现参阅结合附图和具体实施方式而描述的以下简要说明，其中的相同参考标号表示相同部分。
图1A示出了现有倒装芯片封装中的一种封装焊盘图案。
图1B是现有封装后的IC的局部截面侧视图。
图2A示出了IC电源域的框图。
图2B示出了IR压降与IC电源焊盘/接地焊盘侧向间距的曲线图。
图2C示出了本发明实施例提供的一种可封装的IC的局部截面侧视图。
图3A示出了本发明实施例提供的一种封装后的IC的局部截面侧视图。
图3B是图3A中封装后的IC的局部透明俯视图。
图4A示出了本发明实施例提供的一种封装后的IC的各方面的局部截面侧视图。
图4B示出了本发明实施例提供的另一种封装后的IC的各方面的局部截面侧视图。
图5示出了本发明实施例提供的一种制作封装后的IC的操作流程图。
图6A至6O示出了与图5制作封装后的IC的各操作对应的局部截面图。
图7示出了本发明另一实施例提供的一种制作封装后的IC的操作流程图。
图8A至8H示出了与图7制作封装后的IC的各操作对应的局部截面图。
图9A示出了与所公开的一个或多个实施例对应的一种电源和地的扇出图。
图9B示出了与所公开的一个或多个实施例对应的另一种电源和地的扇出图。
具体实施方式
首先应理解，尽管下文提供了一个或多个实施例的说明性实施方案，但所公开的系统和/或方法可使用任何数目的技术来实施，无论该技术是当前已知还是现有的。本发明决不应限于下文所说明的说明性实施方案、附图和技术，包括本文所说明并描述的示例性设计和实施方案，而是可在所附权利要求书的范围及其等效物的完整范围内修改。
图2A示出了IC电源域的框图。示出的有第一电源域202和第二电源域204。为了降低IC的总功耗，可以选择性地关闭电源域202和/或204，或选择性地降低电源域202和/或204中的工作电压。图2A还示出了IC的电源连接208和接地连接209，例如，IC焊盘。电源连接208示为黑色实心圆圈，接地连接209示为空心圆圈。根据其功率待被共同控制的晶体管的位置，设置电源域202和204之间的边界206。然而，相对于电源域202内的其他晶体管，边界206的选择使得电源域202内靠近边界206的晶体管距离待服务这些晶体管的电源连接208和接地连接209相对较远。因此，电源域202边界206处的晶体管最易受到高压降的影响，导致IR热量的增加。
图2B示出了IR压降与IC电源焊盘/接地焊盘侧向间距的曲线图。本发明揭示的不同结构和方法，使得IC封装的IC电源焊盘和IC接地焊盘之间的侧向间距相对于现有IC封装要小得多。因此，通过本发明的IC封装，封装后的IC的IC电源焊盘和IC接地焊盘之间的侧向间距也减小了。由于IC电源焊盘和IC接地焊盘之间的侧向间距减小，使得布设在IC金属层中的电源导体和接地导体之间的距离更短、IR压降更低，从而减少了热量的产生。注意，IC的IC电源焊盘和IC接地焊盘之间的侧向间距从200微米减小至约70微米，这对标准IR压降是非常重要的。
图2C示出了本发明实施例提供的一种可封装的IC的局部截面侧视图。IC210包括由硅或其他半导体制成的半导体衬底212。晶体管216和218使用已知技术形成于半导体衬底212中。多个金属层214，即金属层220、222、224、226和228，包括在IC210内联通电源、地布和信号的导体和过孔。如图2C所示，金属层220、222、224和226包括铜导体，而金属层228可选择包括铝导体。IC信号焊盘230将信号布进和布出IC210。IC电源焊盘232和IC接地焊盘234则分别向IC210提供电源和地。根据本发明的各方面，IC电源焊盘和IC接地焊盘之间的侧向间距相比于现有IC已减小至40微米，本发明的IC封装支持该降低的侧向间距。芯片上电源焊盘侧向间距的减小应与封装的封装焊盘侧向间距的减小相匹配，下文将对此进行解释。术语“侧向间距”和“间距”在此可互换使用。
图3A示出了本发明实施例提供的一种封装后的IC的局部截面侧视图。封装后的IC300包括底部介质层307。位于底部介质层307上的是第一重布线层(redistributionlayer，RDL)308，第一RDL308具有第一组图案化导体和第一介质层(详见后图)。位于第一RDL308上的是第二RDL310，第二RDL310具有第二组图案化导体、第二介质层和第一组过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层(仍详见后图)。位于第二RDL310上的是第三RDL312，第三RDL312具有第三组图案化导体、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层(仍详见后图)。多个封装焊盘313从第三组图案化导体延伸穿过第三介质层。多个封装焊盘313的电源封装焊盘和接地封装焊盘之间具有第一侧向间距318。
IC210包括耦合至多个封装焊盘313的多个IC焊盘314。封装后的IC300可以包括对IC210进行封装保护的IC封装(未示出)。封装后的IC300还包括多个印制电路板(printedcircuit board，PCB)焊盘，多个PCB焊盘延伸穿过底部介质层307与第一RDL308的第一组图案化导体接触。多个PCB焊盘的电源PCB焊盘304和接地PCB焊盘306之间的第二侧向间距316大于第一侧向间距318。
一些实施例中，第一侧向间距318可以是40微米至150微米(或更小)。在IC封装的制造过程中使用制造技术可以得到第一侧向间距318。IC封装绝缘体中的过孔开口的制作采用光刻和蚀刻而不是激光。在此情况下，过孔尺寸(“v”)可以是10微米(或更小)。此外，光刻、电镀和蚀刻还用于制作图案化导体。采用这些技术，图案化导体之间的间距(“S1”)可减小至5微米(或更小)，过孔外围(“E”，即图案化导体覆盖过孔的部分)可减小至5微米(或更小)，不同RDL过孔间的间距(“S2”)可减小至5微米(或更小)。因此，IC电源焊盘和IC接地焊盘的侧向间距可减小至40微米(2V+2E+S1+S2)。为了平衡宽RDL的需要，电源封装焊盘和接地封装焊盘之间的侧向间距(第一侧向间距)318可以设计为40微米至150微米，这比目前典型的200微米的内部电源侧向间距要小。
图3B是图3A中封装后的IC的局部透明俯视图。图3B示出了两个区域352和358，它们分别包括电源封装焊盘、接地封装焊盘和PCB焊盘。第一区域352包括电源封装焊盘354、接地封装焊盘356、电源PCB焊盘364和接地PCB焊盘366。第二区域358包括电源封装焊盘360、接地封装焊盘362、电源PCB焊盘320和接地PCB焊盘368。
根据本发明实施例IC封装的一方面，电源PCB焊盘364与对应的多个电源封装焊盘354电耦合，接地PCB焊盘366与对应的多个接地封装焊盘356电耦合。同理，电源PCB焊盘320与对应的多个电源封装焊盘360电耦合，接地PCB焊盘368与对应的多个接地封装焊盘362电耦合。这是因为PCB焊盘364、366、368、320的侧向间距远大于封装焊盘354、356、360、362的侧向间距。例如，在一个实施例中，封装焊盘的侧向间距为40微米，而在一些实施例中，PCB焊盘的侧向间距约为400微米。PCB焊盘364、366、368、320与封装焊盘354、356、360、362之间的互连还可以根据IC耦合至的电源域来确定。
参考图3A和3B，介绍本发明实施例的其他方面。第一方面，第一RDL308包括电源和地的第一扇出；第二RDL310包括电源和/或地的第二扇出，电源和/或地的第二扇出与电源和/或地的第一扇出不同；第三RDL312包括电源和地的第三扇出，电源和地的第三扇出与电源和/或地的第一扇出和电源和/或地的第二扇出的其中一者不同或二者都不同。这些扇出由RDL间过孔的布线以及RDL的导体图案决定。这些扇出可以根据IC不同部分所服务的逻辑、IC上不同位置的晶体管密度、IC不同部分的功耗特性或其他因素来决定。
另一方面，第一RDL308包括电源的第一扇出和地的第一扇出；第二RDL310包括电源的第二扇出，电源的第二扇出与电源的第一扇出不同；第三RDL312包括地的第二扇出，地的第二扇出与地的第一扇出不同。
图4A示出了本发明实施例提供的一种封装后的IC的各方面的局部截面侧视图。图4B示出了本发明实施例提供的另一种封装后的IC的各方面的局部截面侧视图。正如本文背景部分所简要描述的，封装后的IC受到安装应力的影响，这可能会损害IC焊盘、IC焊盘与IC封装的封装焊盘之间的连接以及IC本身的结构(低K膜)。因此，需要降低IC的应力。然而，封装焊盘的侧向间距的减小可能会导致安装应力的增加，尤其是在使用铜制焊盘和过孔的情况下。
因此，参考图4A，是本发明实施例一方面提供的降低IC404安装应力的封装后的IC400。图4A的虚线区域402是对这一方面进行说明的封装后的IC组件。特别地，根据这一方面，第一RDL的第一组过孔偏离第二RDL的第二组过孔，以最小化IC上的安装应力。进一步地，第三RDL的第三组过孔可能偏离第二RDL的第二组过孔，以进一步地最小化IC404上的安装应力。RDL上的过孔彼此偏离可以降低IC上的安装应力。
参考图4B，图4B示出了IC封装410的一种不同配置。参考虚线区域412，IC封装410通常包括具有相互堆叠过孔的多个RDL。这种堆叠增加了IC414上的安装应力，可能导致IC414的IC焊盘与IC封装的封装焊盘之间的连接失效或可能损坏IC。
图5示出了本发明实施例提供的一种制作封装后的IC的操作流程图。图5的各操作500中，首先是在平面载体上形成底部介质层(步骤502)。后续将结合图6A至6O对这些操作进一步说明。平面载体可以是玻璃或其他电介质材料。接着，在底部介质层上形成第一RDL(步骤504)。第一RDL具有第一组图案化导体和第一介质层。然后，在第一RDL上形成第二RDL(步骤506)。第二RDL具有第二组图案化导体、第二介质层和第一组过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层。然后，在第二RDL上形成第三RDL(步骤508)。第三RDL具有第三组图案化导体、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层。
接着，形成从第三组图案化导体延伸穿过第三介质层的多个封装焊盘开口(步骤510)。接着，形成延伸至多个封装焊盘开口中的多个封装焊盘(步骤512)。多个封装焊盘的电源封装焊盘和接地封装焊盘之间具有如前文所述的第一侧向间距，后文还将对此进一步说明。封装焊盘可以包括焊料凸块。然后，将IC电连接至多个封装焊盘(步骤514)。电连接通过将IC的多个IC焊盘粘接至封装焊盘来实现。
然后，使用保护性封装材料封装IC(步骤516)。封装保护IC以及IC焊盘与封装焊盘之间的连接。接着，移除底部介质层的平面载体(步骤518)。最后，形成延伸穿过底部介质层并与第一组图案化导体接触的多个PCB焊盘(步骤520)。多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
操作500可包括不同方面。一方面，在封装后的IC的形成过程中，电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合，接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。另一方面，第一RDL包括电源和地的第一扇出；第二RDL包括电源和地的第二扇出，电源和地的第二扇出与电源和地的第一扇出不同；第三RDL包括电源和地的第三扇出，电源和地的第三扇出与电源和地的第一扇出以及电源和地的第二扇出均不同。
又一方面，第一RDL包括电源的第一扇出和地的第一扇出；第二RDL包括地的第二扇出，地的第二扇出与地的第一扇出不同；第三RDL包括电源的第二扇出，电源的第二扇出与电源的第一扇出不同。此外，再一方面，第一组过孔偏离第二组过孔，以最小化IC的安装应力，如图4A所示。
图6A至6O示出了与图5制作封装后的IC的各操作对应的局部截面图。参考图6A，平面载体602上形成底部介质层604。可以使用粘合剂606将底部介质层604粘附到平面载体602上。
参考图6B，形成第一RDL的第一步是在底部介质层604上沉积第一金属种子层608。接着，参考图6C，在第一金属种子层608上形成第一图案化阻焊层610。第一图案化阻焊层610可用作涂层，然后使用步进器进行光刻图案化。这种情况下，第一图案化阻焊层610为光敏阻焊层。然后，参考图6D，对光敏阻焊层610和第一金属种子层608的裸露部分进行电镀，电镀的厚度对应第一组图案化导体612的厚度(某些情况下，考虑后续的蚀刻，厚度更大)。接着，参考图6E，移除第一图案化阻焊层和第一金属种子层的底部，以裸露底部介质层604的一部分和第一组图案化导体612。然后，参考图6F，在第一组图案化导体612和底部介质层604的裸露部分上沉积第一介质层616。第一介质层616可以是基于聚酰亚胺或聚苯并恶唑(polybenzoxazole，PBO)电介质材料的涂层。
参考图6G，在第一RDL上形成第二RDL包括：在第一介质层616中形成朝着第一组图案化导体612延伸的第一组过孔开口618。参考图6H，然后在第一介质层616的裸露部分上，包括过孔开口618，沉积第二金属种子层620。第二金属种子层620可以采用物理气相沉积(physical vapor deposition，PVD)工艺来沉积。接着，参考图6I，在第二金属种子层620上形成第二图案化阻焊层622。然后，对第二图案化阻焊层622进行电镀。参考图6J，移除第二图案化阻焊层622后，形成第一组过孔624和第二组图案化导体626。移除第二图案化阻焊层622也裸露了第一介质层616的一部分。
参考图6K，在第二RDL上形成第三RDL包括：在第二组图案化导体626和第一介质层616的裸露部分上沉积第二介质层628。然后，在第二介质层628中形成朝着第二组图案化导体626延伸的第二组过孔开口。然后，在第二介质层628上沉积第三金属种子层，并在第三金属种子层上形成第三图案化阻焊层。然后，对第三图案化阻焊层和未覆盖部分进行电镀。接着，移除第三图案化阻焊层，形成第二组过孔630和第三组图案化导体632。
参考图6L，在第三组图案化导体632和第二介质层628的裸露部分上沉积第三介质层636。采用光刻图案化和蚀刻来形成多个封装焊盘开口638，所述多个封装焊盘开口从第三组图案化导体632延伸穿过第三介质层636。注意，图6K和6L中，图案化导体632间的间距(“S1”)可减小至5微米(或更小)，过孔外围(“E”，即图案化导体632覆盖过孔630的部分)可减小至5微米(或更小)，不同RDL过孔间的间距(“S2”)可减小至5微米(或更小)。上、下过孔的尺寸可减小至10微米。因此，第一侧向间距最小可为S1+S2+2V+2E＝40微米，可与IC焊盘耦合，用于内部电源和内部接地。参考图6M，形成延伸至多个封装焊盘开口638内的多个封装焊盘640。多个封装焊盘640的电源封装焊盘和接地封装焊盘之间的第一侧向间距如前文所述，后文还将进一步说明。封装焊盘640可以包括焊料凸块。接着，将IC644电连接至多个封装焊盘640。可通过粘接的方式，如焊接，将IC644的多个IC焊盘642与封装焊盘640连接。
参考图6N，采用保护性封装材料646对IC644进行封装。对IC以及IC焊盘642与封装焊盘640之间的连接进行封装保护。参考图6O，将平面载体从底部介质层604移除，形成多个PCB焊盘648和650，PCB焊盘648和650延伸穿过底部介质层604与第一组图案化导体612接触。多个PCB焊盘的电源PCB焊盘648和接地PCB焊盘650之间的第二侧向间距大于第一侧向间距。PCB焊盘648和650可以包括用于将封装后的IC安装到PCB上的焊球。
图7示出了本发明另一实施例提供的一种制作封装后的IC的操作流程图。图7的各操作700中，首先是在平面载体上形成底部介质层(步骤702)。后续将结合图8A至8H对这些操作进一步说明。然后，将IC固定到底部介质层，IC具有与底部介质层相对的多个IC焊盘，多个IC焊盘具有第一侧向间距(步骤704)。使用保护性封装材料对IC进行封装(步骤706)，并裸露多个IC焊盘(步骤708)。多个IC焊盘的裸露通过蚀刻保护性封装材料来实现。
接着，在保护性封装材料上形成第一RDL，第一RDL包括在保护性封装材料上形成的第一介质层、在第一介质层上形成的第一组图案化导体，以及从第一组图案化导体延伸穿过第一介质层至多个IC焊盘的第一组过孔(步骤710)。接着，在第一RDL上形成第二RDL，第二RDL包括在第一RDL上形成的第二介质层、在第二介质层上形成的第二组图案化导体，以及从第二组图案化导体延伸穿过第二介质层至第一组图案化导体的第二组过孔(步骤712)。
然后，在第二RDL上形成第三RDL，第三RDL包括在第二RDL上形成的第三介质层、在第三介质层上形成的第三组图案化导体，以及从第三组图案化导体延伸穿过第三介质层至第二组图案化导体的第三组过孔(步骤714)。然后，在第三RDL上形成第四介质层(步骤716)。接着，形成延伸穿过第四介质层至第三组图案化导体的多个PCB封装焊盘开口(步骤718)。最后，形成延伸穿过多个PCB封装焊盘开口直至第三组图案化导体的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距(步骤720)。操作步骤720结束，IC封装即完成。然而，操作700还可以包括移除底部介质层的平面载体。
图8A至8H示出了与图7制作封装后的IC的各操作对应的局部截面图。参考图8A，操作700包括在平面载体802上形成底部介质层804，例如，在平面载体802和底部介质层804间使用粘合剂806或者采用其他技术。参考图8B，例如，通过粘合剂806将IC810固定到底部介质层804上。IC具有与底部介质层808相对的多个IC焊盘812，多个IC焊盘812之间具有第一侧向间距。然后，使用保护性封装材料814对IC810进行封装。之后，裸露多个IC焊盘812。可通过蚀刻保护性封装材料814，或仅涂护跟IC焊盘812同等厚度的保护性封装材料814，以裸露多个IC焊盘812。
接着，参考图8C，在保护性封装材料814上形成第一RDL，首先需在保护性封装材料814上沉积第一介质层816的第一部分，并在第一介质层816的第一部分中形成延伸至多个IC焊盘812的第一组过孔开口818，例如，通过铺涂阻焊层、拍覆阻焊层、蚀刻图案化阻焊层形成过孔开口，然后剥离光敏阻焊剂。参考图8D，形成第一组图案化导体822和第一组过孔820包括：例如，在第一介质层816的第一部分上沉积第一金属种子层，在第一金属种子层上形成第一图案化阻焊层，电镀第一图案化阻焊层，并移除第一金属种子层的底部和第一图案化阻焊层，以形成第一组图案化导体和第一组过孔并裸露第一介质层816的第一部分的一部分。参考图8E，接着，在第一组图案化导体822和第一介质层816的第一部分的裸露部分上沉积第一介质层816的第二部分，沉积第二介质层826的第一部分，并通过图案化阻焊层和蚀刻形成与第二组过孔的过孔开口823。注意，第一介质层816的第二部分和第二介质层826的第一部分可以在通常制程中形成。过孔开口823延伸穿过第二介质层826的第一部分直至第一组图案化导体822。过孔开口823形成之后，将图案化阻焊层移除。与图6K和6L的结构类似，电源焊盘和接地焊盘间可能的最小侧向间距由顶部和底部过孔的尺寸(v)、RDL过孔外围(E)、不同RDL过孔间的间距(S2)以及RDL图案化导体之间的间距(S1)决定。因此，电源封装焊盘和接地封装焊盘之间的最小侧向间距可以为2V+2E+S1+S2，对所述实施例来说，该间距在40微米至150微米之间。当然，在一些实施例中，该尺寸可以更大或更小。
参考图8F，示出了第二RDL的一部分以及第一RDL。形成第二组过孔823和第二组图案化导体825包括：在第二介质层826的第一部分上沉积第二金属种子层，在第二金属种子层上形成第二图案化阻焊层，电镀第二图案化阻焊层以形成第二组过孔823和第二组图案化导体825，移除第二金属种子层的底部和第二图案化阻焊层以裸露第二介质层826的第一部分的一部分，然后沉积第二介质层826的第二部分(图8F中未示出第二介质层826的第二部分)。
参考图8G，第二RDL显示为完全形成，第三RDL显示为大部分形成。第二RDL上第三RDL的形成可通过在第二RDL上沉积第三介质层828的第一部分来实现(注意，第二介质层826的第二部分和第三介质层828的第一部分可以在通常制程中形成)。接着，操作的下一步是：在第三介质层828的第一部分中形成朝着第二组图案化导体825延伸的第三组过孔开口，在第三介质层828的第一部分上沉积第三金属种子层，在第三金属种子层上形成第三图案化阻焊层，电镀第三图案化阻焊层，移除第三金属种子层的底部和第三图案化阻焊层以制作第三组过孔827和第三组图案化导体829并裸露第三介质层828的第一部分的一部分。操作的下一步包括：在第三组图案化导体和第三介质层828的第一部分的裸露部分(图8G中未示出)上沉积第三介质层828的第二部分。
参考图8H，第一RDL、第二RDL和第三RDL均显示为完全形成。在第三RDL上形成第四介质层830。注意，第三介质层828的第二部分和第四介质层830可以在通常制程中形成。操作的下一步包括：形成延伸穿过第四介质层830直至第三组图案化导体829的多个PCB焊盘开口。操作的最后一步是：形成延伸穿过多个PCB焊盘开口直至第三组图案化导体的多个PCB焊盘832和834。多个PCB焊盘的电源PCB焊盘832和接地PCB焊盘834之间的第二侧向间距大于第一侧向间距。制造过程还可以包括移除底部介质层804的平面载体802(和粘合剂806)。
注意，前述图中考虑了第一、第二、第三RDL。不同实施例包括的RDL可以少于三个或多于三个。一些实施例中，由于第一侧向间距和第二侧向间距之间的差异更大，因此所需要的RDL数量可能更多。
图9A示出了与所公开的一个或多个实施例对应的一种电源和地的扇出图。图9B示出了与所公开的一个或多个实施例对应的另一种电源和地的扇出图。图9A和9B中的附图标记与图8A至8H的附图标记一致。虽然图9A直接参考第三RDL，图9B直接参考第二RDL，但读者应理解这些图所传达的原理也同样易于适用其他RDL和/或少于三个RDL或多于三个RDL的实施例。
图9A示出了与第三RDL对应的电源和地的第三扇出900。图9A特别示出了PCB焊盘832和834(透明视图)、第三组导体829和第三组过孔827(透明视图)。结合先前对图8H的描述，多个PCB焊盘832和834延伸穿过多个PCB焊盘开口直至第三组导体829，第三组过孔827将第三组导体829耦合至第二组导体825。
如本文所述，扇出指的是在单个RDL内传递电源和/或地的RDL图案化导体结构。因此，扇出由RDL图案化导体的布线决定(按设计)。通过图9的扇出900，形成图案化导体以对应于图案化导体所支持的垂直连接，例如，过孔、PCB焊盘和IC焊盘等。通过图9A的扇出，图案化导体829(可为宽导体平面)将电源从PCB焊盘832传递至第三组过孔827。同理，图案化导体将地从PCB焊盘832传递至第三组过孔827。如先前进一步描述的，每个RDL可以根据本RDL的电源和地的传递要求布置不同扇出，以支持第一侧向间距和第二侧向间距之间的不同过渡。通常，每个RDL不仅具有不同的图案化导体图案，还具有不同的过孔密度，这基于该RDL是第一RDL、第二RDL、第三RDL还是其他RDL。
图8A至8H中，不同RDL过孔间的侧向间距具有较为相似的尺寸，这仅仅是为了便于说明。传统PCB焊盘832和834间的侧向间距(第二侧向间距)介于0.3毫米(300微米)和0.8毫米(800微米)之间。此外，此处IC焊盘812之间的第一侧向间距为40微米至150微米。第一、第二和第三RDL(和/或其他RDL)层须相互结合以支持电源和地从间距为第二侧向间距的多个PCB焊盘传递至间距为第一侧向间距的多个IC焊盘。根据图9A中的电源和地的扇出900，PCB焊盘832和834之间具有第二侧向间距，第三组过孔827之间具有侧向间距902，侧向间距902可以介于第二侧向间距和第一侧向间距之间。侧向间距902也可以等于第一侧向间距。因此，根据本发明的一方面，不同的RDL可以具有不同的扇出和不同的过孔间距。
图9B特别示出了与第二RDL对应的电源和地的第二扇出950。图9B示出了第三过孔827(透明视图)、第二组导体825(可为宽导体平面)和第二组过孔823(透明视图)。第二扇出通过第二组导体将电源和地从第三过孔传递至第二过孔823。采用图9B所示的电源和地的扇出952，过孔827之间具有侧向间距902，过孔823之间具有侧向间距952，侧向间距952小于侧向间距902。一实施例中的侧向间距952可以等于第一侧向间距。另一实施例中的侧向间距952可以大于第一侧向间距。图9A和9B的原理可应用于两个、三个或三个以上RDL的情况，至少一个RDL的扇出与至少一个其他RDL的扇出不同。
根据本发明的第一方面，封装后的IC包括底部介质层以及底部介质层上的第一RDL，第一RDL具有第一组图案化导体和第一介质层。封装后的IC包括第一RDL上的具有第二组图案化导体的第二RDL、第二介质层以及第一组过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层；和第二RDL上的具有第三组图案化导体的第三RDL、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层。封装后的IC包括多个封装焊盘，多个封装焊盘从第三组图案化导体延伸穿过第三介质层，多个封装焊盘开口的电源焊盘和接地焊盘之间具有第一侧向间距。将封装后的IC的IC电连接至多个封装焊盘，并封装在IC封装中。多个PCB焊盘延伸穿过底部介质层并与第一组图案化导体接触，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
本发明第二方面提供了一种制作封装后的IC的方法，包括：在平面载体上形成底部介质层；在底部介质层上形成第一RDL，第一RDL具有第一组图案化导体和第一介质层；在第一RDL上形成第二RDL，第二RDL具有第二组图案化导体、第二介质层和第一组过孔，第一组过孔延伸穿过位于第一组图案化导体和第二组图案化导体之间的第二介质层；在第二RDL上形成第三RDL，第三RDL具有第三组图案化导体、第三介质层和第二组过孔，第二组过孔延伸穿过位于第二组图案化导体和第三组图案化导体之间的第三介质层；形成从第三组图案化导体延伸穿过第三介质层的多个封装焊盘开口；形成延伸至多个封装焊盘开口中的多个封装焊盘，多个封装焊盘芯片内的电源封装焊盘和接地封装焊盘之间具有第一侧向间距；将IC电连接至多个封装焊盘；使用保护性封装材料封装IC；移除底部介质层的平面载体；形成延伸穿过底部介质层并与第一组图案化导体接触的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
本发明第三方面提供了一种制作封装后的IC的方法，包括：在平面载体上形成底部介质层；将IC固定到底部介质层，IC具有与底部介质层相对的具有第一侧向间距的多个IC焊盘；采用保护性封装材料对IC进行封装；裸露多个IC焊盘；在保护性封装材料上形成第一RDL，第一RDL具有在保护性封装材料上形成的第一介质层、在第一介质层上形成的第一组图案化导体，以及从第一组图案化导体延伸穿过第一介质层直至多个IC焊盘的第一组过孔；在第一RDL上形成第二RDL，第二RDL具有在第一RDL上形成的第二介质层，在第二介质层上形成的第二组图案化导体，以及从第二组图案化导体延伸穿过第二介质层直至第一组图案化导体的第二组过孔；在第二RDL上形成第三RDL，第三RDL具有在第二RDL上形成的第三介质层，在第三介质层上形成的第三组图案化导体，以及从第三组图案化导体延伸穿过第三介质层直至第二组图案化导体的第三组过孔；在第三RDL上形成第四介质层；形成延伸穿过第四介质层直至第三组图案化导体的多个PCB封装焊盘开口；形成延伸穿过多个PCB封装焊盘开口直至第三组图案化导体的多个PCB焊盘，多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于第一侧向间距。
可选地，在上述任一方面，电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合，接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。
可选地，在上述任一方面，第一RDL包括电源和地的第一扇出；第二RDL包括电源和地的第二扇出，电源和地的第二扇出与电源和地的第一扇出不同；第三RDL包括电源和地的第三扇出，电源和地的第三扇出与电源和地的第一扇出以及电源和地的第二扇出均不同。
可选地，在上述任一方面，第一RDL包括电源的第一扇出和地的第一扇出；第二RDL包括电源的第二扇出，电源的第二扇出与电源的第一扇出不同；第三RDL包括地的第二扇出，地的第二扇出与地的第一扇出不同。
可选地，在上述任一方面，第一组过孔偏离第二组过孔，以最小化IC的安装应力。
可选地，在上述任一方面，在底部介质层上形成第一RDL包括：沉积第一金属种子层，在第一金属种子层上形成第一图案化阻焊层，电镀第一图案化阻焊层以形成第一组图案化导体，移除第一金属种子层的底部和第一图案化阻焊层以裸露底部介质层的一部分和第一组图案化导体，在第一组图案化导体和底部介质层的裸露部分上沉积第一介质层。
可选地，在上述任一方面，在第一RDL上形成第二RDL包括：在第一介质层中形成延伸至第一组图案化导体的第一组过孔开口，沉积第二金属种子层，在第二金属种子层上形成第二图案化阻焊层，电镀第二图案化阻焊层以形成第一组过孔和第二组图案化导体，移除第二金属种子层的底部和第二图案化阻焊层以裸露第一介质层的一部分和第二组图案化导体，在第二组图案化导体和第一介质层的裸露部分上沉积第二介质层。
可选地，在上述任一方面，在第二RDL上形成第三RDL包括：在第二介质层中形成延伸至第二组图案化导体的第二组过孔开口，在第二介质层上沉积第三金属种子层，在第三金属种子层上形成第三图案化阻焊层，电镀第三图案化阻焊层以形成第二组过孔和第三组图案化导体，移除第三金属种子层的底部和第三图案化阻焊层以裸露第二介质层的一部分和第三组图案化导体，在第三组图案化导体和第二介质层的裸露部分上沉积第三介质层。
可选地，在上述任一方面，可以移除底部介质层的平面载体。
可选地，在上述任一方面，在保护性封装材料上形成第一RDL包括：在保护性封装材料上沉积第一介质层的第一部分，在第一介质层的第一部分中形成延伸至多个IC焊盘的第一组过孔开口，在第一介质层的第一部分上沉积第一金属种子层，在第一金属种子层上形成第一图案化阻焊层，电镀第一图案化阻焊层，移除第一金属种子层的底部和第一图案化阻焊层以形成第一组图案化导体和第一组过孔并裸露底部介质层的一部分，在第一组图案化导体和底部介质层的裸露部分上沉积第一介质层的第二部分。
可选地，在上述任一方面，在第一RDL上形成第二RDL包括：在第一RDL上沉积第二介质层的第一部分，形成延伸穿过第二介质层的第一部分直至第一组图案化导体的第二组过孔开口，在第二介质层的第一部分上沉积第二金属种子层，在第二金属种子层上形成第二图案化阻焊层，电镀第二图案化阻焊层以形成第二组过孔和第二组图案化导体，移除第二金属种子层的底部和第二图案化阻焊层以裸露第二介质层的第一部分的一部分，在第二组图案化导体和第二介质层的裸露部分上沉积第二介质层的第二部分。
可选地，在上述任一方面，在第二RDL上形第三RDL包括：在第二RDL上沉积第三介质层的第一部分，在第二介质层的第一部分中形成延伸至第二组图案化导体的第三组过孔开口，在第三介质层的第一部分上沉积第三金属种子层，在第三金属种子层上形成第三图案化阻焊层，电镀第三图案化阻焊层，移除第三金属种子层的底部和第三图案化阻焊层以制作第三组图案化导体并裸露第三介质层的第一部分的一部分，在第三组图案化导体和第三介质层的第一部分的裸露部分上沉积第三介质层的第二部分。
虽然本发明提供了多个具体实施例，但应当理解，所公开的系统和方法也可通过其它多种具体形式体现，而不会脱离本发明的精神或范围。本发明的示例应被视为说明性而非限制性的，且本发明并不限于本文中所给出的细节。例如，各种元件或组件可以在另一系统中组合或合并，或者某些特征可以省略或不实施。
此外，在不脱离本发明范围的情况下，各种实施例中分别或独立地描述和阐述的技术、系统、子系统和方法可以与其它系统、模块、技术或方法进行组合或集成。所示意或描述的彼此耦合或直接耦合或通信的其它器件也可以通过接口、设备或中间组件采用电气、机械或其它方式间接地耦合或通信。本领域技术人员可以通过变更、替换和修改的方式得到其他示例，且均不脱离此处公开的精神和范围。

Claims (23)

1.一种封装后的集成电路(integrated circuit，IC)，其特征在于，包括：
具有多个电源IC焊盘和多个接地IC焊盘的IC，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距；
底部介质层；
所述底部介质层上的具有第一组图案化导体和第一介质层的第一重布线层(redistribution layer，RDL)；
所述第一RDL上的具有第二组图案化导体、第二介质层和第一组过孔的第二RDL，所述第一组过孔延伸穿过位于所述第一组图案化导体和所述第二组图案化导体之间的所述第二介质层；
所述第二RDL上的具有第三组图案化导体、第三介质层和第二组过孔的第三RDL，所述第二组过孔延伸穿过位于所述第二组图案化导体和所述第三组图案化导体之间的所述第三介质层；
从所述第三组图案化导体延伸穿过所述第三介质层的多个电源封装焊盘和多个接地封装焊盘，所述多个电源封装焊盘和所述多个接地封装焊盘之间具有所述第一侧向间距，所述多个电源封装焊盘与所述多个电源IC焊盘耦合，所述多个接地封装焊盘与所述多个接地IC焊盘耦合；
IC封装；
延伸穿过所述底部介质层并与所述第一组图案化导体接触的多个印制电路板(printed circuit board，PCB)焊盘，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
2.根据权利要求1所述的封装后的IC，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
3.根据权利要求1所述的封装后的IC，其特征在于，
所述电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合；
所述接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。
4.根据权利要求1所述的封装后的IC，其特征在于，
所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出以及电源和地的所述第二扇出均不同的电源和地的第三扇出。
5.根据权利要求1所述的封装后的IC，其特征在于，
所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
6.根据权利要求1所述的封装后的IC，其中，所述第一组过孔偏离所述第二组过孔，以最小化所述IC的安装应力。
7.一种制作封装后的集成电路(integrated circuit，IC)的方法，其特征在于，包括：
在平面载体上形成底部介质层；
在所述底部介质层上形成第一重布线层(redistribution layer，RDL)，所述第一RDL具有第一组图案化导体和第一介质层；
在所述第一RDL上形成第二RDL，所述第二RDL具有第二组图案化导体、第二介质层和第一组过孔，所述第一组过孔延伸穿过位于所述第一组图案化导体和所述第二组图案化导体之间的所述第二介质层；
在所述第二RDL上形成第三RDL，所述第三RDL具有第三组图案化导体、第三介质层和第二组过孔，所述第二组过孔延伸穿过位于所述第二组图案化导体和所述第三组图案化导体之间的所述第三介质层；
形成多个封装焊盘开口，所述多个封装焊盘开口从所述第三组图案化导体延伸穿过所述第三介质层；
形成多个封装焊盘，所述多个封装焊盘延伸至所述多个封装焊盘开口中；
将集成电路(integrated circuit，IC)电连接至所述多个封装焊盘，所述IC具有多个电源IC焊盘和多个接地IC焊盘，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距；
使用保护性封装材料封装所述IC；
移除所述底部介质层的所述平面载体；
形成延伸穿过所述底部介质层并与所述第一组图案化导体接触的多个印制电路板(printed circuit board，PCB)焊盘，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
8.根据权利要求7所述的方法，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
9.根据权利要求7所述的方法，其特征在于，在所述底部介质层上形成所述第一RDL，包括：
沉积第一金属种子层；
在所述第一金属种子层上形成第一图案化阻焊层；
电镀所述第一图案化阻焊层以形成所述第一组图案化导体；
移除所述第一金属种子层的底部和所述第一图案化阻焊层，以裸露所述底部介质层的一部分和所述第一组图案化导体；
在所述第一组图案化导体和所述底部介质层的裸露部分上沉积所述第一介质层。
10.根据权利要求9所述的方法，其特征在于，在所述第一RDL上形成所述第二RDL，包括：
在第一介质层中形成朝着所述第一组图案化导体延伸的第一组过孔开口；
沉积第二金属种子层；
在所述第二金属种子层上形成第二图案化阻焊层；
电镀所述第二图案化阻焊层以形成所述第一组过孔和所述第二组图案化导体；
移除所述第二金属种子层的底部和所述第二图案化阻焊层，以裸露所述第一介质层的一部分和所述第二组图案化导体；
在所述第二组图案化导体和所述第一介质层的裸露部分上沉积所述第二介质层。
11.根据权利要求10所述的方法，其特征在于，在所述第二RDL上形成所述第三RDL，包括：
在第二介质层中形成朝着所述第二组图案化导体延伸的第二组过孔开口；
在所述第二介质层上沉积第三金属种子层；
在所述第三金属种子层上形成第三图案化阻焊层；
电镀所述第三图案化阻焊层以形成所述第二组过孔和所述第三组图案化导体；
移除所述第三金属种子层的底部和所述第三图案化阻焊层，以裸露所述第二介质层的一部分和所述第三组图案化导体；
在所述第三组图案化导体和所述第二介质层的裸露部分上沉积所述第三介质层。
12.根据权利要求7所述的方法，其特征在于，
所述电源PCB焊盘中的至少一个与对应的多个电源封装焊盘电耦合；
所述接地PCB焊盘中的至少一个与对应的多个接地封装焊盘电耦合。
13.根据权利要求7所述的方法，其特征在于，
所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出以及电源和地的所述第二扇出均不同的电源和地的第三扇出。
14.根据权利要求7所述的方法，其特征在于，
所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
15.根据权利要求7所述的方法，其中，所述第一组过孔偏离所述第二组过孔，以最小化所述IC的安装应力。
16.一种制作封装后的集成电路(integrated circuit，IC)的方法，其特征在于，包括：
在平面载体上形成底部介质层；
将集成电路(integrated circuit，IC)固定到所述底部介质层，所述IC具有多个电源IC焊盘和多个接地IC焊盘，所述多个电源IC焊盘和所述多个接地IC焊盘之间具有第一侧向间距且所述IC与所述底部介质层的相对设置；
使用保护性封装材料封装所述IC；
裸露所述多个IC焊盘；
在所述保护性封装材料上形成第一重布线层(redistribution layer，RDL)，所述第一RDL具有在所述保护性封装材料上形成的第一介质层、在所述第一介质层上形成的第一组图案化导体，以及从所述第一组图案化导体延伸穿过所述第一介质层直至所述多个IC焊盘的第一组过孔；
在所述第一RDL上形成第二RDL，所述第二RDL具有在所述第一RDL上形成的第二介质层、在所述第二介质层上形成的第二组图案化导体，以及从所述第二组图案化导体延伸穿过所述第二介质层直至所述第一组图案化导体的第二组过孔；
在所述第二RDL上形成第三RDL，所述第三RDL具有在所述第二RDL上形成的第三介质层、在所述第三介质层上形成的第三组图案化导体，以及从所述第三组图案化导体延伸穿过所述第三介质层直至所述第二组图案化导体的第三组过孔；
在所述第三RDL上形成第四介质层；
形成多个印制电路板(printed circuit board，PCB)封装焊盘开口，所述多个PCB封装焊盘开口延伸穿过所述第四介质层直至所述第三组图案化导体；
形成多个PCB焊盘，所述多个PCB焊盘延伸穿过所述多个PCB封装焊盘开口直至所述第三组图案化导体，所述多个PCB焊盘的电源PCB焊盘和接地PCB焊盘之间的第二侧向间距大于所述第一侧向间距。
17.根据权利要求16所述的方法，其特征在于，所述第一侧向间距在40微米至150微米的范围内。
18.根据权利要求16所述的方法，其特征在于，还包括移除所述底部介质层的所述平面载体。
19.根据权利要求16所述的方法，其特征在于，在所述保护性封装材料上形成所述第一RDL，包括：
在所述保护性封装材料上沉积所述第一介质层的第一部分；
在所述第一部分中形成朝着所述多个IC焊盘的所述第一介质层延伸的第一组过孔开口；
在所述第一介质层的所述第一部分上沉积第一金属种子层；
在所述第一金属种子层上形成第一图案化阻焊层；
电镀所述第一图案化阻焊层；
移除所述第一金属种子层的底部和所述第一图案化阻焊层，以形成所述第一组图案化导体并裸露所述底部介质层的一部分；
在所述第一组图案化导体和所述底部介质层的裸露部分上沉积所述第一介质层的第二部分。
20.根据权利要求19所述的方法，其特征在于，在所述第一RDL上形成所述第二RDL，包括：
在所述第一RDL上沉积所述第二介质层的第一部分；
形成延伸穿过所述第二介质层的所述第一部分直至所述第一组图案化导体的第二组过孔开口；
在所述第二介质层的所述第一部分上沉积第二金属种子层；
在所述第二金属种子层上形成第二图案化阻焊层；
电镀所述第二图案化阻焊层以形成所述第二组过孔和所述第二组图案化导体；
移除所述第二金属种子层的底部和所述第二图案化阻焊层，以裸露所述第二介质层的所述第一部分的一部分；
在所述第二组图案化导体和所述第二介质层的裸露部分上沉积所述第二介质层的第二部分。
21.根据权利要求20所述的方法，其特征在于，在所述第二RDL上形成所述第三RDL，包括：
在所述第二RDL上沉积所述第三介质层的第一部分；
在所述第一部分中形成朝着所述第二组图案化导体的所述第二介质层延伸的第三组过孔开口；
在所述第三介质层的所述第一部分上沉积第三金属种子层；
在所述第三金属种子层上形成第三图案化阻焊层；
电镀所述第三图案化阻焊层；
移除所述第三金属种子层的底部和所述第三图案化阻焊层，以制作所述第三组图案化导体并裸露所述第三介质层的所述第一部分的一部分；
在所述第三组图案化导体和所述第三介质层的所述第一部分的裸露部分上沉积所述第三介质层的第二部分。
22.根据权利要求16所述的方法，其特征在于，
所述第一RDL包括电源和地的第一扇出；
所述第二RDL包括与电源和地的所述第一扇出不同的电源和地的第二扇出；
所述第三RDL包括与电源和地的所述第一扇出和电源和地的所述第二扇出均不同的电源和地的第三扇出。
23.根据权利要求16所述的方法，其特征在于，
所述第一RDL包括电源的第一扇出和地的第一扇出；
所述第二RDL包括与电源的所述第一扇出不同的电源的第二扇出；
所述第三RDL包括与地的所述第一扇出不同的地的第二扇出。
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