CN106653703A - 封装上封装构件 - Google Patents

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CN106653703A CN201610101407.2A CN201610101407A CN106653703A CN 106653703 A CN106653703 A CN 106653703A CN 201610101407 A CN201610101407 A CN 201610101407A CN 106653703 A CN106653703 A CN 106653703A
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Abstract

本发明公开了一种封装上封装构件，包含一底部芯片封装，包含一中介层，具有第一侧及第二侧；至少一芯片，设在中介层第一侧上一芯片设置区域内；多数个导孔器件，设在中介层第一侧上一周边区域内，其中各所述导孔器件包含一基材部及一连接部，且所述连接部连接所述基材部；一模塑料，设在所述第一侧上，所述模塑料包围所述芯片及所述导孔器件；以及多数个焊锡凸块，设在所述第二侧上。一顶部芯片封装，设在所述底部芯片封装上且通过所述多数个导孔器件与所述底部芯片封装电连接。

Description

封装上封装构件
技术领域
本发明是涉及半导体封装技术，特别是涉及一种利用预先制作的导孔器件(viacomponent)的封装上封装(Package-on-Package,PoP)构件。
背景技术
随着半导体制造技术的进步，微电子组件变得更小，而微电子组件内的电路变得越来越密集。为了减少微电子组件的尺寸，组件内所封装的结构以及与电路板组装连接的结构也必须变得更加致密及微细化。
为了达到更小组装面积与更高密度的要求，目前业界已发展出3D堆叠封装，例如封装上封装(PoP)构件。通常，PoP构件包括一顶部封装，其中具有一半导体芯片，顶部封装接合到一底部封装，其中具有另一半导体芯片。现有技术的PoP构件设计，顶部封装通常通过外围焊球(peripheral solder ball)或穿模导孔(through mold via,TMV)连接到底部封装。
然而，现有技术的PoP构件仍无法提供非常微细间距的堆叠封装。此外，现有技术的PoP构件具有较大的外形因子且翘曲控制也较差。因此，本技术领域仍需要一个外型薄(具有较小的外形因子)且具有微细间距的PoP构件及其制作方法。
发明内容
本发明的主要目的之一在于提供一种半导体装置，具有封装上封装的组态。
本发明一方面披露一种封装上封装构件，包含：一底部芯片封装，包含：一中介层，具有一第一侧及相对所述第一侧的一第二侧；至少一芯片，设在所述中介层的所述第一侧上的一芯片设置区域内；多数个导孔器件，设在所述中介层的所述第一侧上的一周边区域内，所述周边区域邻近所述芯片设置区域，其中各所述导孔器件包含一基材部及一连接部，且所述连接部连接所述基材部；一模塑料，设在所述第一侧上，所述模塑料包围所述芯片及所述导孔器件；以及多数个焊锡凸块，设在所述第二侧上；一顶部芯片封装，设在所述底部芯片封装上且通过所述多数个导孔器件与所述底部芯片封装电连接。
根据所例示实施例，各个所述导孔器件具有一立方体形或长方体形结构。各个所述导孔器件是从外部安装在所述中介层的所述第一侧上，并电连接所述中介层。所述导孔器件中的基材部可作为一加强件，可以避免或减轻封装翘曲问题。
附图说明
图1及图2是根据一实施例所绘示的应用在PoP构件的导孔器件的制作方法。
图3及图4是根据本发明其它实施例所绘示的应用在PoP构件的导孔器件示意图。
图5是根据一实施例所绘示的PoP构件的剖面示意图。
图6是一顶视图，说明PoP构件中导孔器件以及芯片的配置位置。
图7是一顶视图，说明另一实施例中PoP构件利用图4中的导孔器件与芯片的配置位置。
图8是根据另一实施例所绘示的PoP构件的剖面示意图。
图9至图14是根据一实施例所绘示的制作PoP构件的方法示意图。
图15及图16是根据另一实施例所绘示的制作PoP构件的方法示意图。
图17至图20是根据另一实施例所绘示的制作PoP构件的方法示意图。
图21说明另一实施例的PoP构件示意图。
其中，附图标记说明如下：
1、1a、1b、1c、1d PoP构件
10、10a、10b (底部)芯片封装
20 (顶部)芯片封装
100 基材
100a 基材部
101 导孔器件
102 介层堆叠
108 衬垫层
110、112、114、116 介电层
111、113、115 介电层
118 金属片材
120、122 线路图案
120a、122a 金属导孔
121a 金属导孔
130 切割线
200 连接部
201 芯片设置区域
202 周边区域
220 半导体芯片
250 凸块
300、600 载板
602 黏着层
400 中介层
400a 第一侧
400b 第二侧
410 重分布层
412 介电层
413 钝化层
414、416、418 金属层
414a、414b、414c 凸块焊盘
416a、416b、416c 凸块
418a、418b、418c 焊盘
415 钝化层
419 防焊层
420 芯片或裸晶
421 I/O垫
430 底胶
500 模塑料
510 重分布层
512 介电层
514 金属层
514a 凸块焊盘
520 焊接凸块或锡球
L 长度
W 宽度
H 高度
d 线宽
t 厚度
具体实施方式
在以下详细描述中，请参考附图，这些附图构成本说明书的一部分，其用来辅助说明并例示本发明具体实施方案。这些实施方案被详细地描述以使本领域的技术人员能够实践本发明。当然，其他实施例也可以被利用，且在不脱离本发明的范围下，可以做出结构上的变化。
因此，以下的详细描述，不应被视为具有限制意义，并且本发明的范围应由所附权利要求书所定义，其发明内容应同时考量等效物的全部范围。
本发明的一个或多个实施方案将参照附图描述，其中以相同标号来表示相同器件，且其中例示的结构不一定按比例绘制。以下，术语“裸晶”、“芯片”、“半导体芯片”，和“半导体裸晶”在整个说明书中是可互换使用。
本文使用的术语“晶圆”和“基材”，根据本发明，是可以包括表面已沉积一材料层的基板，用以形成电路结构中的任何结构，例如一重分布层(redistribution layer,RDL)。术语“基材”可以理解为包括半导体晶圆，但不限于此。术语“基材”也可以指加工过程中的半导体结构，并且可包括已被制作于其上的其它层。
一方面，本揭露书是披露一种导孔器件(或者导孔芯片)，以及一利用这种导孔器件的PoP构件。本揭露书还说明了制作上述导孔器件以及封装上封装(PoP)构件的方法。
请参考图1及图2，是根据一实施例所绘示的应用在PoP构件的导孔器件的制作方法。这种预先制作的导孔器件(或者导孔芯片)可以提供PoP构件中顶部封装与底部封装的电连接。这种预先制作的导孔器件是从外部设置在一重分布层中介层的上表面且接近半导体芯片。各个预先制作的导孔器件中的基材部可作为一加强件，其可以避免或减轻封装翘曲问题。
如图1所示，首先提供一基材(或一晶圆)100。根据一实施例，基材100可以包含一半导体基材、一玻璃基材；一陶瓷基材或一金属基材，但不限于此。所述半导体基材可以包含一硅基材。在基材100的一上表面，可以沉积一介层堆叠102，其中包括，但不限于，介电层110、112、114、116。
根据一实施例，介电层110、112、114、116可以包含有机材料或聚合物材料，例如聚酰亚胺(polyimide,PI)，聚苯并恶唑(poly(p-phenylenebenzobisoxazole),PBO)或苯并环丁烯(benzocyclobutene,BCB)，但不限于此。介电层110、112、114、116也可包括无机材料，例如氧化硅、氮化硅或氮氧化硅。在形成介电层110之前，基材100的上表面可以先形成一衬垫层108，例如氧化硅。应当理解的是，介层堆叠102可包括无机材料、有机材料或其组合。
在所述多个介电层110、112、114、116内可以形成有多个线路图案120和122。例如，线路图案120和122可以是平行排列的直线状的线路图案。然而，可以理解的是，线路图案120和122可以具有其它图案。平行排列的直线状的线路图案120可以形成在介电层110中，平行排列的直线状的线路图案122可以形成在介电层114中。
线路图案120和122可包括铜、铝、铜铝合金、钛、氮化钛或类似物。例如，线路图案120和122可以是镶嵌铜线，但不限于此。应当理解的是，根据所用金属的类型，还可以选择另形成一扩散阻挡层(图未示)，例如钛或氮化钛。介电层116可作为覆盖直线状线路图案122的盖层。
根据一实施例，在介电层112中并未形成任何电连接线路图案122与线路图案120的导孔插塞。换句话说，根据一实施例，在介电层110、112、114和116中，线路图案120和122是彼此绝缘的。
如图2所示，进行一晶圆切割工艺。将其上具有介电层110、112、114、116和线路图案120和122的基板100沿切割线130切割，分离成个别的导孔器件101。经过晶圆切割工艺后，线路图案120和122被截断成在介电层110中的金属导孔120a以及在介电层114中的金属导孔122a。
各导孔器件101具有一基材部100a以及与基材部100a耦合的连接部200。连接部200包括介层堆叠102以及金属导孔120a和122a。导孔器件101可具有立方体形或长方体形结构。所述立方体形或长方体形导孔器件101具有长度L，宽度W和高度H。
根据一实施例，每个金属导孔120a和122a具有线宽d，其小于100微米，优选小于50微米以下。每个金属导孔120a和122a具有厚度t，其小于100微米，优选小于50微米以下。根据一实施例，每个金属导孔120a和122a的长度相当于立方体形的导孔器件101的高度H。各金属导孔120a和122a的两个相对的端面从相对的切割面上显露出来，作为进一步连接的接触面。
根据一实施例，金属导孔120a和122a的可以用作电连接PoP构件中的顶部封装及底部封装的铜柱。此外，导孔器件101，特别是基材部100a，例如硅基材部，可以作为减轻或避免封装翘曲的加强件。
图3及图4是根据本发明其它实施例所绘示的应用在PoP构件的导孔器件的示意图。如图3所示，导孔器件101a具有相似的立方体形或长方体形结构，其中包含基材部(例如硅基材部)100a、介层堆叠102以及金属导孔120a和122a。导孔器件101a另包含一金属片材118，例如铜箔，覆盖介电层116的一上表面。
如图4所示，导孔器件101b可以另包含有多数个介电层111、113、115形成在金属片材118上，以及多数个金属导孔121a形成在介电层113中。根据一实施例，所述金属片材118可以作为一电磁干扰屏蔽层，可以避免讯号间的串扰，例如电源讯号通过金属导孔121a传递，而例如高频讯号可以通过金属导孔120a和122a传递。
图5是根据一实施例所绘示的PoP构件的剖面示意图。如图5所示，PoP构件1包含一底部芯片封装10以及一顶部芯片封装20，顶部芯片封装20设置在顶部芯片封装10上。顶部芯片封装20是通过导孔器件101与底部芯片封装10电连接。更明确的说，顶部芯片封装20是通过导孔器件101中的连接部200与底部芯片封装10电连接，导孔器件101如图2中所绘示。
根据一实施例，底部芯片封装10包含一中介层400，具有一第一侧400a以及相对于第一侧400a的一第二侧400b。根据一实施例，中介层400可以包含有一重分布层(RDL)410以及一钝化层413，设置在重分布层410上。
重分布层410可以包含有至少一介电层412以及金属层414、416、418。介电层412可以包含有机材料，例如聚酰亚胺(PI)，或无机材料，例如氮化硅、氧化硅等，但不限于此。金属层414、416、418可以包含有铝、铜、钨、钛、氮化钛等。钝化层413可以包含有聚酰亚胺(PI)或防焊材料。应当理解的是，在其它实施例中，重分布层410可以包含单一金属层。
根据一实施例，重分布层410可以包含有多数个凸块焊盘414a、414b、414c形成在金属层414中。钝化层413可以包括多数个开口(图未标示)，使相对应的凸块焊盘414a、414b、414c暴露出来。多数个凸块416a、416b、416c，例如微凸块，可以形成在钝化层413中的相对应的凸块焊盘414a、414b、414c上。根据一实施例，凸块焊盘414c是绝缘的虚设凸块焊盘。根据一实施例，设置在凸块焊盘414c上的凸块416c是虚设凸块，无传递讯号的功能。
根据一实施例，于中介层400的第一侧400a上的一芯片设置区域201内，设置有至少一芯片420。芯片420是通过凸块416a与重分布层410电连接。在芯片420的有源面上，可以具有多数个输出/输入(input/output,I/O)垫421。所述I/O垫421是对准凸块416a。虽然未绘示于图中，应当理解的是在所述I/O垫421上也可以形成有凸块或柱，例如铜柱。
根据一实施例，前述导孔器件101是设在中介层400的第一侧400a上的一周边区域202内。周边区域202邻近芯片设置区域201，其中各导孔器件101是通过凸块416b电连接至重分布层410。各导孔器件101的基材部100a是直接位于凸块416c上。
图6是一顶视图，说明一实施例中，PoP构件的导孔器件101以及芯片420的配置位置。如图6所示，导孔器件101可以沿着芯片420的四个边设置在周边区域202内。然而，应当理解的是，在其它实施例中，导孔器件101也可以只沿着芯片420的三边、两相对边或两相邻边设置在周边区域202内。
如同前文所述，各导孔器件101具有一基材部100a以及一连接部200。所述连接部200包含介层堆叠102以及金属导孔120a和122a。根据一实施例，连接部200的位置相对较靠近芯片420，而基材部100a的位置是相对较远离芯片420。
图7是一顶视图，例示出另一实施例中PoP构件利用图4中的导孔器件101b与芯片420的配置位置。如图7所示，根据另一实施例，导孔器件101b可以沿着芯片420的四个边设置在周边区域202内。然而，应当理解的是，在其它实施例中，导孔器件101b也可以仅仅沿着芯片420的三边、两相对边或两相邻边设置在周边区域202内。
如同前文所述，各导孔器件101同样具有一基材部100a以及一连接部200。所述连接部200包含介层堆叠102、金属导孔120a和122a、金属片材118、介电层111、113、115以及介电层113中的金属导孔121a。根据一实施例，连接部200的位置相对较靠近芯片420，而基材部100a的位置是相对较远离芯片420。
举例来说，排列在内排的金属导孔121a可以用来传递电源讯号或接地讯号，而排列在外排的金属导孔120a和122a可以用来传递高频讯号。介于金属导孔121a与金属导孔120a和122a之间的金属片材118可以作为电磁干扰屏蔽，用来避免金属导孔121a与金属导孔120a和122a之间的讯号串扰。
仍然参考图5，可以选择性的在芯片420下面以及导孔器件101下面形成一底胶430。在一些实施例中，也可以视需要省略底胶430。于中介层400的第一侧400a上，另形成有一模塑料500，包围芯片420及导孔器件101。所述模塑料500可以通过一固化工艺使其固化。所述模塑料500可以包括例如环氧树脂及硅填充物，但不限于此。
所述模塑料500的上部可以被抛光去除以显露出芯片420的一上表面以及导孔器件101的一上表面。在进行前述模塑料抛光时，部分的芯片420可以被移除，但不限于此。如此，使得芯片420的上表面、导孔器件101的上表面与模塑料500的上表面齐平。
在中介层400的第二侧400b上可以形成有一钝化层415以及一防焊层419。在钝化层415以及防焊层419中可以形成有多数个开孔，显露出形成在重分布层410的金属层418中相应的焊盘418a。在第二侧400b的各个焊盘418a上，可以形成相应的焊接凸块(例如C4)或锡球(例如BGA锡球)520。尽管未明示于图中，应当理解的是，在各个焊盘418a上可以形成有凸块下金属(under bump metal,UBM)。
根据一实施例，包含一半导体芯片220的顶部芯片封装20是设置在底部芯片封装10上，如此构成一PoP构件1。顶部芯片封装20是通过多数个凸块250、导孔器件101以及重分布层410，与底部芯片封装10电连接。所述多数个凸块250是分别对准金属导孔120a和122a。
图8是根据另一实施例所绘示的PoP构件的剖面示意图。如图8所示，PoP构件1a与前述PoP构件1之间的差异在于PoP构件1a其导孔器件101的基材部100a是介于芯片420与连接部200之间。
请参考图9至图14，是根据一实施例所绘示的制作PoP构件的方法示意图。
如图9所示，首先提供一载板300，其可以是一可被卸下或撕除的基板材料，且可以具有一黏着层(图未示)，但不限于此。在载板300的一上表面可以形成至少一介电层或一钝化层415。钝化层415可以包含有机材料，例如聚酰亚胺(polyimide)，或无机材料，例如氮化硅、氧化硅等等。
接着，在钝化层415上形成一重分布层(RDL)410。所述重分布层410可以包括至少一介电层412以及金属层414、416、418。其中，介电层412可以包括有机材料，例如聚酰亚胺，或无机材料，例如氮化硅、氧化硅等等，但不限于此。金属层414、416、418可以包括铝、铜、钨、钛、氮化钛等等。
根据所述实施例，金属层414可以包括多数个凸块焊盘414a、414b、414c，从所述介电层412的一上表面显露出来。所述凸块焊盘414a是设置在一芯片安装区域201内，而凸块焊盘414b及虚设的凸块焊盘414c则设置在一围绕芯片安装区域201的周边区域202内。
如图10所示，在所述介电层412上形成一钝化层413，例如聚酰亚胺或防焊材料。钝化层413中可以包括多数个开孔(图未明示)，显露出相应的凸块焊盘414a、414b、414c。利用公知的凸块电镀工艺，可以在相应的凸块焊盘414a、414b、414c形成凸块416a、416b、416c。
接下来，将一覆晶芯片或裸晶420，使其有源面朝下，面对重分布层410，通过凸块416a安装连接到重分布层410上，如此构成一芯片至晶圆(chip-to-wafer,C2W)堆叠结构。所述芯片420有源面上，可以提供多数个I/O垫421。所述I/O垫421对准凸块416a。所述覆晶芯片或裸晶420可以是有源集成电路芯片，具有特定功能，例如，绘图处理芯片、中央处理器芯片或存储器芯片等等。尽管未绘示于图中，应当理解的是在所述I/O垫421上也可以形成有凸块或柱，例如铜柱。
前述导孔器件101是设在重分布层410上的一周边区域202内。周边区域202邻近芯片设置区域201，其中各导孔器件101是通过凸块416b电连接至重分布层410。各导孔器件101的基材部100a是直接位于凸块416c上。
所述重分布层410、重分布层410上的钝化层413，以及钝化层415共同构成一中介层400。在芯片420下面以及导孔器件101下面可以选择形成一底胶430。
如图11所示，接着形成一模塑料500，包覆芯片420及导孔器件101，并覆盖中介层400的上表面。所述模塑料500可以通过一固化工艺。例如，所述模塑料500可以包括环氧树脂及硅填充物，但不限于此。
如图12所示，模塑料500的上部可以被抛光去除以显露出芯片420的一上表面以及导孔器件101的一上表面。在进行前述模塑料抛光时，部分的芯片420可以被移除，但不限于此。此时，使得芯片420的上表面、导孔器件101的上表面与模塑料500的上表面齐平。
如图13所示，接着将载板300去除，以显露出钝化层415的一表面。上述去除载板300的步骤，可以利用激光、紫外线照射、抛光或蚀刻等方式进行，但不限于此。在移除载板300后，可以继续在钝化层415上形成一防焊层419。在钝化层415以及防焊层419中可以形成有多数个开孔，显露出形成相应的焊盘418a、418b、418c。接着在各个焊盘418a、418b、418c上，可以形成相应的焊接凸块或锡球520。接着对所形成的晶圆级封装进行切割，形成个别的芯片封装10。
如图14所示，接着将包含至少一已模塑的半导体芯片220的顶部芯片封装20设置在底部芯片封装10上，如此构成一PoP构件1。顶部芯片封装20是通过多数个凸块250、导孔器件101以及重分布层410，与底部芯片封装10电连接。所述多数个凸块250是分别对准金属导孔120a和122a。
请参考图15及图16，是根据另一实施例所绘示的制作PoP构件的方法示意图。
如图15所示，并同时参考图13，在中介层400的第二侧400b形成焊接凸块或锡球520之后，可以继续在芯片420的上表面、导孔器件101的上表面与模塑料500的上表面形成一重分布层510。
例如，重分布层510可以包含有至少一介电层512以及至少一金属层514。同样的，介电层512可以包含有有机材料，例如聚酰亚胺(PI)，或无机材料，例如氮化硅、氧化硅等，但不限于此。金属层514可以包含有铝、铜、钨、钛、氮化钛等。金属层514是与导孔器件101的金属导孔120a和122a电连接。根据一实施例，重分布层510可以包含有多数个凸块焊盘514a，形成在金属层514中。接着对所形成的晶圆级封装进行切割，形成个别的芯片封装10a。
如图16所示，接着将包含至少一已模塑的半导体芯片220的顶部芯片封装20设置在底部芯片封装10a上，如此构成一PoP构件1b。顶部芯片封装20是通过多数个凸块250、重分布层510、导孔器件101以及重分布层410，与底部芯片封装10a电连接。
图17至图20是根据另一实施例所绘示的制作PoP构件的方法示意图，其中相同的层、区域、器件仍沿用相同的标号。
如图17所示，提供一载板600，其可以是一可被卸下或撕除的基板材料，并且可具有一黏着层602，但不限于此。接下来，将一芯片或裸晶420，使其有源面朝上，安装在黏着层602上的芯片安装区域201内。同样的，芯片420的有源面上包含有多数个I/O垫421。
接着将前述的多数个导孔器件101安装在黏着层602上的邻近芯片安装区域201的周边区域202内。如前所述，各个导孔器件101具有一基材部100a以及一连接部200，其中连接部200包含金属导孔120a和122a。
如图18所示，接着形成一模塑料500，覆盖芯片420及导孔器件101。所述模塑料500可以通过一固化工艺使其固化。所述模塑料500可以包括例如环氧树脂及硅填充物，但不限于此。模塑料500的上部可以被抛光去除以显露出芯片420的有源面以及导孔器件101的一上表面。在芯片420的有源面上的I/O垫421被显露出来。
如图19所示，接着在芯片420的上表面、导孔器件101的上表面与模塑料500的上表面形成一重分布层(RDL)410。所述重分布层410可以包括至少一介电层412以及金属层414、416、418。其中，介电层412优选者包括有机材料，例如聚酰亚胺，其可以在相对较低温的情况下形成，而不会影响到下方的模塑料500。优选者，介电层412可以在低于350℃下形成，但不限于此。金属层414、416、418可以包括铝、铜、钨、钛、氮化钛等等。
根据所述实施例，重分布层410的金属层418是与导孔器件101的金属导孔120a和122a，以及芯片420有源面上的I/O垫421电连接。
接着在重分布层410上形成一钝化层415以及一防焊层419。在钝化层415以及防焊层419中可以包含有多数个开孔，显露出形成在重分布层410中的金属层414中相对应的焊盘414a。可在各个焊盘414a上形成相对应的焊接凸块(例如C4)或锡球(例如BGA锡球)520。
如图20所示，将载板600以及黏着层602去除，以显露出芯片420的一底面、导孔器件101的一底面以及模塑料500的一底面。上述去除载板600的步骤，可以利用激光、紫外线照射、抛光或蚀刻等方式进行，但不限于此。在移除载板600后，可以进行晶圆切割，形成个别的芯片封装10b。
然后，将包含至少一已模塑的半导体芯片220的顶部芯片封装20设置在底部芯片封装10b上，如此构成一PoP构件1c。顶部芯片封装20是通过多数个凸块250、导孔器件101以及重分布层410，与底部芯片封装10b电连接。其中，凸块250是对准金属导孔120a和122a。
图21例示另一实施例的PoP构件示意图。如图21所示，PoP构件1d与PoP构件1c的差异在于PoP构件1d另具有一重分布层510，介于芯片封装10b与芯片封装20之间。
例如，重分布层510可以包含有至少一介电层512以及至少一金属层514。同样的，介电层512可以包含有有机材料，例如聚酰亚胺(PI)，或无机材料，例如氮化硅、氧化硅等，但不限于此。金属层514可以包含有铝、铜、钨、钛、氮化钛等。
金属层514是与导孔器件101的金属导孔120a和122a电连接。根据一实施例，重分布层510可以包含有多数个凸块焊盘514a，形成在金属层514中。顶部芯片封装20至少通过多数个凸块250、重分布层510、导孔器件101以及重分布层410，与底部芯片封装10b的芯片420电连接。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种封装上封装构件，其特征在于，包含：
一底部芯片封装，包含：
一中介层，具有一第一侧及相对所述第一侧的一第二侧；
至少一芯片，设在所述中介层的所述第一侧上的一芯片设置区域内；
多数个导孔器件，设在所述中介层的所述第一侧上的一周边区域内，所述周边区域邻近所述芯片设置区域，其中各所述导孔器件包含一基材部及一连接部，且所述连接部连接所述基材部；
一模塑料，设在所述第一侧上，所述模塑料包围所述芯片及所述导孔器件；以及
多数个焊锡凸块，设在所述第二侧上；以及
一顶部芯片封装，设在所述底部芯片封装上且通过所述多数个导孔器件与所述底部芯片封装电连接。
2.根据权利要求1所述的封装上封装构件，其特征在于，所述基材部是一硅基材部。
3.根据权利要求1所述的封装上封装构件，其特征在于，所述基材部包含硅、玻璃、陶瓷或金属。
4.根据权利要求1所述的封装上封装构件，其特征在于，所述连接部包含一介层堆叠以及埋在所述介层堆叠中的多数个金属导孔。
5.根据权利要求4所述的封装上封装构件，其特征在于，所述介层堆叠包含一有机材料。
6.根据权利要求5所述的封装上封装构件，其特征在于，所述有机材料包含聚酰亚胺，聚苯并恶唑或苯并环丁烯。
7.根据权利要求4所述的封装上封装构件，其特征在于，所述介层堆叠包含一无机材料。
8.根据权利要求7所述的封装上封装构件，其特征在于，所述无机材料包含氧化硅、氮化硅或氮氧化硅。
9.根据权利要求4所述的封装上封装构件，其特征在于，各所述导孔器件另包含一金属遮蔽层，设在所述介层堆叠中。
10.根据权利要求1所述的封装上封装构件，其特征在于，各所述导孔器件具有一立方体形或长方体形结构。
11.根据权利要求1所述的封装上封装构件，其特征在于，所述基材部是直接接触所述连接部。
12.根据权利要求1所述的封装上封装构件，其特征在于，所述中介层包含一第一重分布层。
13.根据权利要求12所述的封装上封装构件，其特征在于，所述第一重分布层包含至少一介电层以及至少一金属层。
14.根据权利要求12所述的封装上封装构件，其特征在于，另包含一第二重分布层，介于所述顶部芯片封装与所述底部芯片封装之间。
15.根据权利要求1所述的封装上封装构件，其特征在于，所述芯片是通过多数个第一凸块设在所述第一侧的所述芯片设置区域内。
16.根据权利要求15所述的封装上封装构件，其特征在于，所述连接部是通过多数个第二凸块电连接所述第一重分布层。
17.根据权利要求16所述的封装上封装构件，其特征在于，所述基材部是通过多数个第三凸块连接所述第一重分布层。
18.根据权利要求17所述的封装上封装构件，其特征在于，所述基材部是通过所述多数个第三凸块连接所述第一重分布层中的多数个虚设垫。
19.根据权利要求1所述的封装上封装构件，其特征在于，设置在所述周边区域内的所述导孔器件只沿着所述芯片的三边、两相对边或两相邻边设置。
20.根据权利要求1所述的封装上封装构件，其特征在于，所述芯片包含一绘图处理芯片、一中央处理芯片或一存储器芯片。
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