TW202234632A - 半導體元件及其形成方法 - Google Patents

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吳俊毅
余振華
劉重希
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Abstract

在實施例中，一種用於製造半導體元件的方法包括：在載體基底上形成重佈線結構；利用第一非等向性導電膜將多個芯體基底實體連接及電連接到重佈線結構，第一非等向性導電膜包含介電材料及多個導電顆粒；以及將所述多個芯體基底與重佈線結構按壓在一起，以利用第一非等向性導電膜中的多個導電顆粒在所述多個芯體基底與重佈線結構之間形成多個導電路徑。所述方法還包括利用包封體包封所述多個芯體基底。所述方法還包括將積體電路封裝貼合到重佈線結構，重佈線結構位於積體電路封裝與所述多個芯體基底之間，積體電路封裝在側向上與所述多個芯體基底中的第一芯體基底及第二芯體基底交疊。

Description

半導體元件及其形成方法
本發明實施例涉及一種半導體元件及其形成方法。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的持續改善，半導體行業已經歷快速發展。在很大程度上，積體密度的改善源自於最小特徵大小（minimum feature size）的不斷減小，此使得更多的組件能夠積體到給定面積中。隨著對縮小電子元件的需求已增加，已出現對更小且更具創造性的半導體晶粒封裝技術的需要。此種封裝系統的實例是疊層封裝（Package-on-Package，PoP）技術。在PoP元件中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高積體水準及元件密度。PoP技術一般能夠生產功能性得到增強且在印刷電路板（printed circuit board，PCB）上佔用空間小的半導體元件。
本發明實施例提供一種用於製造半導體元件的方法，包括：在載體基底上形成重佈線結構；利用第一非等向性導電膜將多個芯體基底實體連接及電連接到所述重佈線結構，所述第一非等向性導電膜包含介電材料及多個導電顆粒；將所述多個芯體基底與所述重佈線結構按壓在一起，以利用所述第一非等向性導電膜中的所述多個導電顆粒在所述多個芯體基底與所述重佈線結構之間形成多個導電路徑；利用包封體包封所述多個芯體基底；以及將積體電路封裝貼合到所述重佈線結構，所述重佈線結構位於所述積體電路封裝與所述多個芯體基底之間，所述積體電路封裝在側向上與所述多個芯體基底中的第一芯體基底及第二芯體基底交疊。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例用以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語，以描述如圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
根據一些實施例，形成具有一個或多個積體電路晶粒的封裝元件。在分立（discrete）的兩個或更多個芯體基底的底部上形成非等向性導電膜（有時被稱為非等向性導電彈性體）。通過非等向性導電膜將所述兩個或更多個芯體基底貼合到重佈線結構積層（redistribution structure build up）。向重佈線結構積層及所述兩個或更多個芯體基底應用包覆模制（over molding）。將所述一個或多個積體電路晶粒貼合到重佈線結構積層的與所述兩個或更多個芯體基底相對的側，且可對所述兩個或更多個芯體基底的被暴露出的側實行球柵陣列（ball grid array，BGA）球安裝。
通過使用例如本文中所述的製程等製程，可減輕翹曲問題且改善系統積體基底（system on integrated substrate，SoIS）方法中的成本及通量（throughput）。此外，通過積體多個較小芯體基底的能力，可增強板級（board level）可靠性、可降低芯體基底成本、可識別出更高良率的基底，並且通過非等向性導電膜所達到的降低的熱膨脹係數（coefficient of thermal expansion，CTE）失配而提供對封裝的翹曲的更多控制。
圖1示出根據一些實施例的經單體化封裝元件100的剖視圖。經單體化封裝元件100包括半導體元件（例如，積體電路封裝110），所述半導體元件通過多個導電連接件170耦合到具有一個或多個重佈線層的重佈線結構120。保護環（protective ring）160可耦合到重佈線結構120且沿著積體電路封裝110的週邊延伸。在一些實施例中，保護環160具有介於50到1500微米（μm）的範圍內的厚度。多個芯體基底（core substrate）130通過非等向性導電膜180在與積體電路封裝110相對的側上耦合到重佈線結構120。多個外部連接件150在所述多個芯體基底130的與重佈線結構120相對的側上提供通往所述多個芯體基底130的電連接。包封體（又稱模制化合物）190（例如模制膜、或類似物）包封所述多個芯體基底130及重佈線結構120的第二側、以及其他元件。
積體電路封裝110可包括多個積體電路晶粒（integrated circuit die），例如邏輯晶粒（例如，中央處理器（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）、系統晶片（system-on-a-chip，SoC）、應用處理器（application processor，AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、功率管理晶粒（例如，功率管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒（sensor die）、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、信號處理晶粒（例如，數位信號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）、輸入/輸出（input/output，I/O）晶粒、類似晶粒、或其組合。如圖所示，出於例示目的，積體電路封裝110包括邏輯晶粒112及兩個I/O晶粒114。所述積體電路晶粒可形成在一個或多個晶圓中，所述一個或多個晶圓可包括在後續步驟中被單體化的不同元件區。所述積體電路晶粒可使用例如積體扇出型（Integrated Fan-Out，INFO）封裝等製造技術與其他類似或不同的積體電路晶粒封裝在一起。積體電路封裝110可包括：重佈線結構116，在例如邏輯晶粒112與I/O晶粒114之間提供電路徑及電連接，以及提供從積體電路封裝110到導電連接件170的連接。
導電連接件170在重佈線結構120與積體電路封裝110之間提供電連接。可包括底部填充膠（underfill）195，以將積體電路封裝110牢固地結合到重佈線結構120且提供結構支撐及環境保護。
如以下所更詳細地論述，重佈線結構120通過導電連接件170及非等向性導電膜180在積體電路封裝110與所述多個芯體基底130之間提供電路徑及電連接。在一些實施例中，重佈線結構120具有一個或多個重佈線層，所述一個或多個重佈線層包括多個金屬化圖案以及多個介電層，所述金屬化圖案包括例如多個導電線及多個導通孔，所述介電層將相鄰層的導電線隔開，如以下例如關於圖3到圖7所論述的。金屬化圖案的導電線可使用導通孔與上覆的導電特徵或下伏的導電特徵內連。
非等向性導電膜180在重佈線結構120與芯體基底130之間提供電連接。非等向性導電膜180可包含介電材料及位在介電材料中的多個導電性顆粒（electrically conductive particle）。導電性顆粒在重佈線結構120與芯體基底130之間形成電路徑。
重佈線結構120通過非等向性導電膜180電貼合及機械貼合到所述多個芯體基底130。所述多個芯體基底130中的每一者可包括：芯體（core）132、具有延伸穿過芯體132的多個導通孔134、以及附加可選的多個重佈線結構136（沿著芯體132的相對側）。一般來說，所述多個芯體基底130為元件封裝提供結構支撐，並在積體電路封裝與外部連接件150之間提供電信號佈線（routing）。
如圖1中所示，外部連接件150可用於將經單體化封裝元件100實體連接及電連接到印刷電路板（PCB）700。印刷電路板700包括實體連接及電連接到外部連接件150的多個接觸件710。在一些實施例中，經單體化封裝元件100具有介於30到500毫米（mm）的範圍內的寬度W 1。
在圖2中，為了簡化而示出所述多個芯體基底130中的示例性芯體基底130A。所述多個芯體基底130可為例如有機基底、陶瓷基底、矽基底、或類似基底。
在一些實施例中，可對所述多個芯體基底130進行處理以在所述多個芯體基底130上形成重佈線結構136。舉例來說，示例性芯體基底130A包括芯體132。芯體132可由以下材料的一個或多個層形成：玻璃纖維、樹脂、填料、預浸料、環氧樹脂、二氧化矽填料、味之素構成膜（Ajinomoto Build up Film，ABF）、聚醯亞胺、模制化合物、其它材料、和/或其組合，具有介於3到2000 μm的範圍內的厚度T 1。在一些實施例中，例如兩個材料層構成芯體132。芯體132可由有機材料和/或無機材料形成。在一些實施例中，芯體132包括嵌置在內部的一個或多個被動元件（未示出）。芯體132可包含其他材料或組件。形成延伸穿過芯體132的導通孔134。在一些實施例中，導通孔134包含導電材料134A，例如銅、銅合金、或其他導體，且可包括阻擋層（未示出）、襯墊（未示出）、晶種層（未示出）、和/或填充材料134B。導通孔134提供從芯體132的一個側到芯體132的另一側的垂直電連接。舉例來說，導通孔134中的一些導通孔134耦合在位於芯體132的一個側處的導電特徵與位於芯體132的相對側處的導電特徵之間。作為實例，可使用鑽孔製程、微影、雷射製程、或其他方法來形成導通孔134的多個孔洞，且然後利用導電材料填充或鍍覆導通孔134的孔洞。在一些實施例中，導通孔134是中空導電穿孔（hollow conductive through vias），所述中空導電穿孔具有填充有絕緣材料的中心。在芯體132的相對的側上形成重佈線結構136A與重佈線結構136B。重佈線結構136A與重佈線結構136B通過導通孔134及扇入/扇出型電信號而電耦合。在一些實施例中，導通孔134具有100到1500 μm的範圍內的節距P 1。
重佈線結構136A及重佈線結構136B各自包括由ABF、預浸料、模制膜、或類似物形成的多個介電層（各自具有介於5到50 μm的範圍內的厚度T 2）以及多個金屬化圖案。每一相應的金屬化圖案具有位於相應的介電層的主表面上且沿著所述主表面延伸的多個線部分（又稱金屬線部分）210，且具有延伸穿過相應的介電層的多個通孔部分212。可在重佈線結構136A及重佈線結構136B上分別形成阻焊劑216A及阻焊劑216B以及多個凸塊下金屬（under-bump metallurgy，UBM）214A及多個凸塊下金屬214B。重佈線結構136A通過凸塊下金屬214A利用非等向性導電膜180（如圖1中所示）貼合到重佈線結構120。可在重佈線結構136A及重佈線結構136B中形成比圖2中所示多或少的介電層及金屬化圖案。金屬線部分210具有5到50 μm的範圍內的厚度。所述多個芯體基底130可具有介於200到3000 μm的範圍內的總厚度T 3。
所述多個芯體基底130可包括主動元件及被動元件（未示出），或者可不具有主動元件、被動元件中的任一者或兩者。可使用各種各樣的元件，例如電晶體、電容器、電阻器、這些元件組合、及類似物。可使用任何合適的方法來形成元件。
在一些實施例中，所述多個芯體基底130包括2到10個完整的材料層。舉例來說，在所示實施例中，示例性芯體基底130A包括重佈線結構136B中的3個頂部重佈線層、芯體132中的基底材料的一個或多個層、以及重佈線結構136A中的3個底部重佈線層。在其他實施例中，所述多個芯體基底130可在芯體132的任一側或兩側上包括更多或更少的重佈線層。
圖3到圖7示出根據一些實施例的製作重佈線結構120（參見圖1）的不同的中間階段。為了易於例示，圖3到圖7中已簡化各個特徵的圖示。
首先參照圖3，提供載體基底302，在載體基底302上形成釋放層304，且在釋放層304之上形成保護層306。載體基底302可為玻璃載體基底、陶瓷載體基底、或類似物。載體基底302可為晶圓，從而使得可在載體基底302上同時形成多個重佈線結構。
釋放層304可由聚合物系材料形成，釋放層304可與載體基底302一起從將在後續步驟中形成的上覆結構被移除。在一些實施例中，釋放層304是在受熱時會失去其粘合性質的環氧樹脂系熱釋放材料，例如光-熱轉換（light-to-heat-conversion，LTHC）釋放塗層。在其他實施例中，釋放層304可為在暴露於紫外（ultra-violet，UV）光時會失去其粘合性質的紫外（UV）膠。釋放層304可作為液體進行分配並被固化，可為被層壓（laminated）到載體基底302上的層壓膜、類似物。釋放層304的頂表面可被整平（leveled）且在製程變化內為實質上平坦的（planar）。
如以下所進一步闡述，沉積保護層306，以便一旦載體基底302被剝離，便為具有隨後形成的膜層的特徵提供實體保護。另外，保護層306可提供電隔離及環境保護。保護層306可為聚合物，例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）、或類似物；氮化物，例如氮化矽或類似物；氧化物，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）或類似物；類似材料；或者其組合。保護層306可例如通過旋轉塗布、層壓、化學氣相沉積（chemical vapor deposition，CVD）、或類似製程來形成。保護層306可具有在製程變化內為實質上平整的上表面。
在圖4中，在保護層306上形成多個導電線308。作為形成導電線308的實例，在保護層306之上形成晶種層（未示出）。在一些實施例中，晶種層是金屬層，所述晶種層可為單個層或包括由不同材料形成的多個子層的複合層。晶種層可為例如鈦層及位於鈦層之上的銅層。晶種層可使用例如物理氣相沉積（physical vapor deposition，PVD）或類似製程來形成。然後在晶種層上形成光阻（未示出）且將光阻圖案化。光阻可通過旋轉塗布或類似製程來形成且可被暴露於光以進行圖案化。圖案化形成穿過光阻的多個開口以暴露出晶種層，其中光阻中的開口對應於導電線308。然後在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。導電材料可通過鍍覆（例如電鍍（electroplating）或化學鍍（electroless plating））或者類似製程來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。導電材料與晶種層的下伏部分的組合形成導電線308。移除光阻及晶種層上未形成導電材料的部分。光阻可通過例如使用氧電漿或類似物進行的可接受的灰化或剝除製程來移除。一旦光阻被移除，便例如通過使用可接受的蝕刻製程（例如通過濕法蝕刻或乾法蝕刻）來移除晶種層的被暴露出的部分。
在圖5中，可在導電線308及保護層306上形成介電層312。在一些實施例中，介電層312是包封體，例如預浸料、塗布有樹脂的銅（resin coated copper，RCC）、模制化合物、聚醯亞胺、光可成像電介質（photo-imageable dielectric，PID）、環氧樹脂、或類似物，且可通過壓縮模制、轉移模制、層壓、塗布、或類似製程來施加。可以通過液體或半液體形式施加包封體，且然後隨後將包封體固化。在一些實施例中，介電層312可通過旋轉塗布、層壓、CVD、類似製程、或其組合來形成。在其他實施例中，介電層312由聚合物形成，所述聚合物可為感光性材料（例如PBO、BCB、或類似物），介電層312可使用微影罩幕進行圖案化。在其他實施例中，介電層312由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；或者類似物。然後將介電層312圖案化以形成暴露出導電線308的多個部分的多個開口314。可通過可接受的製程來進行圖案化，例如當介電層312為感光性材料時，通過將介電層312暴露於光來進行圖案化，或者通過使用例如非等向性蝕刻進行蝕刻來進行圖案化。如果介電層312是感光性材料，則介電層312可在曝光之後顯影。
在圖6中，在介電層312以及導電線308的被暴露出的部分之上形成金屬化圖案316。金屬化圖案316包括沿著介電層312的主表面延伸且延伸穿過介電層312的多個導電元件以實體耦合及電耦合到下伏的導電層（例如，此所示實施例中的導電線308）。作為形成金屬化圖案316的實例，在介電層312之上及在穿過介電層312延伸到導電線308的多個開口314中形成晶種層。在一些實施例中，晶種層（未示出）是金屬層，所述晶種層可為單個層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層可使用例如PVD或類似製程來形成。然後在晶種層上形成光阻且將光阻圖案化。光阻可通過旋轉塗布或類似製程來形成且可被暴露於光及顯影以進行圖案化。圖案化形成穿過光阻的多個開口以暴露出晶種層，其中開口的圖案對應於金屬化圖案316。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。導電材料可通過鍍覆（例如電鍍或化學鍍）或者類似製程來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。導電材料與晶種層的下伏部分的組合形成金屬化圖案316。移除光阻及晶種層上未形成導電材料的部分。光阻可通過例如使用氧電漿或類似物進行的可接受的灰化或剝除製程來移除。一旦光阻被移除，便例如通過使用可接受的蝕刻製程（例如通過濕法蝕刻或乾法蝕刻）來移除晶種層的被暴露出的部分。介電層312與金屬化圖案316的組合形成重佈線層320。
在圖7中，重複進行上述步驟及製程，以形成另外示出的重佈線層330、重佈線層340、重佈線層350、重佈線層360及重佈線層370。在一些實施例中，可將用以形成重佈線層320的上述製程重複一次或多次，以提供特定設計所期望的附加的佈線層，其中重佈線層320的金屬化圖案316（參見圖6）可包括佈線走線（routing line）或重佈線走線（redistribution line）。出於例示目的而示出六個重佈線層320、330、340、350、360及370。在一些實施例中，可使用多於六個層或少於六個的層。每一重佈線層320、330、340、350、360及370的金屬化圖案可各自為具有多個線部分及多個通孔部分（如圖所示）的單個圖案，或者可具有分開形成的多個導電線及多個導通孔。重佈線層370包括介電層384及金屬化圖案（又稱導電特徵、導電線）380。
以上說明是形成重佈線結構的重佈線層的一個實例。在其他實施例中，導通孔可形成在導電線上且從導電線延伸。作為形成此種導通孔的實例，在介電層及導電線之上形成光阻且將光阻圖案化，以形成穿過光阻的多個開口，以暴露出下伏的導電線的多個部分，從而使得光阻中的開口對應于將形成的導通孔的圖案。然後在開口中在導電線的被暴露出的部分上形成導電材料，且可移除光阻。
根據一些實施例，然後可在導電線及導通孔上以及導電線及導通孔周圍形成介電層。在形成之後，介電層環繞導通孔及導電線。在一些實施例中，介電層是包封體，例如預浸料、塗布有樹脂的銅（RCC）、模制化合物、聚醯亞胺、光可成像電介質（PID）、環氧樹脂、或類似物，且可通過壓縮模制、轉移模制、層壓、塗布、或類似製程來施加。可以通過液體或半液體形式施加包封體，且然後隨後將包封體固化。在一些實施例中，介電層形成在載體基底之上，從而使得導電線及導通孔被掩埋或覆蓋，且然後對介電層實行平坦化製程以暴露出導通孔。在平坦化製程之後，介電層的最頂部表面及導通孔的最頂部表面在製程變化內為實質上平整的（例如平坦的）。平坦化製程可為例如化學機械拋光（chemical-mechanical polish，CMP）。在一些實施例中，介電層可包含其他材料，例如氧化矽、氮化矽、或類似物。
在又一些實施例中，可在介電層及導通孔的被暴露出部分上形成多個導電線。作為形成導電線的實例，可在介電層及導通孔的被暴露出的部分之上形成晶種層。然後在晶種層上形成光阻且將光阻圖案化，以形成與將形成的導電線的期望位置對應的多個開口。然後在開口中在晶種層的被暴露出的部分上形成導電材料。導電材料與晶種層的下伏部分的組合形成導電線。移除光阻及晶種層上未形成導電材料的部分。
重佈線結構120被示出為具有六個重佈線層的實例。可在重佈線結構120中形成更多或更少的層。如果要形成更少的層，則可省略上述步驟及製程。如果要形成更多層，則可重複上述步驟及製程。在一些實施例中，重佈線結構120包括1到20個層。
在圖8中，在一些實施例中，可使用拾取及放置製程或另一種合適的製程將所述多個芯體基底130（在此種情況中示出兩個示例性芯體基底130A及130B）放置在重佈線結構120上。
利用所述多個芯體基底130，具有使所述多個芯體基底130在分開的製程中製造的優點。另外，由於所述多個芯體基底130是在分開的製程中形成，因此可分開對所述多個芯體基底130進行測試，從而使用已知良好的芯體基底。舉例來說，在一些實施例中，在將所述多個芯體基底130結合到重佈線結構120之前，可單獨地或批量地對所述多個芯體基底130進行測試、確認和/或驗證。
在圖8中，使用非等向性導電膜180將所述多個芯體基底130貼合到重佈線結構120（如圖1中所示）。可首先在所述多個芯體基底130或重佈線結構120中的任一者上形成非等向性導電膜180，且然後可按壓（press）封裝元件以完成非等向性導電膜180的結合。舉例來說，在圖8中所示的實施例中，非等向性導電膜180在貼合到重佈線結構120之前形成在所述多個芯體基底130上。參照圖9A、圖9B及圖9C例示及闡述非等向性導電膜180的形成及按壓。
圖9A、圖9B及圖9C示出非等向性導電膜時非等向性導電膜180的形成。舉例來說，圖9A示出非等向性導電膜180，非等向性導電膜180包含介電材料184及介電材料184中的多個導電性顆粒（又稱導電顆粒）182。導電性顆粒182分佈在整個介電材料184中，且彼此間隔開而不形成電路徑。介電材料184可由聚合物、環氧樹脂、壓克力（acryl）、類似材料、或其組合來形成。導電性顆粒182可為銅球、鋁球、鎳球或類似物，或者可為塗布有金屬的聚合物球。
參照圖9B，從非等向性導電膜180的相對側按壓芯體基底130及重佈線結構120。在按壓期間，可將芯體基底130及重佈線結構120加熱或可不將芯體基底130及重佈線結構120加熱。芯體基底130的多個導電焊盤（又稱導電特徵）214與重佈線結構120的多個金屬化圖案380以一對一的對應關係垂直對準。作為按壓的結果，相對的導電特徵214與導電特徵380之間的導電性顆粒182被推到一起且形成導電路徑，導電路徑將導電焊盤214電連接到對應的金屬化圖案380。所得結構如圖9C中所示。
圖10A及圖10B示出在所述多個芯體基底130已通過非等向性導電膜180結合到重佈線結構120之後的結構。在圖10A及圖10B中，在各種元件上及周圍形成包封體190。在所述形成之後，包封體190環繞所述多個芯體基底130（包括環繞非等向性導電膜180、導電線380以及介電層384的上部暴露表面）。包封體190可由模制化合物、環氧樹脂或類似物形成，且可通過壓縮模制、轉移模制或類似製程來施加。可以液體或半液體形式施加包封體190，且然後隨後將包封體190固化。包封體190可形成在載體基底302之上，從而使得所述多個芯體基底130被掩埋或覆蓋。
在一些實施例中，所述多個芯體基底130中相鄰的芯體基底130彼此隔開介於約40 μm與約5000 μm之間的距離D 1。在一些實施例中，在所述多個芯體基底130與重佈線結構120之間利用10 μm到300 μm的托起高度（standoff height）D 2。在一些實施例中，包封體190的邊緣與所述多個芯體基底130的邊緣之間具有距離D 3。距離D 3介於約40 μm與約5000 μm之間。
圖10B示出將芯體基底130B結合到重佈線結構120的非等向性導電膜180的一部分的詳細視圖。如圖10B中所示，非等向性導電膜180的導電性顆粒182形成多個導電路徑，所述多個導電路徑將導電焊盤214電連接到對應的金屬化圖案380。儘管圖10B示出由導電性顆粒182形成的用於每對對應的導電焊盤214與金屬化圖案380的兩條導電路徑，但是可存在用於每對對應的導電焊盤214與金屬化圖案380的更多條導電路徑。在一些實施例中，對於每對對應的導電焊盤214與金屬化圖案380，可具有由導電性顆粒182形成的六到十條導電路徑。
在圖11中，實行載體基底剝離，以將載體基底302從包括所述多個芯體基底130及重佈線結構120以及其他結構的先前闡述的步驟的所得積層分離（或“剝離”）。根據一些實施例，所述剝離包括將例如雷射或UV光等光投射在釋放層304（參見圖10A）上，從而使得釋放層304在光的熱量下分解，且可移除載體基底302。
在圖12中，在重佈線結構120的保護層306中形成多個開口390，從而暴露出導電線308。開口390可通過蝕刻、例如雷射鑽孔、機械鑽孔等鑽孔製程、或類似製程來形成。圖案化形成暴露出導電線308的部分的開口309。可通過可接受的製程來進行圖案化，例如當保護層306是光感光性材料時，通過將保護層306暴露於光及顯影來進行圖案化，或者通過當使用例如氧化矽、氮化矽或類似物等非感光性材料時，通過使用例如非等向性蝕刻進行蝕刻來進行圖案化。
可使用多個導電連接件170將重佈線結構120結合到積體電路封裝110（參見圖14），且可首先在積體電路封裝110或重佈線結構120中的任一者上形成導電連接件170，且然後對導電連接件170進行回焊（reflow）以完成結合。舉例來說，在圖13中所示的實施例中，首先在開口390（參見圖12）中形成耦合到被暴露出的導電線308的導電連接件170。導電連接件170可為球柵陣列（BGA）連接件、焊料球（如圖所示）、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊、或類似物。導電連接件170可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料、或其組合等導電材料。在一些實施例中，導電連接件170通過利用蒸鍍、電鍍、印刷、焊料轉移、植球、或類似製程初始地形成焊料層來形成。一旦已在結構上形成焊料層，便可實行回焊，以便將材料成形為期望的凸塊形狀。在另一實施例中，導電連接件170包括通過濺鍍、印刷、電鍍、化學鍍、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似物、或其組合，且可通過鍍覆製程來形成。
如圖14中所示，可通過導電連接件170將積體電路封裝110貼合到重佈線結構120。導電連接件170將積體電路封裝110貼合到重佈線結構120的導電線308。對積體電路封裝110進行貼合可包括：將積體電路封裝110放置在導電連接件170上，且對導電連接件170進行回焊以實體耦合及電耦合積體電路封裝110與重佈線結構120。積體電路封裝110可包括邏輯晶粒112及用於與邏輯晶粒112進行接合（interfacing）的一個或多個I/O晶粒114。積體電路封裝110中包括的晶粒的數目、類型及排列不受限制，且在不同的實施例中可利用其他替代的晶粒及排列。通過重複上述步驟可包括多個積體電路封裝，結合金屬化特徵，以提供通往所述多個積體電路封裝的電連接。
在一些實施例中，形成環繞導電連接件170及積體電路封裝110的底部填充膠195。底部填充膠195可減少應力且保護由導電連接件170的回焊形成的多個接頭（joint）。底部填充膠195可在積體電路封裝110被貼合之後通過毛細流動製程來形成，或者可通過合適的沉積方法來形成。在一些實施例中，在多個相鄰元件之下形成底部填充195的單個層，並且可在放置在重佈線結構120的頂部上的附加元件之下和/或在所述附加元件周圍形成又一些後續底部填充膠（未示出）。
如圖14中所示，然後將外部連接件150安裝到所述多個芯體基底130的凸塊下金屬214B。外部連接件150可為BGA連接件（如圖所示）、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、或類似物。外部連接件150可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料、或其組合等導電材料。在一些實施例中，外部連接件150是通過利用蒸鍍、電鍍、印刷、焊料轉移、植球、或類似製程在凸塊下金屬214B上初始地形成可回焊材料層來形成。一旦已在凸塊下金屬214B上形成可回焊材料層，便可實行回焊，以將材料成形為期望的凸塊形狀。
在圖15中，可向經單體化封裝元件100的頂部安裝圍繞積體電路封裝110的保護環160。在一些實施例中，可添加保護環160以向經單體化封裝元件100提供附加的剛性（rigidity）且保護所安裝的積體電路封裝110免受可能損壞積體電路封裝110與重佈線結構120之間的電連接或積體電路封裝110本身的實體碰撞及撞擊。如圖1中所示，可將外部連接件150連接到印刷電路板700。
所述多個芯體基底130可在二維網格（two dimensional grid）中擴展。舉例來說，如圖16中所示，經單體化封裝組件100包括以2×2陣列排列的四個芯體基底130A、130B、130C及130D。可包括更多或更少的芯體基底，以實現具有不同形狀及尺寸的更大或更小的經單體化封裝元件100，同時仍然實現跨越多個獨立芯體基底的BGA球共面性及芯體基底翹曲的穩定。
圖17A、圖17B及圖17C示出所述多個芯體基底130的二維網格的各種實施例。圖17A示出具有四個芯體基底130A、130B、130C及130D的網格，其中每一芯體基底具有相似的頂表面面積。圖17B示出具有九個芯體基底130A、130B、130C、130D、130E、130F、130G、130H及130I的網格，其中每一芯體基底具有相似的頂表面面積。圖17C示出具有四個芯體基底130A、130B、130C及130D的網格，其中芯體基底具有不同的頂表面面積。如圖17A到圖17C中公開的芯體基底的各種配置適用於所公開實施例中的任意者。
圖18示出根據一些實施例的封裝結構。除了此實施例利用非等向性導電膜150取代外部連接件150之外，此實施例類似於圖1到圖15中的實施例。在本文中將不重複關於此實施例的類似於前述實施例的細節的細節。
在此實施例中，非等向性導電膜150的多個導電性顆粒（又稱導電顆粒）將在所述多個芯體基底130與所貼合的結構（例如圖1中所示的印刷電路板700）之間形成多個導電路徑。如圖18中所公開的非等向性導電膜150適用於所公開實施例中的任意者。
圖19到圖20示出根據一些實施例的形成封裝結構的中間步驟。除了此實施例將單個芯體基底130貼合到重佈線結構120，且然後將芯體基底單體化成多個芯體基底130之外，此實施例類似於圖1到圖15中的實施例。在本文中將不重複關於此實施例的類似於前述實施例的細節的細節。
圖19處於製程中的與圖10A及圖10B類似的中間階段處，且本文中不重複說明。圖19與圖10A及圖10B之間的區別在於，在圖19中的芯體基底130是連續的結構，而不是多個芯體基底。在圖19中，對芯體基底130實行單體化製程410，以形成所述多個芯體基底130。在一些實施例中，單體化製程410包括鋸切製程、雷射製程、類似製程、或其組合。
圖20示出實行單體化製程410之後的結構。單體化製程410在芯體基底的多個經單體化部分（即所述多個芯體基底130A與130B）之間形成間隙412。在一些實施例中，單體化製程410僅將芯體基底130單體化，而不將重佈線結構120單體化。在一些實施例中，單體化製程410不將非等向性導電膜180單體化，且在其他實施例中，單體化製程410將非等向性導電膜180單體化。在單體化製程410之後，可通過包封體來填充間隙412。圖19及圖20中所公開的單體化製程410適用於所公開實施例中的任意者。
也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）元件進行驗證測試。所述測試結構可包括例如在重佈線層中或在基底上形成的測試焊盤，以使得能夠對3D封裝或3DIC進行測試、對探針和/或探針卡（probe card）進行使用等。可對中間結構以及最終結構實行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法來使用，以提高良率並降低成本。
另外，重佈線結構120可更大且包括多個封裝區，所述多個封裝區稍後可通過以下方法來單體化：切穿多個切割道，以從單個基底產生多個獨立的經單體化封裝元件。舉例來說，圖21示出具有包括多個封裝區的圓形形狀的晶圓的重佈線結構120。在所示的實施例中，晶圓上包括四個封裝區500A、500B、500C及500D，從而使得將能夠在單個晶圓上製作四個最終封裝組件且稍後將所述四個最終封裝組件單體化。舉例來說，在如圖13中所示形成導電連接件170之後，在如圖14中所示結合積體電路封裝110之後，或者在如圖15中所示安置保護環160之後，可將各個封裝元件單體化。在其他實施例中，可在單個晶圓上利用更少或更多的封裝區。可例如通過鋸穿重佈線結構120及芯體基底130之間的模制化合物190來將各個封裝元件單體化，從而使得在單體化之後，重佈線結構120的外邊緣與模制化合物190的外邊緣沿著單體化線共面。通過沿著線510且圍著封裝區500A、500B、500C及500D的外邊緣進行鋸切來將各個封裝區單體化。
圖22示出使用具有多個封裝區的面板形式（panel form）製作製程進行重佈線結構120的製造。在所示實施例中，在面板基底上包括九個封裝區600A到600I，從而使得將能夠在單個面板上製作九個最終的封裝組件且稍後將所述九個最終的封裝組件單體化。在其他實施例中，可在單個面板上利用更少或更多的封裝區。通過沿著線610且圍著封裝區600A到600I的周邊進行鋸切來將各個封裝區單體化。
實施例可實現多個優點。根據一些實施例，形成具有一個或多個積體電路晶粒的封裝元件。在分立的兩個或更多個芯體基底的底部上形成非等向性導電膜。通過非等向性導電膜將所述兩個或更多個芯體基底貼合到重佈線結構積層。向重佈線結構積層及所述兩個或更多個芯體基底應用包覆模制。將所述一個或多個積體電路晶粒貼合到重佈線結構積層的與芯體基底相對的側，且可對芯體基底的被暴露出的側實行BGA球安裝。通過使用例如本文中所述的製程等製程，可減輕翹曲問題且改善系統積體基底（SoIS）方法中的成本及通量。此外，通過積體多個較小芯體基底的能力，可增強板級可靠性、可降低芯體基底成本、可識別出更高良率的基底，並且通過非等向性導電膜所達到的降低的熱膨脹係數（CTE）失配而提供對封裝的翹曲的更多控制。
在實施例中，一種用於製造半導體元件的方法包括在載體基底上形成重佈線結構。所述方法還包括利用第一非等向性導電膜將多個芯體基底實體連接及電連接到所述重佈線結構，所述第一非等向性導電膜包含介電材料及多個導電顆粒。所述方法還包括將所述多個芯體基底與所述重佈線結構按壓在一起，以利用所述第一非等向性導電膜中的所述多個導電顆粒在所述多個芯體基底與所述重佈線結構之間形成多個導電路徑。所述方法還包括利用包封體包封所述多個芯體基底。所述方法還包括將積體電路封裝貼合到所述重佈線結構，所述重佈線結構位於所述積體電路封裝與所述多個芯體基底之間，所述積體電路封裝在側向上與所述多個芯體基底中的第一芯體基底及第二芯體基底交疊。
實施例可包括以下特徵中的一者或多者。在所述方法中，所述包封體沿著所述多個芯體基底的側壁延伸，所述包封體位於所述多個芯體基底中的相鄰芯體基底之間。所述第一非等向性導電膜的所述多個導電顆粒包括銅球、鋁球、鎳球、或塗布有金屬的聚合物球。在將所述多個芯體基底與所述重佈線結構按壓在一起之前，所述第一非等向性導電膜的所述多個導電顆粒未在所述多個芯體基底與所述重佈線結構之間形成導電路徑。所述方法還包括在將所述多個芯體基底與所述重佈線結構按壓在一起的同時，向所述多個芯體基底及所述重佈線結構加熱。所述方法還包括將保護環貼合到所述重佈線結構，所述保護環圍繞所述積體電路封裝。所述方法還包括：在所述多個芯體基底上形成第二非等向性導電膜，所述多個芯體基底位於所述第一非等向性導電膜與所述第二非等向性導電膜之間，所述第二非等向性導電膜包含介電材料及多個導電顆粒；利用所述第二非等向性導電膜將印刷電路板貼合到所述多個芯體基底；以及將所述多個芯體基底與所述印刷電路板按壓在一起，以利用所述第二非等向性導電膜中的所述多個導電顆粒在所述多個芯體基底與所述印刷電路板之間形成多個導電路徑。所述包封體實體接觸所述多個芯體基底及所述第一非等向性導電膜。
在實施例中，一種半導體元件包括重佈線結構。所述半導體元件還包括多個芯體基底，所述多個芯體基底使用第一非等向性導電膜貼合到所述重佈線結構。所述半導體元件還包括包封所述多個芯體基底的模制層，所述模制層沿著所述多個芯體基底的側壁延伸。所述半導體元件還包括貼合到所述重佈線結構的積體電路封裝，所述重佈線結構位於所述積體電路封裝與所述多個芯體基底之間，所述積體電路封裝在側向上與所述多個芯體基底中的第一芯體基底及第二芯體基底交疊。
實施例可包括以下特徵中的一者或多者。在所述半導體元件中，所述第一非等向性導電膜包含介電材料及多個導電顆粒，所述第一非等向性導電膜的所述多個導電顆粒在所述重佈線結構與所述多個芯體基底之間形成多個導電路徑，所述第一非等向性導電膜的所述多個導電顆粒包括銅球、鋁球、鎳球、或塗布有金屬的聚合物球。所述半導體元件還包括貼合到所述重佈線結構的保護環，所述保護環圍繞所述積體電路封裝。所述半導體元件還包括：第二非等向性導電膜，位於所述多個芯體基底上，所述多個芯體基底位於所述第一非等向性導電膜與所述第二非等向性導電膜之間，所述第二非等向性導電膜包含介電材料及多個導電顆粒；以及印刷電路板，利用所述第二非等向性導電膜貼合到所述多個芯體基底，所述第二非等向性導電膜的所述多個導電顆粒在所述印刷電路板與所述多個芯體基底之間形成多個導電路徑。所述模制層實體接觸所述多個芯體基底及所述第一非等向性導電膜。所述重佈線結構包括第一金屬化圖案，所述多個芯體基底中的第一芯體基底包括第一凸塊下金屬，所述第一金屬化圖案通過由所述第一非等向性導電膜的所述多個導電顆粒形成的導電路徑電連接到所述第一凸塊下金屬。所述第一金屬化圖案通過由所述第一非等向性導電膜的所述多個導電顆粒形成的多於一個導電路徑電連接到所述第一凸塊下金屬。
在實施例中，一種半導體元件包括第一重佈線結構，所述第一重佈線結構具有第一側及第二側。所述半導體元件還包括多個芯體基底，所述多個芯體基底中的每一芯體基底具有第一側及第二側，所述多個芯體基底中的每一者的所述第一側使用第一非等向性導電膜貼合到所述第一重佈線結構的所述第一側。所述半導體元件還包括包封所述多個芯體基底中的每一芯體基底的模制層。所述半導體元件還包括積體電路封裝，所述積體電路封裝通過多個第一導電連接件貼合到所述第一重佈線結構的所述第二側。
實施例可包括以下特徵中的一者或多者。所述半導體元件還包括保護環，所述保護環貼合到所述第一重佈線結構的所述第二側，並圍繞所述積體電路封裝。所述第一重佈線結構的所述第一側包括第一金屬化圖案，所述多個芯體基底中的第一芯體基底的所述第一側包括第一凸塊下金屬，所述第一金屬化圖案通過由所述第一非等向性導電膜的多個導電顆粒形成的多於一個導電路徑電連接到所述第一凸塊下金屬。所述第一非等向性導電膜包含介電材料及多個導電顆粒，所述第一非等向性導電膜的所述多個導電顆粒在所述第一重佈線結構的所述第一側與所述多個芯體基底的所述第一側之間形成多個導電路徑，所述第一非等向性導電膜的所述多個導電顆粒包括銅球、鋁球、鎳球、或塗布有金屬的聚合物球。所述模制層沿著所述多個芯體基底中的每一者的側壁延伸且實體接觸所述第一非等向性導電膜。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:經單體化封裝組件 110:積體電路封裝 112:邏輯晶粒 114:I/O晶粒 116、120、136、136A、136B:重佈線結構 130、130A、130B、130C、130D、130E、130F、130G、130H、130I:芯體基底 132:芯體 134:導通孔 134A:導電材料 134B:填充材料 150:外部連接件 160:保護環 170:導電連接件 180:非等向性導電膜 182:導電性顆粒/導電顆粒 184:介電材料 190:包封體/模制化合物 195:底部填充膠 210:線部分/金屬線部分 212:通孔部分 214:導電焊盤/導電特徵 214A、214B:凸塊下金屬 216A、216B:阻焊劑 302:載體基底 304:釋放層 306:保護層 308:導電線 312、384:介電層 314、390:開口 316:金屬化圖案 320、330、340、350、360、370:重佈線層 380:金屬化圖案/導電特徵/導電線 410:單體化製程 412:間隙 500A、500B、500C、500D、600A～600I:封裝區 510、610:線 700:印刷電路板 710:接觸件 D 1:距離 D 2:托起高度 D 3:距離 P 1:節距 T 1、T 2:厚度 T 3:總厚度 W 1:寬度
當結合隨附圖式閱讀時，將自以下實施方式最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。 圖1示出根據一些實施例的封裝元件的剖視圖。 圖2到圖15示出根據一些實施例的用於形成封裝元件的製程期間的中間步驟的剖視圖。 圖16示出根據一些實施例的封裝元件中的多個芯體基底的佈局的剖視圖與平面圖。 圖17A、圖17B及圖17C示出根據一些實施例的封裝元件中的多個芯體基底的佈局的平面圖。 圖18示出根據一些實施例的用於形成封裝元件的製程期間的中間步驟的剖視圖。 圖19到圖20示出根據一些實施例的用於形成封裝元件的製程期間的中間步驟的剖視圖。 圖21示出根據一些實施例的晶圓基底上的封裝區的佈局的平面圖。 圖22示出根據一些實施例的面板基底上的封裝區的佈局的平面圖。
100:經單體化封裝組件
110:積體電路封裝
112:邏輯晶粒
114:I/O晶粒
116、120、136:重佈線結構
130、130A、130B:芯體基底
132:芯體
134:導通孔
150:外部連接件
160:保護環
170:導電連接件
180:非等向性導電膜
190:包封體/模制化合物
195:底部填充膠
700:印刷電路板
710:接觸件
W1:寬度

Claims (1)

  1. 一種用於製造半導體元件的方法，包括： 在載體基底上形成重佈線結構； 利用第一非等向性導電膜將多個芯體基底實體連接及電連接到所述重佈線結構，所述第一非等向性導電膜包含介電材料及多個導電顆粒； 將所述多個芯體基底與所述重佈線結構按壓在一起，以利用所述第一非等向性導電膜中的所述多個導電顆粒在所述多個芯體基底與所述重佈線結構之間形成多個導電路徑； 利用包封體包封所述多個芯體基底；以及 將積體電路封裝貼合到所述重佈線結構，所述重佈線結構位於所述積體電路封裝與所述多個芯體基底之間，所述積體電路封裝在側向上與所述多個芯體基底中的第一芯體基底及第二芯體基底交疊。
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