CN114883196A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN114883196A
CN114883196A CN202110661512.2A CN202110661512A CN114883196A CN 114883196 A CN114883196 A CN 114883196A CN 202110661512 A CN202110661512 A CN 202110661512A CN 114883196 A CN114883196 A CN 114883196A
Authority
CN
China
Prior art keywords
core substrates
core
conductive
substrates
sidewalls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110661512.2A
Other languages
English (en)
Inventor
吴俊毅
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114883196A publication Critical patent/CN114883196A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体器件和制造方法，所述半导体器件包括：重布线结构；多个核心衬底，使用导电连接件附接到重布线结构，多个核心衬底中的每一核心衬底包括多个导电柱；以及一或多个模制层，包封多个核心衬底，其中一或多个模制层沿多个核心衬底的侧壁延伸，且其中一或多个模制层沿导电柱中的每一个的侧壁的一部分延伸。

Description

半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
半导体行业由于多种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历快速发展。主要地，集成密度的改进源自于最小特征尺寸的迭代减小，其允许更多组件集成到给定区域中。随着对于缩小的电子器件的需求增长，已出现对于更小且更具创造性的半导体管芯的封装技术的需求。此类封装系统的实例为层叠封装(Package-on-Package；PoP)技术。在PoP器件中，顶部半导体封装堆叠在底部半导体封装的顶部上，以提供高集成度和组件密度。PoP技术通常能够在印刷电路板(printed circuitboard；PCB)上使半导体器件的生产具有增强的功能性和小的占据面积。
发明内容
本公开的一态样提供一种用于制造半导体器件的方法，所述方法包括：在载体衬底上形成重布线结构；将多个核心衬底实体地且电性地连接到重布线结构，其中多个核心衬底中的每一个包括在与重布线结构相对的一侧上的导电柱；使用包封体包封多个核心衬底，其中包封体沿多个核心衬底的侧壁延伸，其中包封体沿在多个核心衬底中的每一个上的导电柱的侧壁延伸，其中包封体插入于多个核心衬底中的相邻核心衬底之间；研磨包封体的顶部，以暴露出多个核心衬底中的每一个的导电柱；以及使包封体凹陷，以暴露出多个核心衬底中的每一个的导电柱的侧壁的一部分。
本公开的另一态样提供一种半导体器件，包括：重布线结构；多个核心衬底，使用导电连接件附接到重布线结构，多个核心衬底中的每一核心衬底包括多个导电柱；以及一或多个模制层，包封多个核心衬底，其中一或多个模制层沿多个核心衬底的侧壁延伸，且其中一或多个模制层沿多个导电柱中的每一个的侧壁的一部分延伸。
本公开的又一态样提供一种半导体器件，包括：第一重布线结构，所述第一重布线结构具有第一侧和第二侧；多个核心衬底，所述多个核心衬底中的每一核心衬底具有第一侧和第二侧，所述多个核心衬底中的每一个的第一侧使用第一导电连接件附接到第一重布线结构的第一侧，所述多个核心衬底中的每一核心衬底的第二侧包括多个导电柱；一或多个模制层，包封多个核心衬底中的每一核心衬底，其中一或多个模制层沿每一核心衬底的导电柱的侧壁的一部分延伸；以及集成电路封装，通过第二导电连接件附接到第一重布线结构的第二侧。
附图说明
结合附图阅读以下详细描述会最佳地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
图1示出根据一些实施例的封装组件的横截面图。
图2至图23B示出根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的横截面图。
图24示出根据一些实施例的封装组件中的多个核心衬底的布局的横截面图与平面图。
图25示出根据一些实施例的晶片衬底上的封装区的布局的平面图。
图26示出根据一些实施例的面板衬底上的封装区的布局的平面图。
图27A至图27D示出根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的横截面图。
图28A至图28C示出根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的横截面图。
具体实施方式
以下公开内容提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些仅仅是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包括第一特征和第二特征直接接触地形成的实施例，且还可包括额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各个实例中重复附图标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对术语来描述如图式中所示出的一个元件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意图涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样地可相应地进行解释。
根据一些实施例，形成具有一或多个集成电路管芯的封装组件。在两个或更多个分离的核心衬底的底部上形成分离的铜(Cu)柱结构。经由焊接点或类似物将两个或更多个核心衬底附接到堆叠形成的重布线结构(redistribution structure RDL)。对RDL堆叠和两个或更多个核心衬底施加包覆模制(over molding)。对含有Cu柱结构的所得结构的一侧执行研磨工艺，以使Cu柱结构与模制等高。可进一步执行等离子刻蚀以从模制暴露出Cu柱，且可对所暴露Cu柱执行球栅阵列(ball grid array，BGA)球的安装，以使得BGA球包封每一Cu柱的表面和侧壁的一部分。
通过使用工艺(例如本文中所描述的工艺)，有可能通过集成衬底上系统(systemon integrated substrate；SoIS)方式来减小衬底厚度变化并改进BGA共面性。此外，可增强板级可靠性(board level reliability)；减少核心衬底成本；由于能够集成多个更小核心衬底而实现更高良率的衬底；且由于Cu柱的形成提供独立于核心衬底变化或翘曲的平坦基底而可很好地管理BGA球的共面性。另外，通过使用芯片封装集成(chip packageintegration；CPI)技术增加了组件可靠性，且可减少可控塌陷芯片连接(controlledcollapse chip connection；C4)凸块疲劳风险。在一些实施例中，C4凸块接点应力可减小15％。本文中所描述的系统进一步提供张量处理单元(tensor processing unit；TPU)应用的广泛集成的较高可能性。
根据一些实施例，用于将核心衬底连接到重布线结构的导电连接件可采取例如球栅阵列(BGA)的形式。此类导电连接件的集成可提供放置半导体器件的灵活性，所述半导体器件例如包括集成电压调节器(integrated voltage regulator；IVR)和有源芯片的集成功率输送(integrated power delivery；IPD)芯片以及其它电气组件，以实施封装组件的系统芯片类型，从而降低制造复杂度。此类实施例还可同样提供各种其它封装配置的更大量的灵活性。
图1示出根据一些实施例的单体化封装组件100的横截面图。单体化封装组件100包括半导体器件(例如集成电路封装110)，所述半导体器件通过导电连接件170耦接到具有一或多个重布线层的重布线结构120。保护环160可耦接到重布线结构120，且沿集成电路封装110的外围延伸。多个核心衬底130A和130B通过导电连接件180耦接到重布线结构120的相对于集成电路封装110的一侧。导电柱140和外部连接件150在多个核心衬底130的相对于重布线结构120的一侧上提供与多个核心衬底130的电连接。包封体190(例如模制膜或类似物)包封多个核心衬底130、导电柱140以及重布线结构120的第二侧，以及其它元件。
集成电路封装110可包括多个集成电路管芯，例如逻辑管芯(例如，中央处理单元(central processing unit；CPU)、图形处理单元(graphics processing unit；GPU)、系统芯片(system-on-a-chip；SoC)、应用程序处理器(application processor；AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dynamic random access memory；DRAM)管芯、静态随机存取存储器(static random access memory；SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(power management integrated circuit；PMIC)管芯)、射频(radio frequency；RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system；MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing；DSP)管芯)、前端管芯(例如，模拟前端(analog front-end；AFE)管芯)、输入/输出(input/output；I/O)管芯、类似物或其组合。如所绘示，出于说明性目的，集成电路封装110包括逻辑管芯112以及两个I/O管芯114。集成电路管芯可形成于一或多个晶片中，所述晶片可包括在后续步骤中单体化的不同器件区。可使用例如InFO封装的制造技术来封装集成电路管芯与其它类似或不同集成电路管芯。集成电路封装110可包括重布线结构116，提供例如逻辑管芯112与I/O管芯114之间的电路径及连接，以及集成电路封装到导电连接件170的连接。
导电连接件170提供重布线结构120与集成电路封装110之间的电连接。可包括底部填充物195，以将集成电路封装110固定地接合到重布线结构120并提供结构支撑及环境保护。
如下文更详细地论述，重布线结构120提供在集成电路封装110与多个核心衬底130之间且经由导电连接件170和导电连接件180的导电路径及连接。在一些实施例中，重布线结构120具有包括金属化图案的一或多个重布线层，包括(例如)如下文例如参考图9至图14所论述的导电线和导通孔以及使导电线的相邻层分隔开的介电层。金属化图案的导电线可使用导通孔与上覆导电特征或下伏导电特征互连。
重布线结构120可电性地且机械地附接到多个核心衬底130。多个核心衬底130中的每一个可包括核心132，其中导通孔134延伸穿过核心132，且额外的可选重布线结构136沿着核心132的相对侧延伸。一般来说，多个核心衬底130提供组件封装的结构支撑，以及提供集成电路封装与外部连接件150之间的电信号绕线。
图2至图8示出根据一些实施例的处理多个核心衬底130中的每一个的各个中间阶段。
采用多个核心衬底130的优势为使多个核心衬底130在单独工艺中制造。另外，由于多个核心衬底130在单独工艺中形成，因此可单独地测试核心衬底，从而使用已知良好的核心衬底。举例来说，在一些实施例中，可在将多个核心衬底130接合到重布线结构120之前单独地或分批测试、校验及/或验证多个核心衬底130。
在图2中，出于简化而示出多个核心衬底130中的示例性核心衬底130A。多个核心衬底130可为例如有机衬底、陶瓷衬底、硅衬底或类似物，且其间的厚度T1在约30微米(μm)与约2000微米之间。
在一些实施例中，可处理多个核心衬底130以在多个核心衬底130上形成重布线结构136。举例来说，示例性核心衬底130A包括核心132。核心132可由玻璃纤维、树脂、填充剂、预浸体、环氧树脂、二氧化硅填充剂、ABF、聚酰亚胺、模制化合物、其它材料或其组合的一或多个层形成，其厚度T2在约5微米与约50微米之间。在一些实施例中，例如两个材料层构成核心132。核心132可由有机材料和/或无机材料形成。在一些实施例中，核心132包括嵌入内部的一或多个无源组件(未示出)。核心132可包括其它材料或组件。形成延伸穿过核心132的导通孔134。导通孔134包括导电材料134A，例如铜、铜合金或其它导体，且在一些实施例中可包括阻挡层(未示出)、衬覆层(未示出)、晶种层(未示出)和/或填充材料134B。导通孔134提供从核心132的一侧到核心132的另一侧的垂直电连接。举例来说，导通孔134中的一些耦接在核心132的一侧处的导电特征与核心132的相对侧处的导电特征之间。作为实例，导通孔134的洞可使用钻孔工艺、光刻、激光工艺或其它方法形成，且导通孔134的洞接着由导电材料填充或镀覆。在一些实施例中，导通孔134为中空导通孔，所述导通孔具有由绝缘材料填充的中心。重布线结构136A和重布线结构136B形成于核心132的相对侧上。重布线结构136A和重布线结构136B通过导通孔134和扇入/扇出电信号电性耦接。
重布线结构136A和重布线结构136B各自包括由ABF、预浸体、模制膜或类似物形成的介电层，以及金属化图案。各相应金属化图案具有在相应介电层的主表面上且沿所述主表面延伸的线路部分210，且具有延伸穿过相应介电层的通孔部分212。阻焊剂216A和阻焊剂216B以及凸块下金属(under-bump metallurgies；UBM)214A和凸块下金属214B可分别形成于重布线结构136A和重布线结构136B上。重布线结构136A通过UBM 214A经由导电连接件180附接到重布线结构120(如图1中所示)。相比图2中所示，更多或更少的介电层和金属化图案可形成于重布线结构136A和重布线结构136B中。
多个核心衬底130可包括有源器件和无源器件(未示出)，或可不含有源器件、无源器件中的任一者或不含两者。可使用多种器件，例如晶体管、电容器、电阻器、其组合以及类似物。可使用任何合适的方法来形成器件。
在一些实施例中，多个核心衬底130包括2个到10个完整的材料层。举例来说，在所示出的实施例中，示例性核心衬底130A包括重布线结构136B中的3个顶部重布线层、核心132中的一或多个衬底材料层以及重布线结构136A中的3个底部重布线层。在其它实施例中，多个核心衬底可包括核心132的任一侧或两侧上的更多或更少重布线层。
在图3中，在与将形成Cu柱处相对的示例性核心衬底130A的一侧上形成第一掩模层310，以在后续核心衬底处理步骤期间保护顶部UBM 214A和阻焊剂216A。在一些实施例中，第一掩模层310可包括通过层压或类似操作形成的光刻胶，且可暴露于光以进行图案化。
在图4中，在底部UBM 214B和阻焊剂216B上方形成晶种层410。在一些实施例中，晶种层为金属层，所述金属层可为单层或包括由不同材料形成的多个子层的复合层。晶种层可为例如钛层和在钛层上方的铜层。晶种层可使用例如无电极镀覆、溅镀或类似操作形成。
在图5中，接着在晶种层410上形成第二掩模层510且图案化第二掩模层510。第二掩模层510可包括通过层压或类似操作形成的光刻胶，且可暴露于光以进行图案化。图案化形成穿过光刻胶的开口以暴露出晶种层410，其中光刻胶中的开口对应于底部UBM 214B。
在图6中，接着在光刻胶的开口中且在晶种层的暴露部分上形成导电柱140。导电柱140可通过镀覆(例如电镀或无电式镀覆)或类似操作形成。在一些实施例中，导电柱140可包括金属，如铜、钛、钨、铝、其组合或类似物。导电柱140与晶种层410的下伏部分的组合形成导电线，信号和电源通过所述导电线绕线到示例性核心衬底130A且经由所述示例性核心衬底绕线。
在图7中，去除第一掩模层310、第二掩模层510以及其上未形成导电柱140的晶种层的部分。在其中第一掩模层310和第二掩模层510由光刻胶形成的实施例中，可通过可接受的灰化或剥离工艺(例如使用氧等离子体或类似物)来去除第一掩模层310和第二掩模层510。一旦去除光刻胶，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来去除晶种层的暴露部分(例如跨越底部(如所示)阻焊剂216B存在的那些区域)。
在图8中，形成将用于将多个核心衬底130附接到重布线结构120的导电连接件180(如图1中所示)。导电连接件180可首先形成于多个核心衬底130或重布线结构120中的任一个上，且接着回焊以完成接合。举例来说，在图8中所示的实施例中，导电连接件180形成于示例性核心衬底130A的UBM 214A上，具有150微米与1000微米之间的间距。导电连接件180可为球栅阵列(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)形成的凸块或类似物。导电连接件180可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，导电连接件180通过经由蒸镀、电镀、印刷、焊料转移、植球或类似操作初始地形成焊料层而形成。一旦在所述结构上形成焊料层，便可执行回焊以使材料成形为所要凸块形状。在另一实施例中，导电连接件180包括通过溅镀、印刷、电镀、无电式镀覆、CVD或类似操作形成的金属柱(例如铜柱)。金属柱可无焊料且具有大体上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包括镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金、类似物或其组合，且可通过镀覆工艺形成。
图9至图13示出根据一些实施例的制造重布线结构120(参见图1)的各个中间阶段。为便于说明，已在图9至图13中简化个别特征的绘示。
首先参考图9，提供载体衬底902，在载体衬底902上形成释放层904，且在释放层904上方形成保护层906。载体衬底902可为玻璃载体衬底、陶瓷载体衬底或类似物。载体衬底902可为晶片，使得多个重布线结构可同时形成于载体衬底902上。
释放层904可由聚合物类材料形成，其可连同载体衬底902一起从后续步骤中将形成的上覆结构(overlying structure)去除。在一些实施例中，释放层904为环氧树脂类热释放材料，所述材料在加热时失去其粘合属性，例如光热转换(light-to-heat-conversion；LTHC)释放涂层。在其它实施例中，释放层904可为紫外线(ultra-violet；UV)胶，所述紫外线胶在暴露于UV光时失去其粘合属性。释放层904可以液体形式分配且固化，可为层压到载体衬底902上的层压膜，或可为类似物。释放层904的顶表面可为齐平的，且在工艺变化内为大体上平坦的。
如下文进一步描述，沉积保护层906以提供随后形成的层的特征的在剥离载体衬底后的实体保护。另外，保护层906可提供电隔离和环境保护。保护层906可为聚合物，例如聚苯并恶唑(polybenzoxazole；PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene；BCB)或类似物；氮化物，例如氮化硅或类似物；氧化物，例如氧化硅、磷硅玻璃(phosphosilicateglass；PSG)、硼硅玻璃(borosilicate glass；BSG)、硼掺杂磷硅玻璃(boron-dopedphosphosilicate glass；BPSG)或类似物；类似物；或其组合。保护层906可例如通过旋转涂布、层压、化学气相沉积(chemical vapor deposition；CVD)或类似操作形成。保护层906可具有在工艺变化内大体上齐平的上表面。
在图10中，在保护层906上形成导电线1012。作为形成导电线1012的实例，在保护层906上方形成晶种层(未示出)。在一些实施例中，晶种层为金属层，所述金属层可为单层或包括由不同材料形成的多个子层的复合层。晶种层可为例如钛层和在钛层上方的铜层。晶种层可使用例如实体气相沉积(physical vapor deposition；PVD)或类似操作形成。接着，在晶种层上形成光刻胶(未示出)且图案化光刻胶。光刻胶可通过旋转涂布或类似操作形成，且可暴露于光以进行图案化。图案化形成穿过光刻胶的开口以暴露出晶种层，其中光刻胶中的开口对应于导电线1012。接着在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。导电材料可通过镀覆(例如电镀或无电式镀覆)或类似操作形成。导电材料可包括金属，如铜、钛、钨、铝或类似物。导电材料与晶种层的下伏部分的组合形成导电线1012。去除光刻胶以及其上未形成导电材料的晶种层的部分。可通过可接受的灰化或剥离工艺(例如使用氧等离子体或类似物)来去除光刻胶。一旦去除光刻胶，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来去除晶种层的暴露部分。
在图11中，在导电线1012和保护层906上形成介电层1016。在一些实施例中，介电层1016为包封体，例如预浸体、树脂涂布铜(resin coated copper；RCC)、模制化合物、模制膜、聚酰亚胺、光可成像介电质(photo-imageable dielectric；PID)、环氧树脂或类似物，且可通过压缩模制、转移模制、层压、涂布或类似操作来涂覆。包封体可以液体或半液体形式涂覆且接着相继固化。在一些实施例中，介电层1016可通过旋转涂布、层压、CVD、类似操作或其组合形成。在其它实施例中，介电层1016由聚合物形成，所述聚合物可为可使用光刻掩模图案化的光敏材料，例如PBO、BCB或类似物。在其它实施例中，介电层1016由以下各物形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG、BPSG；或类似物。接着图案化介电层1016以形成开口1018，从而暴露出导电线1012的部分。图案化可通过可接受的工艺形成，例如通过当介电层1016为光敏材料时将介电层1016暴露于光或通过使用例如各向异性刻蚀进行刻蚀。如果介电层1016为光敏材料，那么可在曝光之后使介电层1016显影。
在图12中，在介电层1016和导电线1012的暴露部分上形成金属化图案1214。金属化图案1214包括导电元件，所述导电元件沿介电层1016的主表面延伸且延伸穿过介电层1016以实体地且电性地耦接到下伏导电层(例如在此说明的实施例中为导电线1012)。作为形成金属化图案1214的实例，在介电层1016上方且在延伸穿过介电层1016至导电线1012的开口中形成晶种层。在一些实施例中，晶种层(未示出)为金属层，所述金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。晶种层可使用例如PVD或类似操作形成。接着，在晶种层上形成光刻胶且图案化光刻胶。光刻胶可通过旋转涂布或类似操作形成，且可暴露于光并显影以进行图案化。图案化形成穿过光刻胶的开口以暴露出晶种层，其中开口的图案对应于金属化图案1214。接着在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。导电材料可通过镀覆(例如电镀或无电式镀覆)或类似操作形成。导电材料可包括金属，如铜、钛、钨、铝或类似物。导电材料与晶种层的下伏部分的组合形成金属化图案1214。去除光刻胶以及其上未形成导电材料的晶种层的部分。可通过可接受的灰化或剥离工艺(例如使用氧等离子体或类似物)来去除光刻胶。一旦去除光刻胶，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来去除晶种层的暴露部分。介电层1016与金属化图案1214的组合形成重布线层1210。
在图13中，重复上文所论述的步骤和工艺以形成另外绘示的重布线层1220、重布线层1230、重布线层1240、重布线层1250以及重布线层1260。在一些实施例中，可重复上文所描述的形成重布线层1210的工艺一或多次，以提供针对特定设计所需的额外布线层，其中重布线层1210的金属化图案1214(参见图12)可包括布线线路或重布线路。出于说明性目的绘示六个重布线层1210、1220、1230、1240、1250以及1260。在一些实施例中，可使用多于六个层或少于六个层。各重布线层1210、1220、1230、1240、1250以及1260的金属化图案可各自为具有线和通孔部分(如所示)的单个图案，或可具有单独形成的导电线和导通孔。
以上描述为形成重布线结构的重布线层的一个实例。在其它实施例中，导通孔可在导电线上形成且从导电线延伸。作为形成此类导通孔的实例，在介电层和导电线上方形成光刻胶并图案化光刻胶以形成穿过光刻胶的开口，从而暴露出下伏导电线的部分，以使得光刻胶中的开口对应于待形成的导通孔的图案。接着在暴露的导电线的暴露部分上的开口中形成导电材料，且可去除光刻胶。
根据一些实施例，可接着在导电线和导通孔上和周围形成介电层。在形成之后，介电层环绕导通孔和导电线。在一些实施例中，介电层为包封体，例如预浸体、树脂涂布铜(RCC)、模制化合物、聚酰亚胺、光可成像介电质(PID)、环氧树脂或类似物，且可通过压缩模制、转移模制、层压、涂布或类似操作来涂覆。包封体可以液体或半液体形式涂覆且接着相继固化。在一些实施例中，在载体衬底上方形成介电层以掩埋或覆盖导电线和导通孔，且接着对介电层执行平坦化工艺以暴露出导通孔。在平坦化工艺之后，介电层和导通孔的最顶部表面接着在工艺变化内为大体上齐平的(例如，平坦的)。平坦化工艺可为例如化学机械抛光(chemical-mechanical polish；CMP)。在一些实施例中，介电层可包括其它材料，例如氧化硅、氮化硅或类似物。
在另外的实施例中，可在介电层和导通孔的暴露部分上形成导电线。作为形成导电线的实例，可在介电层和导通孔的暴露部分上方形成晶种层。接着在晶种层上形成光刻胶且图案化光刻胶，以形成对应于待形成的导电线的所需定位的开口。接着在晶种层的暴露部分上的开口中形成导电材料。导电材料与晶种层的下伏部分的组合形成导电线。去除光刻胶以及其上未形成导电材料的晶种层的部分。
重布线结构120绘示为具有六个重布线层的实例。可在重布线结构120中形成更多或更少层。如果待形成更少层，那么可省略上文所论述的步骤和工艺。如果待形成更多层，那么可重复上文所论述的步骤和工艺。在一些实施例中，重布线结构120包括1到20个层。
在图14中，在一些实施例中，可使用取放工艺或另一合适的工艺将多个核心衬底130(在此情况下绘示两个例示性核心衬底130A和130B)放置在重布线结构120上。
如图15中所示，且通过倒装晶片接合工艺或其它合适的接合工艺来接合导电连接件180。在一些实施例中，对导电连接件180进行回焊以通过导电线1702将多个核心衬底130A和130B附接到重布线结构120。导电连接件180将多个核心衬底130电性地和/或实体地耦接到重布线结构120。
导电连接件180可具有位于其上的环氧树脂助焊剂(未示出)，其在与将多个核心衬底130附接到重布线结构120之后所剩余的一些环氧树脂助焊剂在一起进行回焊之前所形成。
在一些实施例中，多个核心衬底130与各相邻核心衬底间隔约40微米与约500微米之间的距离D1。在一些实施例中，在多个核心衬底130与重布线结构120之间采用例如在介电层1706的顶表面与核心衬底130B上的阻焊剂216A的底部之间50微米到500微米的支座高度D2。这些距离提供多个核心衬底130自身之间以及多个核心衬底130与重布线结构120之间的足够的空间，以在后续处理步骤中允许模制膜在两个或更多个核心衬底之间及下方流动。
在图16A中，在各种组件上和周围形成包封体190。在形成之后，包封体190环绕多个核心衬底130，所述多个核心衬底包括导电连接件180、导电线1702以及介电层1706的上部暴露表面。包封体190可由模制化合物、环氧树脂或类似物形成，且可通过压缩模制、转移模制或类似操作来涂覆。包封体190可以液体或半液体形式涂覆且接着相继固化。包封体190可形成于载体衬底902上方，以掩埋或覆盖多个核心衬底130。
在其它实施例中，例如图16B和图16C中所示，通过在多个核心衬底130与重布线结构120之间以及在各种组件周围形成底部填充物2010来执行第一底部填充。在形成之后，底部填充物2010环绕多个核心衬底130的底部(如图16B中所示)阻焊剂216A，所述多个核心衬底包括导电连接件180、导电线1702以及介电层1706的上部暴露表面。底部填充物2010可由模制化合物、环氧树脂或类似物形成，且可通过注射模制或类似操作来涂覆。底部填充物包封体2010可以液体或半液体形式涂覆且接着被固化。
随后，如图16C中所示，在各种组件上和周围形成包封体2020。在形成之后，包封体2020环绕多个核心衬底130及底部填充物2010。包封体2020可由模制化合物、环氧树脂或类似物形成，且可通过压缩模制、转移模制或类似操作来涂覆。包封体2020可以液体或半液体形式涂覆且接着相继固化。包覆模制包封体2020可形成于载体衬底902上方，以掩埋或覆盖多个核心衬底130。
在图17中，可对包封体190执行平坦化工艺，以暴露出多个核心衬底130的导电柱140。在平坦化工艺之后，包封体190和导电柱140的最顶部表面为大体上齐平的(例如，平坦的)。平坦化工艺可为例如化学机械抛光(CMP)、研磨工艺或类似工艺。在一些实施例中，例如，如果导电柱140已暴露，那么可省略平坦化。可使用其它工艺来实现类似结果。
如图18A和图18B中所示，使包封体190凹陷以从包封体190暴露出导电柱140的侧壁。图18B为如以图18A中的虚线框为界的图18A的放大部分。在一些实施例中，使包封体凹陷，以使得在包封体190上方暴露导电柱140侧壁的1微米与50微米之间的厚度T2。在一些实施例中，包封体190的约5微米与约100微米之间的厚度T3保持沿导电柱140的侧壁。另外，在一些实施例中，导电柱140的宽度W1在约300微米与约700微米之间，具有1毫米的BGA间距。在一些实施例中，BGA间距可在约0.6毫米与约1.0毫米之间。可使用例如湿式刻蚀、等离子刻蚀工艺或其它合适的方法来执行包封体的凹陷。
在图19中，执行载体衬底剥离，以从先前所描述步骤的所得堆叠中拆卸(或“剥离”)载体衬底902，所述堆叠包括多个核心衬底130和重布线结构120以及其它结构。根据一些实施例，剥离包括在释放层904(参见图18A)上投射光(例如激光或UV光)以使得释放层904在光的热量下分解，且可去除载体衬底902。
在图20中，在重布线结构120的保护层906中形成开口2410，从而暴露出导电线1012。开口2410可通过刻蚀、钻孔工艺或类似工艺形成，所述钻孔工艺例如激光钻孔、机械钻孔。图案化形成开口，从而暴露出导电线1012的部分。图案化可为通过可接受的工艺，例如当保护层906为感光材料时通过使保护层906暴露于光且使保护层906显影，或当使用例如氧化硅、氮化硅或类似物的非感光材料时通过使用例如各向异性刻蚀来刻蚀。
导电连接件170可用于将重布线结构120接合到集成电路封装110(参见图22)，且可首先形成于集成电路封装110或重布线结构120中的任一个上，且接着回焊以完成接合。举例来说，在图21中所示的实施例中，导电连接件170首先形成于开口2410(参见图20)中，耦接到暴露的导电线1012。导电连接件170可为球栅阵列(BGA)连接件、焊球(如所示)、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块或类似物。导电连接件170可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，导电连接件170通过经由蒸镀、电镀、印刷、焊料转移、植球或类似操作初始地形成焊料层而形成。一旦在所述结构上形成焊料层，便可执行回焊以使材料成形为所要凸块形状。在另一实施例中，导电连接件170包括通过溅镀、印刷、电镀、无电式镀覆、CVD或类似操作形成的金属柱(例如铜柱)。金属柱可无焊料且具有大体上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包括镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金、类似物或其组合，且可通过镀覆工艺形成。
如图22中所示，可通过导电连接件170将集成电路封装110附接到重布线结构120。导电连接件170将集成电路封装110附接到重布线结构120的导电线1012。附接集成电路封装110可包括将集成电路封装110放置在导电连接件170上，以及对导电连接件170进行回焊以将集成电路封装110与重布线结构120实体地且电性地耦接。集成电路封装110可包括逻辑管芯112及用于与逻辑管芯112介接的一或多个I/O管芯114。集成电路封装中包括的管芯的数目、类型以及布置不具限制性，且在不同实施例中可采用替代管芯和布置。可通过重复上文所描述的步骤结合金属化包括多个集成电路封装，以提供与多个集成电路封装的电连接。
在一些实施例中，形成环绕导电连接件170和集成电路封装110的底部填充物195。底部填充物195可减小应力且保护由对导电连接件170的回焊而产生的接点。底部填充物195可在附接集成电路封装110之后通过毛细流动工艺形成，或可通过合适的沉积方法形成。在一些实施例中，底部填充物195的单层形成于多个相邻器件下面，且另外的后续底部填充物(未示出)可形成于放置在重布线结构120的顶部上的额外器件下面和/或周围。
如图23A中所示，接着将外部连接件150安装到导电柱140。外部连接件150可为BGA连接件(未示出)、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块或类似物。外部连接件150可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，外部连接件150通过经由蒸镀、电镀、印刷、焊料转移、植球或类似操作在导电柱140上初始地形成可回焊材料层而形成。一旦在导电柱140上形成可回焊材料层，便可执行回焊以使材料成形为所要凸块形状。
另外，可将保护环160安装到单体化封装组件100的顶部，包围集成电路封装110。在一些实施例中，可增加保护环以提供单体化封装组件的额外硬度，且保护所安装的集成电路封装免受可能损害集成电路封装110与重布线结构120之间的电连接或集成电路封装110自身的实体撞击和敲击。
如图23B中所示，当外部连接件150用于将单体化封装组件100实体地且电性地连接到印刷电路板(PCB)2710时，外部连接件150可包封导电柱140的表面和侧壁的一部分以及PCB的接触件2720。因此，增强了从单体化封装组件100到PCB 2710的接合的接合强度和硬度。此增加了采用使用上述工艺建构的单体化封装组件100的系统的板级可靠性。
多个核心衬底130可在二维栅格中扩展。举例来说，如图24中所示，单体化封装组件100包括以2×2阵列布置的四个核心衬底130A、130B、130C以及130D。可包括更多或更少的核心衬底，以实现形状和尺寸不同的更大或更小的单体化封装组件100，同时仍实现涵盖多个独立核心衬底的稳定的BGA球共面性和核心衬底翘曲。
还可包括其它特征和工艺。举例来说，可包括测试结构以辅助对3D封装或3DIC器件的验证测试。测试结构可包括例如形成于重布线层中或衬底上的测试衬垫，所述衬底允许对3D封装或3DIC的测试、对探针和/或探针卡的使用以及类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构和方法可与并有已知良好管芯的中间验证的测试方法结合使用以增加良率并降低成本。
另外，重布线结构120可较大，且包括稍后可通过切割切割道单体化的多个封装区，以从单个衬底产生多个独立单体化封装组件。举例来说，图25示出具有多个封装区的具有圆形晶片形状的重布线结构120。在所示出的实施例中，在晶片上包括四个封装区2901A、2901B、2901C以及2901D，以允许四个最终封装组件在单个晶片上制造且稍后单体化。举例来说，可在如图21中所示形成导电连接件170之后、在如图22中所示合并集成电路封装110之后或在如图23A中所示安装保护环160之后对个别封装组件进行单体化。在其它实施例中，可在单个晶片上采用更少或更多的封装区。可例如通过切割核心衬底130之间的重布线结构120和包封体190(参见例如图19)来对个别封装组件进行单体化，以使得在单体化之后，重布线结构120和包封体190的外部边缘沿单体化线为共面的。通过沿线2920及在封装区101A、封装区101B、封装区101C以及封装区101D的外部边缘周围切割来使个别封装区单体化。
图26示出使用面板形式制造工艺制造的具有多个封装区的重布线结构120。在所示出的实施例中，在面板衬底上包括九个封装区3001A、3001B、3001C、3001D、3001E、3001F、3001G、3001H以及3001I，以允许在单个面板上制造九个最终封装组件且稍后单体化。在其它实施例中，可在单个面板上采用更少或更多的封装区。通过沿线3002及封装区3001A到封装区3001I的周界周围切割来使个别封装区单体化。
图27A至图27D示出根据一些实施例的使用导电引脚放置方法来形成导电柱140(参见图1)。首先参考图27A，首先在核心衬底3030上放置第一模板3010来掩蔽核心衬底3030的焊膏3020未涂覆到且部分地暴露出UBM214A的区域。接着将焊膏3020涂覆到UBM214A的暴露区域，且去除第一模板3010。在一些实施例中，如图27A中所示，可涂覆厚度T4为2微米与30微米之间厚的焊膏3020。
如图27B中所示，在核心衬底3030上放置第二模板3040，其中第二模板3040具有暴露出形成在UBM 214A上方的焊膏3020的部分的开口，且其中将放置导电引脚3050。接着借助于第二模板3040将导电引脚3050放置在焊膏3020和UBM 214A上。在一些实施例中，导电引脚3050可由铜或其它合适的导电材料形成。在一些实施例中，如图27B中所示，导电引脚3050可具有50微米与1000微米之间的高度H1以及100微米与1000微米之间的宽度W2。
如图27C中所示，去除第二模板3040，且使用回焊工艺经由回焊焊膏3020将导电引脚3050接合到UBM 214A。类似于上文关于图8所描述，可接着将导电连接件180添加到核心衬底3030。可接着使用一或多个核心衬底3030来执行图9至图26中所描述的后续处理步骤。举例来说，图27D示出可使用利用核心衬底3030A和核心衬底3030B的步骤(例如上文参考图9至图26所论述的步骤)形成的单体化封装组件101。
在一些实施例中，可在导电引脚放置于UBM 214A上之前将焊膏涂覆到导电引脚，且可省略上文所描述的将第一模板和焊膏涂覆到核心衬底。举例来说，如图28A中所示，将模板4010放置在核心衬底4030上，以掩蔽核心衬底4030的区域且定义出UBM 214A的暴露部分。接着借助于模板4010将涂布有焊膏4020的导电引脚4040放置在核心衬底4030的UBM214A上。在一些实施例中，导电引脚4040可具有50微米与1000微米之间的高度H2，以及100微米与1000微米之间的宽度W3。在一些实施例中，可将厚度T5为1微米与15微米之间厚的焊膏4020涂覆到导电引脚4040。可在放置导电引脚4040之后去除模板4010。可执行回焊工艺，以经由回焊焊膏4020将导电引脚4040接合到UBM 214A。
如图28C中所示，类似于上文关于图8所描述，可接着将导电连接件180添加到核心衬底4030。可接着使用一或多个核心衬底4030来执行图9至图26中所描述的后续处理步骤。举例来说，图28C示出可使用采用核心衬底4030A和核心衬底4030B的步骤(例如上文参考图9至图26所论述的步骤)形成的单体化封装组件102。
另外，预见其中可在同一单体化封装组件中使用不同核心衬底的实施例。举例来说，使用在放置导电引脚之前焊膏4020涂布导电引脚4040的方法形成的一或多个核心衬底4030可与使用参照图27A至图27C描述的导电引脚放置方法形成的一或多个核心衬底3030组合，及/或与使用上文参照图2至图8描述的方法在单个单体化封装组件形成的一或多个核心衬底130组合。基于本公开，其它组合为可预见的，且不意图限制于单个单体化封装组件中可包括的核心衬底类型的组合。
实施例可实现优点。举例来说，由于可使用多个更小核心衬底，因此可实现更高衬底良率。此外，由于Cu柱减小厚度变化和独立核心衬底之间的封装翘曲，因此可很好地管理涵盖更大封装尺寸的BGA球共面性。此外，由于Cu柱与BGA球之间的额外侧壁连接，因此由于单体化封装组件与PCB(其最终安装到所述PCB)之间的增加的强度和粘着力而实现增加的板级可靠性。最后，由于使用内部连接件将多个核心衬底安装到重布线结构，因此降低了CPI和C4凸块疲劳风险。
在实施例中，提供一种用于制造半导体器件的方法，所述方法包括：在载体衬底上形成重布线结构；将多个核心衬底实体地且电性地连接到重布线结构，其中多个核心衬底中的每一个包括在与重布线结构相对的一侧上的导电柱；使用包封体包封多个核心衬底，其中包封体沿多个核心衬底的侧壁延伸，其中包封体沿在多个核心衬底中的每一个上的导电柱的侧壁延伸，其中包封体插入于多个核心衬底中的相邻核心衬底之间；研磨包封体的顶部，以暴露出多个核心衬底中的每一个的导电柱；以及使包封体凹陷，以暴露出多个核心衬底中的每一个的导电柱的侧壁的一部分。在一些实施例中，方法更包括在包封多个核心衬底之前在多个核心衬底与重布线结构之间形成底部填充物。在一些实施例中，方法更包括将集成电路封装附接到重布线结构，其中重布线结构插入于集成电路封装与多个核心衬底之间，其中集成电路封装交叠多个核心衬底中的第一核心衬底与第二核心衬底。在一些实施例中，包封体包括在重布线结构与多个核心衬底之间延伸的单层，其中包封体的单层沿多个核心衬底的侧壁从多个核心衬底的下表面延伸到多个核心衬底的上表面。在一些实施例中，凹陷暴露出导电柱的侧壁的1微米与50微米之间。在一些实施例中，至少部分地通过执行等离子刻蚀来执行凹陷。在一些实施例中，将多个核心衬底连接到重布线结构是使用焊接点来执行。
在另一实施例中，提供一种半导体器件，包括：重布线结构；多个核心衬底，使用导电连接件附接到重布线结构，多个核心衬底中的每一核心衬底包括多个导电柱；以及一或多个模制层，包封多个核心衬底，其中一或多个模制层沿多个核心衬底的侧壁延伸，且其中一或多个模制层沿多个导电柱中的每一个的侧壁的一部分延伸。在一些实施例中，半导体器件更包括附接到重布线结构的集成电路封装，其中重布线结构插入于集成电路封装与多个核心衬底之间，其中集成电路封装交叠多个核心衬底中的第一核心衬底与第二核心衬底。在一些实施例中，一或多个模制层包括位于多个核心衬底与重布线结构之间的底部填充物，以及沿着多个核心衬底的侧壁延伸且位于底部填充物上方和周围的包封体。在一些实施例中，多个导电柱包括铜，且多个导电柱中的每一导电柱的侧壁延伸超出一或多个模制层的表面1微米至50微米。在一些实施例中，使用一或多个模制层来包封多个导电柱中的每一导电柱的5微米至100微米的侧壁。在一些实施例中，重布线结构和多个核心衬底间隔50微米与500微米之间的距离。在一些实施例中，半导体器件更包括在多个导电柱的端部上的外部连接件，其中外部连接件为间距在0.6毫米(mm)与1.0毫米之间的球栅阵列(BGA)。
在另一实施例中，提供一种半导体器件，包括：第一重布线结构，所述第一重布线结构具有第一侧和第二侧；多个核心衬底，所述多个核心衬底中的每一核心衬底具有第一侧和第二侧，所述多个核心衬底中的每一个的第一侧使用第一导电连接件附接到第一重布线结构的第一侧，所述多个核心衬底中的每一核心衬底的第二侧包括多个导电柱；一或多个模制层，包封多个核心衬底中的每一核心衬底，其中一或多个模制层沿每一核心衬底的导电柱的侧壁的一部分延伸；以及集成电路封装，通过第二导电连接件附接到第一重布线结构的第二侧。在一些实施例中，一或多个模制层包括位于多个核心衬底与第一重布线结构之间的底部填充物，以及沿着多个核心衬底的侧壁延伸且位于底部填充物上方和周围的包封体。在一些实施例中，导电柱的侧壁延伸超出一或多个模制层的表面1微米到50微米范围内的距离。在一些实施例中，第一重布线结构和多个核心衬底间隔50微米与500微米之间的距离。在一些实施例中，导电柱以间距在0.6毫米与1.0毫米之间的栅格阵列布置。在一些实施例中，半导体器件更包括保护环，所述保护环附接到第一重布线结构的第二侧，包围集成电路封装。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
在载体衬底上形成重布线结构；
将多个核心衬底实体地且电性地连接到所述重布线结构，其中所述多个核心衬底中的每一个包括在与所述重布线结构相对的一侧上的导电柱；
使用包封体包封所述多个核心衬底，其中所述包封体沿所述多个核心衬底的侧壁延伸，其中所述包封体沿在所述多个核心衬底中的每一个上的所述导电柱的侧壁延伸，其中所述包封体插入于所述多个核心衬底中的相邻核心衬底之间；
研磨所述包封体的顶部，以暴露出所述多个核心衬底中的每一个的所述导电柱；以及
使所述包封体凹陷，以暴露出所述多个核心衬底中的每一个的所述导电柱的所述侧壁的一部分。
2.根据权利要求1所述的用于制造半导体器件的方法，更包括在包封所述多个核心衬底之前在所述多个核心衬底与重布线结构之间形成底部填充物。
3.根据权利要求1所述的用于制造半导体器件的方法，更包括将集成电路封装附接到所述重布线结构，其中所述重布线结构插入于所述集成电路封装与所述多个核心衬底之间，其中所述集成电路封装交叠所述多个核心衬底中的第一核心衬底与第二核心衬底。
4.根据权利要求1所述的用于制造半导体器件的方法，其中所述包封体包括在所述重布线结构与所述多个核心衬底之间延伸的单层，其中所述包封体的所述单层沿所述多个核心衬底的侧壁从所述多个核心衬底的下表面延伸到所述多个核心衬底的上表面。
5.一种半导体器件，包括：
重布线结构；
多个核心衬底，使用导电连接件附接到所述重布线结构，所述多个核心衬底中的每一核心衬底包括多个导电柱；以及
一或多个模制层，包封所述多个核心衬底，其中所述一或多个模制层沿所述多个核心衬底的侧壁延伸，且其中所述一或多个模制层沿所述多个导电柱中的每一个的侧壁的一部分延伸。
6.根据权利要求5所述的半导体器件，其中所述一或多个模制层包括：
底部填充物，位于所述多个核心衬底与所述重布线结构之间；以及
包封体，沿着所述多个核心衬底的所述侧壁延伸且位于所述底部填充物上方和周围。
7.根据权利要求5所述的半导体器件，其中所述多个导电柱包括铜，且所述多个导电柱中的每一导电柱的所述侧壁延伸超出一或多个模制层的表面1微米至50微米。
8.根据权利要求7所述的半导体器件，其中使用所述一或多个模制层来包封所述多个导电柱中的每一导电柱的5微米至100微米的所述侧壁。
9.一种半导体器件，包括：
第一重布线结构，所述第一重布线结构具有第一侧和第二侧；
多个核心衬底，所述多个核心衬底中的每一核心衬底具有第一侧和第二侧，所述多个核心衬底中的每一个的所述第一侧使用第一导电连接件附接到所述第一重布线结构的所述第一侧，所述多个核心衬底中的每一核心衬底的所述第二侧包括多个导电柱；
一或多个模制层，包封所述多个核心衬底中的每一核心衬底，其中所述一或多个模制层沿每一核心衬底的所述导电柱的侧壁的一部分延伸；以及
集成电路封装，通过第二导电连接件附接到所述第一重布线结构的所述第二侧。
10.根据权利要求9所述的半导体器件，更包括保护环，所述保护环附接到所述第一重布线结构的所述第二侧，包围所述集成电路封装。
CN202110661512.2A 2021-04-16 2021-06-15 半导体器件及其制造方法 Pending CN114883196A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/233,081 2021-04-16
US17/233,081 US20220336335A1 (en) 2021-04-16 2021-04-16 Semiconductor package having multiple substrates

Publications (1)

Publication Number Publication Date
CN114883196A true CN114883196A (zh) 2022-08-09

Family

ID=82668077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110661512.2A Pending CN114883196A (zh) 2021-04-16 2021-06-15 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US20220336335A1 (zh)
CN (1) CN114883196A (zh)
TW (1) TWI821685B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114446910B (zh) * 2020-10-30 2024-09-10 京东方科技集团股份有限公司 芯片结构、封装结构及芯片结构的制作方法、绑定方法
TWI781049B (zh) * 2022-01-24 2022-10-11 欣興電子股份有限公司 電路板結構及其製作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
US9502322B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Molding compound supported RDL for IC package
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US9922924B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Interposer and semiconductor package
US11171090B2 (en) * 2018-08-30 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102227858B1 (ko) * 2019-03-28 2021-03-12 매그나칩 반도체 유한회사 반도체 다이 형성 및 패키징 방법
US11088059B2 (en) * 2019-06-14 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, RDL structure comprising redistribution layer having ground plates and signal lines and method of forming the same
US11075188B2 (en) * 2019-07-31 2021-07-27 Advanced Semiconductor Engineering, Inc. Package structure and assembly structure
US11355428B2 (en) * 2019-09-27 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11211325B2 (en) * 2019-11-26 2021-12-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same

Also Published As

Publication number Publication date
TW202243048A (zh) 2022-11-01
US20220336335A1 (en) 2022-10-20
TWI821685B (zh) 2023-11-11
US20240021506A1 (en) 2024-01-18

Similar Documents

Publication Publication Date Title
CN109786266B (zh) 半导体封装件及其形成方法
CN107689333B (zh) 半导体封装件及其形成方法
CN108987380B (zh) 半导体封装件中的导电通孔及其形成方法
US11955459B2 (en) Package structure
CN113113382A (zh) 封装结构、封装件及其形成方法
US11482484B2 (en) Symmetrical substrate for semiconductor packaging
KR102424012B1 (ko) 반도체 패키지 및 방법
CN112864119B (zh) 集成电路封装件及其形成方法
US12021053B2 (en) Semiconductor package and method
CN113113381A (zh) 封装结构及其形成方法
US20240021506A1 (en) Semiconductor Package Having Multiple Substrates
US20240021510A1 (en) Symmetrical substrate for semiconductor packaging
US20230386866A1 (en) Semiconductor Package and Method of Forming Thereof
CN114334666A (zh) 封装件及其形成方法
CN115497912A (zh) 半导体结构、装置及其形成方法
US20230060716A1 (en) Semiconductor Package And Method
US20240021511A1 (en) Semiconductor Package and Method of Forming Same
US20220278066A1 (en) Semiconductor Package and Method of Forming Thereof
CN113675161B (zh) 封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination