CN115497912A - 半导体结构、装置及其形成方法 - Google Patents

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吴俊毅
余振华
刘重希
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Abstract

本发明的各种实施例提供半导体结构、装置及其形成方法，其中半导体结构包括第一重布线路结构、设置在第一重布线路结构上的第一局部内联线元件，以及设置在第一局部内联线元件的第二侧上的第一内联线结构。第一局部内联线元件包括多个第一多个重分布层。第一多个重分布层包括在第一局部内联线元件的第一侧上的第一多个导电特征。第一多个导电特征中的每一个耦合至第一重布线路结构的相应导电特征。第一内联线结构包括第二多个导电特征和第三多个导电特征。第二多个导电特征通过第一局部内联线元件电性耦合至第三多个导电特征。本发明可以提高半导体结构的可靠度或提高半导体制造工艺良率。

Description

半导体结构、装置及其形成方法
技术领域
本发明的实施例涉及一种半导体结构、装置及其形成方法。
背景技术
由于各种电子元件(electronic component)(例如，晶体管(transistor)、二极管(diodes)、电阻器(resistor)、电容器(capacitor)等)的积体密度(integration density)不断提高，使得半导体产业快速成长。在大多数情况下，积体密度的提高源于最小特征尺寸的迭代减小，这允许将更多元件整合至给定的区域中。随着对缩小电子装置(electronicdevice)的需求不断增长，出现了对更小、更具创意的半导体晶粒(semiconductor die)封装技术的需求。这种封装系统的一个例子是层迭封装(Package-on-Package，PoP)技术。在PoP装置中，顶部半导体封装堆栈在底部半导体封装的顶部，以提供高积体度(integration)和元件密度。PoP技术通常能够在印刷电路板(printed circuit board，PCB)上生产具有增强功能和小尺寸的半导体装置。
发明内容
本发明实施例提供一种半导体结构，包括：第一重布线路结构，所述第一重布线路结构包括第一重分布层，所述第一重分布层包括第一介电层和第一金属化层；第一局部内联线元件，设置在所述第一重布线路结构上，所述第一局部内联线元件的侧壁被密封体包围，所述第一局部内联线元件包括第一多个重分布层，所述第一多个重分布层包括在所述第一局部内联线元件的第一侧上的第一多个导电特征，所述第一侧物理接触所述第一重分布层，每一所述第一多个导电特征为物理且电性耦合至所述第一金属化层的相应导电特征；以及第一内联线结构，在所述第一局部内联线元件的第二侧上，所述第二侧相对于所述第一侧，所述第一内联线结构包括第二多个导电特征和第三多个导电特征，所述第二多个导电特征通过所述第一局部内联线元件电性耦合至所述第三多个导电特征。在实施例中，半导体结构还包括：第一集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第一集成电路晶粒电性耦合至所述第一内联线结构的所述第二多个导电特征；以及第二集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第二集成电路晶粒相邻于所述第一集成电路晶粒，所述第二集成电路晶粒电性耦合至所述第一内联线结构的所述第三多个导电特征。
本发明实施例提供一种半导体装置，包括：背侧重布线路结构，所述背侧重布线路结构包括第一金属化图案和第一介电层；第一局部内联线元件，所述第一局部内联线元件的底侧附接至所述背侧重布线路结构的顶侧，第一多个导电特征位在所述第一局部内联线元件的所述底侧上，所述第一多个导电特征物理且电性耦合至所述第一金属化图案；第一密封体，在所述背侧重布线路结构上，所述第一密封体覆盖所述第一局部内联线元件的侧壁；第一集成电路晶粒，在所述第一密封体上，所述第一集成电路晶粒位在所述第一局部内联线元件的第一部分上，所述第一集成电路晶粒电性耦合至所述第一局部内联线元件；以及第二集成电路晶粒，在所述第一密封体上，所述第二集成电路晶粒位在所述第一局部内联线元件的第二部分上，所述第二集成电路晶粒通过所述第一局部内联线元件电性耦合至所述第一集成电路晶粒。
本发明实施例提供一种形成半导体装置的方法，所述方法包括：形成第一多个重分布层在第一基板上；形成第一多个连接件在所述第一多个重分布层上；将所述第一基板、所述第一多个重分布层以及所述第一多个连接件分割成多个局部内联线结构，所述多个局部内联线结构的第一局部内联线结构包括：所述第一基板的单体化部分；所述第一多个重分布层的单体化部分在所述第一基板的所述单体化部分上；以及第二多个连接件在所述第一多个重分布层的所述单体化部分上，所述第二多个连接件是所述第一多个连接件的子集；将所述第一局部内联线结构附加至第二基板；形成第一密封体在所述第一局部内联线结构和所述第二基板上；去除所述第一密封体的顶部部分且从所述第一局部内联线结构中去除所述第一基板的所述单体化部分；形成第一重布线路结构在所述第一局部内联线结构的第一侧和所述第一密封体上；从所述第二基板中去除所述第一局部内联线结构、所述第一密封体以及所述第一重布线路结构，并将所述第一重布线路结构附接至第三基板；形成第二重布线路结构在所述第一局部内联线结构的第二侧和所述第一密封体上，所述第二侧相对于所述第一侧；以及将第一集成电路晶粒和第二集成电路晶粒接附至所述第二重布线路结构，所述第一集成电路晶粒通过所述第一局部内联线结构电性耦合至所述第二集成电路晶粒。
附图说明
结合附图阅读以下详细说明，会最佳地理解本发明的各个态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的封装元件的剖面图；
图2示出了根据一些实施例的图1的剖面图的一部分详细视图；
图3示出了根据一些实施例的另一封装元件的剖面图；
图4示出了根据一些实施例的图3的剖面图的一部分详细视图
图5A和图5B示出了根据一些实施例的封装元件的平面图；
图6至图12示出了根据一些实施例在形成局部内联线元件的工艺期间的中间步骤的剖面图；
图13至图20和图23至图24示出了根据一些实施例在形成封装元件的工艺期间的中间步骤的剖面图；
图21示出了根据一些实施例在晶圆基板上的封装区域的布局的平面图；
图22示出了根据一些实施例在面板基板上的封装区域的布局的平面图。
具体实施方式
本发明提供用于实施本发明的不同特征的许多不同实施例或实例。以下阐述元件及排列的具体实例以简化本发明。当然，该些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除了图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本文描述的实施例可以在特定上下文中讨论，即具有一个或多个集成电路晶粒(integrated circuit die)的封装元件(package component)。在一些实施例中，封装元件为系统整合基板(system-on-integrated-substrate，SoIS)封装。封装元件包括嵌入在重布线路结构(redistribution structure)中的双侧(double-sided)局部内联线元件(local interconnect component)。嵌入式(embedded)双侧局部内联线元件可以提供在集成电路晶粒之间的电性连接。嵌入式局部内联线元件可以增加在集成电路晶粒之间的传输带宽(communication bandwidth)，同时保持低接触电阻(contact resistance)和高可靠度(reliability)。双侧局部内联线连接(interconnect connection)可以实现高信号完整性(integrity)和电源完整性，并且可以使配电网络(power distribution network)通过两侧连接进行管理，而不会产生显著的电压降(voltage drop)。
重布线路结构连接至集成电路晶粒，且在集成电路晶粒与核心基板(coresubstrate)之间和/或在集成电路晶粒之间提供电性连接。核心基板另外连接至一组外部导电特征(external conductive feature)。以这种方式，集成电路晶粒电性连接至核心基板，并通过核心基板和重布线路结构最终连接至外部导电特征。
根据一些实施例，在组装完成的封装元件前，重布线路结构(redistributionstructure)、嵌入式双侧局部内联线元件(embedded double-sided local interconnectcomponent)、核心基板(core substrate)以及集成电路晶粒(integrated circuit die)可以单独制造和测试。这进一步增加了元件和基板级(board level)的可靠性。
由于双侧局部内联线元件提供在集成电路晶粒之间的传输带宽增加，使得在集成电路晶粒和重布线路结构之间不需要中介层(interposer)。由于不需要中介层，降低了两种封装结构(即，集成电路封装(包括集成电路晶粒)与核心基板封装(包括核心基板和重布线路结构))之间的热膨胀系数(coefficient of thermal expansion，CTE)不匹配(mismatch)，进而减少在集成电路封装与核心基板封装之间的翘曲(warpage)不匹配。
使用没有黏着剂(adhesives)(例如晶粒黏结薄膜(die attach films))所形成的双侧局部内联线元件，可以允许扩大可靠性窗口(reliability window)。省略去除黏着剂的研磨工艺(grinding process)步骤，可以减少在所附接的集成电路晶粒之间的复合裂纹的形成，从而提高装置的可靠性。
图1示出了根据一些实施例的单体化封装元件(singulated package component)100的剖面图。图2示出了根据一些实施例的图1的剖面图的区域1000的详细视图。单体化封装元件100包括半导体装置(例如，积电路封装500)、具有一个或多个重分布层(redistribution layer)的重布线路结构200、核心基板300和外部连接件620，以及其他元件。集成电路封装500可以包括一个或多个晶粒，如逻辑晶粒(logic die)(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统单芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器(microcontroller)等)、内存晶粒(例如，动态随机存取内存(dynamic random accessmemory，DRAM)晶粒、静态随机存取内存(static random access memory，SRAM)晶粒等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit、PMIC)晶粒)、射频(radio frequency，RF)晶粒、传感器(sensor)晶粒、微机电系统(micro-electro-mechanical-system，MEMS)晶粒、信号处理(signal processing)晶粒(例如，数字信号处理(digital signal processing，DSP)晶粒)、前端晶粒(front-end)晶粒(例如，宽带模拟前端(analog front end，AFE)晶粒)、类似物或其组合。在一些实施例中，半导体装置可能是集成电路晶粒。
集成电路封装500可以包括多个集成电路晶粒。如图所示，出于说明目的，集成电路封装500包括一个或多个逻辑晶粒512、一个或多个内存晶粒514以及一个或多个输入/输出(input/output，I/O)晶粒516(图1未示出，但参见图5A和图5B)。集成电路晶粒可以形成在一个或多个晶圆中，这些晶粒可以包括在后续步骤中被分割成不同的装置区。可使用已知的制造技术，将集成电路晶粒与其他类似或不同的集成电路晶粒一起封装。
在一些实施例中，一个或多个的集成电路晶粒512、514、516可以是包括多个半导体基板(semiconductor substrates)的堆栈装置(stacked device)。举例来说，内存晶粒514可以是内存装置，例如混合内存立方体(hybrid memory cube，HMC)模块、高带宽内存(high bandwidth memory，HBM)模块或包括多个内存晶粒的类似物。在这样的实施例中，内存晶粒514包括通过基板穿孔(through-substrate via，TSV)互连的多个半导体基板。每个半导体基板可能(或可能不)有一个内联线结构(interconnect structure)。密封体(encapsulant)520可以围绕集成电路晶粒512、514、516。
晶粒512、514、516具有接合至导电连接件(conductive connector)188的接合垫(bond pad)518。在一些实施例中，接合垫518由导电材料制成，并且可以类似于下面描述的导线(conductive line)(例如，参见导线110)。
导电连接件188提供在重布线路结构200和集成电路封装500之间的电性连接。可以包括底部填充剂(underfill)610，以安全地将集成电路封装500与重布线路结构200接合，并提供结构支撑和环境保护。
如下文更详细的讨论，通过导电连接件390，重布线路结构200提供在集成电路封装500和核心基板300之间的电性路径(pathing)和连接。在一些实施例中，重布线路结构200具有一个或多个包括金属化图案(metallization pattern)的重分布层(redistribution layer)(金属化图案包括例如导线110和导通孔(conductive via)106、112)，以及在导线110的顶侧和底侧的介电层(dielectric layer)。
如下文更详细的讨论，重布线路结构200包括一个或多个局部内联线元件120。局部内联线元件120提供在集成电路封装500的集成电路晶粒512、514、516之间的电性路径和连接，且可以称为内联线晶粒(interconnecting die)120或局部内联线结构(localinterconnect structure)120。局部内联线元件120增加了集成电路晶粒512-516之间的传输带宽，同时保持低接触电阻和高可靠度。低接触电阻和高可靠度至少部分归因于在嵌入式局部内联线元件和重布线路结构之间的无焊连接(solder-free connection)。如图1和图2所示，局部内联线元件120通过导电连接件238连接至重布线路结构200中的导通孔112。导电连接件238可以是金属柱(metal pillar)，例如铜柱(copper pillar)。
由于局部内联线元件提供在集成电路晶粒之间的传输带宽增加，因此在集成电路晶粒和重布线路结构之间不需要中介层。由于不需要中介层，降低了两种封装结构(即，集成电路封装(包括集成电路晶粒)与核心基板封装(包括核心基板和重布线路结构))之间的热膨胀系数(coefficient of thermal expansion，CTE)不匹配(mismatch)，进而减少在集成电路封装与核心基板封装之间的翘曲(warpage)不匹配。
局部内联线元件120在其底侧上通过导电连接件390进一步电性连接至核心基板300。集成电路晶粒512、514、516至核心基板300的这种的双侧连接，可以提供具有较低电阻的高带宽传输(bandwidth communication)，这可以提高信号和电源完整性。
如下文更详细的讨论，局部内联线元件120可以被密封体(encapsulant)420封装，密封体420可以由模塑化合物(molding compound)、环氧树脂(epoxy)或其类似物形成，并且可以通过压缩成型(compression molding)、转移成形(transfer molding)或其类似方法来应用。穿孔(through via)118可以通过延伸穿过邻近局部内联线元件120的密封体420，且可以通过延伸穿过介电层114的导通孔(未示出)电性耦合至导线110。
如下文更详细的讨论，局部内联线元件120、穿孔118和密封体420可以设置在一个或多个重分布层上，重分布层包括金属化图案(包括例如是导线208和导通孔202、204、212)以及在导线208的顶侧和底侧上的介电层206、210。穿孔118可以在导通孔204的底侧上物理和电性耦合。导电连接件122(例如金属柱，如铜柱)在局部内联线元件120的底侧上，可以通过金属对金属接合(metal-to-metal bonding)(例如铜对铜接合)接合至导通孔202。在一些实施例中，局部内联线元件120通过混合接合(hybrid bonding)以接合至导通孔202与介电层206。
导通孔202、204可以电性耦合至导线208，导线208可以电性耦合至延伸到介电层210底面的导通孔212。在重布线路结构200的底侧上的导电接垫(conductive pad)214，可以电性耦合至导通孔212。
重布线路结构200可以电性和机械地附接至(attach to)核心基板300。核心基板300可以包括中央核心(central core)310、具有延伸穿过中央核心310的导通孔320以及沿着中央核心310的相对侧的可选的附加重布线路结构340。通常，核心基板300为元件封装提供结构支撑，也在集成电路封装和外部连接件620之间提供电性信号路由(electricalsignal routing)，外部连接件620可以物理和电性耦合至导电接垫214。
底部填充剂380可以包含在重布线路结构200和核心基板300之间以牢固地结合相关联的元件，并提供结构支撑和环境保护。
图3示出了根据一些其他实施例的另个单体化封装元件100’的剖面图。图4示出了根据一些实施例的图3的剖面图的区域1000’的详细视图。图3和图4所示的单体化封装元件100’类似于图1和图2所示的单体化封装元件100，除了在局部内联线元件120和介电层114之间的导电连接件238的周围具有底部填充剂138，如下更详细的讨论(参见图15C和图15D)。底部填充剂138的材料可以是液体环氧树脂(liquid epoxy)、可变形凝胶(deformable gel)、硅橡胶(silicon rubber)或其组合。底部填充剂138和密封体420由不同的材料制成。在一些实施例中，介电层210(参见上文，图1和图2)可以用密封体430代替，密封体430可以用与密封体420相同的材料形成(参见上文，图1和图2)。
图5A和图5B示出了根据一些实施例的封装元件的平面图。图5A中所示的实施例包括二个逻辑晶粒512、四个内存晶粒514、两个I/O晶粒516和七个局部内联线元件120。在本实施例中，第一逻辑晶粒512通过第一局部内联线元件120连接至第一内存晶粒514(参见上文，图1至图4)，第一逻辑晶粒512通过第二局部内联线元件120连接至第二内存晶粒514，第一逻辑晶粒512通过第三局部内联线元件120连接至第三内存晶粒514，以及第一逻辑晶粒512通过第四局部内联线元件120连接至第四内存晶粒514。第二逻辑晶粒512通过第五局部内联线元件120连接至第一I/O晶粒516，且第二逻辑晶粒512通过第六局部内联线元件120连接至第二I/O晶粒516。此外，第一逻辑晶粒512和第二逻辑晶粒512通过第七局部内联线元件120连接在一起。
图5B中所示的实施例包括两个逻辑晶粒512、四个内存晶粒514、两个I/O晶粒516以及一个局部内联线元件120。在本实施例中，第一逻辑晶粒512和第二逻辑晶粒512通过单一个局部内联线元件120彼此连接，且其他晶粒则通过在重布线路结构200中的重分布层彼此连接。其他实施例可能包括更多或更少的逻辑晶粒512、内存晶粒514、I/O晶粒516以及局部内联线元件120。在一些实施例中，每个集成电路晶粒都通过局部内联线元件连接至每个相邻的集成电路晶粒。
图6到图12示出了根据一些实施例的制造局部内联线元件(见图10)的各种中间阶段。为了便于说明，已在图6至图12中简化了各个特征的图标。
首先参考图6，提供载体基板(carrier substrate)102，载体基板102可以是玻璃载体基板、陶瓷载体基板、半导体基板(例如主体半导体(bulk semiconductor))或类似物。载体基板102可以是晶圆，从而可同时在载体基板102上形成多个重布线路结构。载体基板102可包括掺杂(doped)或未掺杂(undoped)的硅，或绝缘体上硅(semiconductor-on-insulator，SOI)基板的有源层(active layer)。载体基板102可以包括其他半导体材料，例如锗(germanium)；化合物半导体(compound semiconductor)，包括碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)和/或锑化铟(indium antimonide)；合金半导体(alloy semiconductor)，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在一些实施例中，载体基板102可以由陶瓷材料、聚合物薄膜、磁性材料、其类似物或其组合构成。其他基板也可以被使用，例如多层(multi-layered)或梯度(gradient)基板。载体基板102具有有源表面(active surface)(例如图6中朝上的表面)，有时称为前侧(front side)，和非有源表面(inactive surface)(例如，图6中朝下的表面)，有时称为背侧(back side)。
在图7中，可以形成介电层222在载体基板102上。介电层222的底面可以接触载体基板102的顶面。在一些实施例中，介电层222由聚合物形成，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene，BCB)或其类似物。在其他的实施例中，介电层222由氮化物(如氮化硅)、氧化物(如氧化硅、磷硅玻璃(phosphosilicate glass，PSG)、硼硅玻璃(borosilicate glass，BSG)、硼-掺杂磷硅玻璃(boron-doped phosphosilicate glass，BPSG)或其类似物)或其类似物所形成。介电层222可以通过任何可接受的沉积工艺(deposition process)形成，例如旋转涂布(spincoating)、化学气相沉积(CVD)、层压(laminating)、类似工艺或其组合。
在图8中，接着图案化介电层222以形成暴露载体基板102的一部分顶面的开口224。图案化可以通过可接受的工艺形成，例如光刻工艺(lithographic process)，包括当介电层222是光敏材料(photo-sensitive material)时，将介电层222暴露于光，或者通过使用例如非等向性蚀刻(anisotropic etch)的蚀刻。如果介电层222是光敏材料，则可在曝光后对介电层222进行显影。
在图9中，金属化图案(metallization pattern)包括导电构件，例如沿着介电层222的主表面(major surface)延伸的导线226，以及延伸穿过介电层222以填充开口224的导电连接件122。作为形成金属化图案的示例，在介电层222上和在延伸穿过介电层222的开口224中形成种子层(seed layer)。在一些实施例中，种子层为金属层，其可以是单层，也可以是包括由不同材料形成的多个子层(sub-layer)的复合层(composite layer)。在一些实施例中，种子层包括钛层和在钛层上的铜层。可以使用例如物理气相沉积(PVD)或其类似工艺形成种子层。然后，在种子层上形成光阻(photoresist)并图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以图案化。光阻的图案对应于金属化图案的导线226。图案化形成穿过光阻的开口以暴露种子层。然后，在光阻的开口中和在种子层的暴露部分上形成导电材料。导电材料可通过镀敷(plating)形成，例如电镀(electroplating)或化学镀(electroless plating)或其类似工艺。导电材料可以包括金属，如铜、钛、钨、铝或其类似物。导电材料和种子层的下覆部分(underlying portion)的组合形成金属化图案的导电连接件(conductive connectors)122，例如金属柱(如铜柱)，以及导线226。移除光阻和其上未形成导电材料种子层部分。光阻可以通过可接受的灰化(ashing)或剥离工艺(striping process)去除，例如使用氧电浆(oxygen plasma)或类似物。一旦去除光阻后，种子层的暴露部分被去除，例如通过使用可接受的蚀刻工艺，如通过湿式或干式蚀刻。
在图10中，通过形成包括具有嵌入式金属化图案的介电层的附加重分布层来制造重布线路结构220，所述金属化图案包括在介电层222和导线226上的导线和通孔。导线和通孔被布置成使得重布线路结构220可以随后被分割成局部内联线元件(参见下文，图11至图12)。在所示的实施例中，在重布线路结构220中形成了五个重分布层，但可以形成任何合适数量的重分布层，例如二至十个重分布层。可以使用与介电层222、导电连接件122和导线226类似的方法与材料来形成介电层、导线和通孔。形成金属化图案，使得延伸至介电层234的顶面(在重布线路结构220的顶面上)的导通孔236电性耦合至相邻的导通孔236与延伸至重布线路结构220的底侧的导电连接件122。
在图11中，形成导电连接件238以用于外部连接(external connection)至导通孔236。导电连接件238具有在介电层234的主表面上且沿其延伸的凸块部分(bump portion)，以及可以具有延伸至介电层234中的通孔部分(via portion)，所述通孔部分物理且电性耦合至导通孔236。结果，导电连接件238与延伸至重布线路结构220底侧的导电连接件122电性耦合。导电连接件238可以由与导通孔236相同的材料形成。在一些实施例中，导电连接件238是金属柱(例如铜柱)或微凸块(micro bump)。相邻的导电连接件238可以以大约20微米(μm)到大约80微米(μm)的范围内的间距(pitch)P1分开。
仍然参考图11，在导电连接件238上形成焊料区(solder region)240。焊料区240允许与晶粒或另一个封装结构进行物理和电性连接。焊料区240可以是球栅数组(ballgrid array，BGA)连接件、焊球(solder ball)、金属柱、受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块或其类似物。焊料区240可包括诸如焊料、铜、铝、金、镍、银、钯、氮化钛、其类似物或其组合的导电材料。在一些实施例中，通过蒸镀(evaporation)、电镀(electroplating)、印刷(printing)，焊锡转移(solder transfer)、植球(ball placement)或其类似工艺所初步形成的焊料层来形成焊料区240。一旦在结构上形成一层焊料，就可以进行回焊(reflow)以将材料成形为所需的凸块形状。在另一实施例中，焊料区240包括通过溅射(sputtering)、印刷、电镀、化学镀、CVD或其类似工艺所形成的金属柱(例如铜柱)。金属柱可以是无焊料(solder free)且具有基本上垂直的侧壁。在一些实施例中，金属顶盖层(metal cap layer)形成在金属柱的顶部。金属顶盖层可以包括镍、锡、锡铅(tin-lead)、金、银、钯、铟、镍-钯-金(nickel-palladium-gold)、镍-金(nickel-gold)等或其组合，并且可以通过镀敷工艺形成。
进一步地在图11中，通过沿切割道(scribe line)250锯切(saw)来进行单体化工艺(singulation process)。锯切将重布线路结构220分割以形成多个单体化(singulated)局部内联线元件120(见下文，图12)。
可选地，焊料区240可用于对局部内联线元件120上执行芯片探针(chip probe，CP)测试。可以在局部内联线元件120上进行CP测试以确定局部内联线元件120是否是已知良好的晶粒(known good die，KGD)。因此，后续处理仅封装作为KGD的局部内联线元件120，而CP测试不合格的晶粒则不被封装。在测试后，焊料区240可以在后续处理步骤中被去除(见下文，图19)。
图12示出了单体化局部内联线元件120。在所示的实施例中，局部内联线元件120有五个重分布层。在其他的实施例中，局部内联线元件120可能有二个至十个重分布层。所示的局部内联线元件120的第一重分布层是位于载体基板102的剩余部分(remainingportion)的顶面上，包括介电层222和导电连接件122。导电连接件122延伸穿过介电层222至载体基板102的剩余部分的顶面，且电性耦合至导线226。导电连接件122随后可用于耦合至其他元件，例如核心基板300(参见上文，图1和图2)。导线226通过诸如附加导通孔和导线的中间导电特征(intermediate conductive feature)，耦合至在局部内联线元件120顶部的重分布层中的导线232。导线232可以通过导通孔236耦合至导电连接件238和焊料区240，其随后可以用于将集成电路晶粒512、514、516彼此耦合并且耦合至其他构件，例如核心基板300(参见上文，图1和图2)。集成电路晶粒512、514、516彼此之间以及通过局部内联线元件120至核心基板300的双侧连接，可以增加集成电路晶粒之间的传输带宽，同时保持低接触电阻和高可靠性，从而可以实现高信号完整性和电源完整性，且可以通过两侧连接来管理配电网络而没有显著的电压降。
在一些实施例中，局部内联线元件120具有大约2毫米(mm)至大约50毫米范围内的水平宽度(horizontal width)，以及大约3毫米至大约80毫米范围内的水平长度(horizontal length)。
图13至图24示出了根据一些实施例在制造重布线路结构200(见图23)的各个中间阶段。第一封装区域101A和第二封装区域101B被示出，其中每个封装区域最终与其他封装区域分离。为了便于说明，已在图13至图24中简化了各个特征的图标。
首先参考图13，提供载体基板702。载体基板702可以是玻璃载体基板、陶瓷载体基板或其类似物。载体基板702可以是晶圆，从而可以同时在载体基板702上形成多个重布线路结构。载体基板702可以在其顶面上具有离型层(release layer)(未示出)。离型层可由聚合物基的材料形成，其可与载体基板702一起从将在随后步骤中形成的上覆结构(overlying structure)移除。在一些实施例中，离型层是环氧基(epoxy-based)的热释放(thermal-release)材料，加热时会失去其黏着特性(adhesive property)，例如光热转换(light-to-heat-conversion，LTHC)离型涂层(release coating)。在其他实施例中，离型层可能是一种紫外线(ultra-violet，UV)胶，当暴露在紫外光下时会失去其黏着特性。离型层可以作为液体分配并固化，可以是层压至载体基板702上的层压膜(laminate film)，或者可以是类似物。在工艺变化(process variation)中，离型层的顶面可以是平整且平坦。
在图14中，可以在载体基板702上形成金属化图案。作为形成金属化图案的示例，在载体基板702上形成种子层。在一些实施例中，种子层为金属层，其可以是单层，也可以是包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和在钛层上的铜层。可以使用例如物理气相沉积(PVD)或其类似工艺形成种子层。然后，在种子层上形成光阻(未示出)并图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以图案化。光阻的图案对应于要形成的金属化图案。图案化形成穿过光阻的开口以暴露种子层。在光阻的开口中和在种子层的暴露部分上形成导电材料。导电材料可通过镀敷形成，例如电镀或化学镀或其类似工艺。导电材料可以包括金属，如铜、钛、钨、铝或其类似物。然后，移除光阻和其上未形成导电材料种子层部分。光阻可以通过可接受的灰化或剥离工艺去除，例如使用氧电浆或类似物。一旦去除光阻后，种子层的暴露部分被去除，例如通过使用可接受的蚀刻工艺，如通过湿式或干式蚀刻。种子层和导电材料的剩余部分形成金属化图案。
仍然参考图14，在金属化图案的部分上形成穿孔(through via)118。作为形成穿孔118的示例，在金属化图案上形成光阻并图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以图案化。光阻的图案对应于导通孔(conductive via)。图案化形成穿过光阻的开口以暴露种子层。在光阻的开口中和在金属化图案的暴露部分上形成导电材料，以形成穿孔118。导电材料可通过镀敷形成，例如电镀或化学镀或其类似工艺。导电材料可以包括金属，如铜、钛、钨、铝或其类似物。光阻可以通过可接受的灰化或剥离工艺去除，例如使用氧电浆或其类似物。其上未形成穿孔118的金属化图案的剩余部分704(也称为接垫704)，可随后用于附接局部内联线元件120(参见下文，图15A至图15B)。
在图15A和图15B中，局部内联线元件120被接合至在载体基板702上的接垫704。图15B示出了图15A的区域1002的详细视图。在一些实施例中，局部内联线元件120可以使用拾取和放置工艺(pick and place process)或其他合适的工艺放置在载体基板702上，并且通过覆晶接合(flip chip bonding)工艺或其他合适的接合工艺以接合至焊料区240。在一些实施例中，回焊(reflow)焊料区240以通过接垫704将局部内联线元件120附接至载体基板702。
图15C和图15D示出了另一个实施例，其中底部填充剂138设置在导电连接件238周围的局部内联线元件120的表面上。图15D示出了图15C的区域1004的详细视图。底部填充剂138(也在图3和图4中示出)可以通过毛细管流工艺(capillary flow process)或在局部内联线元件120和载体基板702之间的另种合适的沉积(deposition)方法环绕导电连接件238形成。底部填充剂138可以降低在导电连接件238上的应力(stress)。底部填充剂138的材料可以是液体环氧树脂、可变形凝胶、硅橡胶或其组合。
在图16中，根据一些实施例，在穿孔118和局部内联线元件120上和周围形成密封体420，密封体420也称为介电材料底部填充剂(dielectric material underfill)420。密封体420封装局部内联线元件120和穿孔118。在一些实施例中，密封体420可以由预浸料(pre-preg)、味之素增补膜(Ajinomoto Build-up Film，ABF)、树脂涂层铜(resin coatedcopper，RCC)、模塑化合物、聚酰亚胺、可光成像介电(photo-imageable dielectric，PID)、环氧树脂、环氧模塑化合物、分配模塑底部填充剂(dispense molding underfill)或其类似物形成，且可以通过压缩成型、转移成形或其类似方法来应用。密封体可以以液体或半液体形式应用，接着随后固化。在一些实施例中，密封体420形成在载体基板702上，使得穿孔118和局部内联线元件120被掩埋或覆盖，然后，进行平坦化工艺以去除密封体420的顶部部分和局部内联线元件120的载体基板102，从而暴露穿孔118和局部内联线元件120的导电连接件122。在平坦化工艺后的工艺变化中，密封体420的最顶面、穿孔118的最顶面以及局部内联线元件120的导电连接件122的最顶面是水平的(如，平面)。平坦化工艺可以例如是研磨或化学机械抛光(chemical-mechanical polish，CMP)。在一些实施例中，密封体420可以包括其他材料，例如氧化硅、氮化硅或其类似物。在平坦化工艺(如果有的话)后，从介电层234的底面到介电层222的顶面所测量的局部内联线元件的垂直厚度(verticalthickness)，可以在大约10微米至大约100微米的范围内。
局部内联线元件120在随后附接的集成电路晶粒(例如，512、514和516)与其他元件(例如核心基板300)之间提供电性连接。嵌入式局部内联线元件120可以增加在集成电路晶粒和核心基板300之间的传输带宽，同时保持低接触电阻和高可靠性。在一些实施例中，其他元件(例如积体稳压器(integrated voltage regulator)、积体无源装置(integratedpassive device)、静态随机存取内存、类似物或其组合)也可以以与嵌入式局部内联线元件类似的方式被嵌入。
在图17中，包括重分布层260、262的重布线路结构270(也称为背侧重布线路结构270或内联线结构270)形成在密封体420、穿孔118以及局部内联线元件120上。尽管根据图17所示的实施例示出了具有两个重分布层的背侧重布线路结构270，但是可以形成任何合适数量的重分布层，例如从一个至二十个重分布层。重分布层260、262可用于将穿孔118和局部内联线元件120连接至随后附接的元件，例如核心基板300(参见上文，图1和图2)。
重分布层260包括介电层206和导通孔202、204。导通孔202、204延伸穿过介电层206以分别耦合局部内联线元件120的导电连接件122和穿孔118。介电层206可以形成在密封体420、穿孔118以及局部内联线元件120上。在一些实施例中，介电层206由聚合物形成，例如聚苯并恶唑、聚酰亚胺、苯并环丁烯或其类似物。在其他的实施例中，介电层206由氮化物(如氮化硅)、氧化物(如氧化硅、磷硅玻璃、硼硅玻璃、硼-掺杂磷硅玻璃或其类似物)或其类似物所形成。介电层206可以通过任何可接受的沉积工艺形成，例如旋转涂布、化学气相沉积、层压、类似工艺或其组合。
在一些实施例中，导通孔202、204是通过镶嵌工艺(damascene process)形成，其中使用光刻(photolithography)技术对介电层206进行图案化和蚀刻，以形成对应于导通孔所需图案的沟槽(trench)，例如在穿孔118和局部内联线元件120的导电连接件122上。可选的扩散阻挡层(diffusion barrier)和/或可选的黏着层(adhesion layer)可以被沉积，且沟槽可以填充导电材料。适用于阻挡层的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其他替代物，适用于导电材料的材料包括铜、银、金、钨、铝、其组合或其类似物。在一实施例中，导通孔202、204可以通过沉积铜或铜合金的种子层，并通过电镀填充沟槽形成。化学机械平坦化(chemical mechanical planarization，CMP)工艺或其类似工艺可用于从介电层206的表面去除多余的导电材料，并将平坦化该表面以用于后续处理。
仍参考图17，重分布层262形成在重分布层260上。重分布层262包括导电特征，例如导线208和嵌入在介电层210中的导通孔212。导线208和导通孔212可以将导通孔202、204耦合到随后附接的元件，例如核心基板300(参见上文，图1和图2)。
作为形成重分布层262的示例，在介电层206和导通孔202、204上形成种子层。在一些实施例中，种子层为金属层，可以是单层，也可以是不同材料形成的包括多个子层的复合层。在一些实施例中，种子层包括钛层和在钛层上的铜层。可以使用例如物理气相沉积(PVD)或其类似工艺形成种子层。然后，在种子层上形成光阻并图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以用于图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以图案化。光阻的图案对应于导线208。图案化形成穿过光阻的开口以暴露种子层。然后，在光阻的开口中和在种子层的暴露部分上形成导电材料。导电材料可通过镀敷形成，例如电镀或化学镀或其类似工艺。导电材料可以包括金属，如铜、钛、钨、铝、或其类似物。导电材料和种子层的下覆部分的组合形成导线208。移除光阻和其上未形成导电材料种子层部分。光阻可以通过可接受的灰化或剥离工艺去除，例如使用氧电浆或其类似物。一旦去除光阻后，种子层的暴露部分被去除，例如通过使用可接受的蚀刻工艺，如通过湿式或干式蚀刻。
仍参考图17，导通孔212形成在导线208上并从导线208延伸。作为形成导通孔212的示例，在导线208上形成光阻并图案化。光阻可以通过旋转涂布或其类似工艺形成并且可以被曝光以图案化。图案化形成穿过光阻的开口以暴露导线208，其中在光阻中的开口对应于导通孔212。然后，在光阻的开口中和在导线208的暴露部分上形成导电材料。导电材料可通过镀敷形成，例如电镀或化学镀或其类似工艺。导电材料可以包括金属，如铜、钛、钨、铝、或其类似物。导电材料形成导通孔212。然后移除光阻。光阻可以通过可接受的灰化或剥离工艺去除，例如使用氧电浆或其类似物。在一些实施例中，导通孔212具有在约2微米至约100微米范围内的宽度，例如约30微米。
进一步地参考图17，根据一些实施例，在导线208和导通孔212上和周围形成介电层210。在形成后，介电层210围绕导通孔212和导线208。介电层210和金属化图案(包括导通孔212和导线208)形成重分布层262。在一些实施例中，介电层210由聚合物形成，例如聚苯并恶唑、聚酰亚胺、苯并环丁烯、或其类似物。在其他实施例中，介电层210由氮化物(如氮化硅)、氧化物(如氧化硅、磷硅玻璃、硼硅玻璃、硼-掺杂磷硅玻璃或其类似物)或其类似物所形成。介电层210可以通过任何可接受的沉积工艺形成，例如旋转涂布、化学气相沉积、层压、类似工艺或其组合。介电材料可以以液体或半液体形式应用，接着随后固化以形成介电层210。仍在其他实施例中，介电层210可以被由预浸料、味之素增补膜、树脂涂层铜、模塑化合物、聚酰亚胺、可光成像介电、环氧树脂、环氧模塑化合物或其类似物形成，且可以通过压缩成型、转移成形或其类似方法来应用。
在一些实施例中，介电层210形成在介电层206上，使得导线208和导通孔212被掩埋或覆盖，然后，在介电层210上执行平坦化工艺以暴露导通孔212。在平坦化工艺后的工艺变化内，介电层210的最顶面和导通孔212的最顶面是水平的(例如，平面)。平坦化工艺可以例如是CMP。在一些实施例中，介电层210可以包括其他材料，例如氧化硅、氮化硅或其类似物。在一些实施例中，重分布层260、262具有在约2微米至约50μm范围内的总厚度。
仍然参考图17，导电接垫214形成在介电层210上并耦合到导通孔212。外部连接件可以随后形成在导电接垫214上以耦合到外部装置，例如核心基板300(参见上文，图1和图2)。导电接垫可以使用与上文关于导线208所描述的类似的方法和材料来形成。
在图18中，执行载体基板去接合(de-bonding)，以从接垫704、密封体420和穿孔118中分离(或「去接合(de-bond)」)载体基板702。根据一些实施例，去接合包括将光(例如雷射光或紫外光)投射到载体基板702上的离型层(未示出)上，使得离型层在光的加热下分解且载体基板702可以被去除。然后，将结构翻转并放置在另一个载体基板802和离型层(未示出)上。
在图19中，执行平坦化(例如研磨或化学机械抛光)以去除接垫704和焊料区240(参见图18)，暴露局部内联线元件120的导电连接件238的顶面。密封体420的顶部部分和穿孔118的顶部部分也可以被去除。在平坦化之后，导电连接件238的顶面可以与密封体420的顶面以及通孔118的顶面齐平。
在图20中，包括重分布层280、282的内联线结构(interconnect structure)284(也称为重布线路结构284)形成在密封体420、穿孔118和局部内联线元件120上。尽管根据图20所示的实施例示出了具有二个重分布层的内联线结构284，但是可以形成任何合适数量的重分布层，例如从一个至十个重分布层。重分布层280、282可用于将穿孔118和局部内联线元件120耦合至随后接附的元件，例如集成电路晶粒512、514、516。
重分布层280包括介电层114和导通孔112，导通孔112延伸穿过介电层114以耦合局部内联线元件120的导电连接件238。额外的导通孔(未示出)可以延伸穿过介电层114以耦合穿孔118。介电层114、导通孔112和耦合至穿孔118的额外的导通孔(未示出)可以使用与介电层206和导通孔202、204类似的方法和材料形成(参见上文，图17)。在一些实施例中，导通孔112和额外的导通孔(未示出)具有在约2微米至约50微米范围内的宽度，例如约10微米。
重分布层282形成在重分布层280上，且包括介电层108和金属化图案，金属化图案包括导线110和导通孔106。导线110可以形成在导通孔112上，并且耦合至导电通孔112和额外的导通孔(未示出)(额外的导通孔耦合至穿孔118)。导线110、导通孔106和介电层108可以使用与导线208、导通孔212和介电层210类似的方法和材料形成(见图17)。在一些实施例中，重分布层280、282具有在约2微米至约50微米的范围内的总厚度。
仍然参考图20，形成凸块下金属(under-bump metallizations，UBMs)264(有时称为接垫264)以用于到导通孔106的外部连接。凸块下金属264具有在介电层108的主表面上且沿着其延伸的凸块部分，以及可以具有延伸至介电层108中的通孔部分，所述通孔部分物理且电性耦合至导通孔106。因此，凸块下金属264电性耦合至穿孔118和局部内联线元件120。凸块下金属264可以由与导通孔106相同的材料形成。
进一步地参考图20，导电连接件188形成在凸块下金属264上。导电连接件188允许物理和电性连接到晶粒，例如集成电路晶粒512、514、516或另一封装结构。导电连接件188可以是球栅数组(BGA)连接件、焊球，金属柱，受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块或其类似物。导电连接件188可包括诸如焊料、铜、铝、金、镍、银、钯、氮化钛、其类似物或其组合的导电材料。在一些实施例中，通过蒸镀、电镀、印刷，焊锡转移、植球或其类似工艺所初步形成的焊料层来形成导电连接件188。一旦在结构上形成一层焊料，就可以进行回焊以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件188包括通过溅射、印刷、电镀、化学镀、CVD或其类似工艺所形成的金属柱(例如铜柱)。金属柱可以是无焊料(solder free)且具有基本上垂直的侧壁。在一些实施例中，金属顶盖层形成在金属柱的顶部。金属顶盖层可以包括镍、氮化钛、氮化钛-铅、金、银、钯、铟、镍-钯-金、镍-金等，或者它们的组合并，并且可以通过镀敷工艺形成。在一些实施例中，相邻的导电连接件以大约20微米至大约80微米的范围内的间距分开。
如上所述，重布线路结构200可以更大并且包括多个封装区域，例如第一封装区101A和第二封装区101B。举例来说，图21示出了具有多个封装区域的圆形晶圆形状的重布线路结构200(如上文图20中所示)。在所示的实施例中，晶圆上包括四个封装区域101A、101B、101C、101D，从而允许在单个晶圆上制造四个最终封装元件，并随后进行分割。在其他实施例中，可以在单个晶圆上使用更少或更多的封装区域。工艺中的后续步骤使用载体基板802上的重布线路结构200作为继续制造工艺的基础，下面将进一步详细描述。如下文进一步详细描述的，通过沿着线401且围绕封装区域101A、101B、101C、101D的外边缘锯切来锯切单个封装区域。
图22示出了使用具有多个封装区的面板(panel)形式制造工艺所制造的重布线路结构200。在所示的实施例中，在晶圆上包括九个封装区域101A至101I，允许在单个晶圆或面板上制造最终九个封装元件。在其他实施例中，可以在单个晶圆或面板上使用更少或更多封装区域。工艺中的后续步骤使用载体基板802上的重布线路结构200作为继续制造工艺的基础，下面将进一步详细描述。如下文进一步详细描述的，通过沿着线402并围绕封装区域101A至101I的周边来锯切单个封装区域。
在图23中，通过沿着切割道区域(scribe line region)(例如在第一封装区域101A和第二封装区域101B之间)锯切来执行单体化工艺(singulation process)。锯切将第一封装区101A与相邻封装区域分离以形成多个单体化(singulated)重布线路结构200。
进一步参考图23，集成电路封装500附接至重布线路结构200。附接(attachment)可以在分割再重布线路结构200的各个封装区域之前或之后执行。集成电路封装500可以包括多个集成电路晶粒，出于说明目的，例如一个或多个逻辑晶粒512、一个或多个内存晶粒514以及一个或多个输入/输出(I/O)晶粒516(图23中未示出，但参见图5A和5B)。晶粒512、514、516具有接合至导电连接件188的接合垫518。在一些实施例中，接合垫518由导电材料构成并且可以类似于上述的导线(参见例如导线110)。在一些实施例中，晶粒512、514、516可以使用拾取和放置工艺或其他合适的工艺放置在重布线路结构200上，且通过覆晶接合工艺或其他合适的接合工艺以接合至导电连接件188。在一些实施例中，回焊导电连接件188以通过接合垫518将晶粒512、514、516附接至重布线路结构200。晶粒512、514、516可以耦合至重布线路结构200，使得相邻的晶粒512、514、516通过局部内联线元件120彼此耦合(参见上文，图5A和5B)。局部内联线元件120提供在集成电路封装500的集成电路晶粒512、514、516之间的电性路由(electrical routing)和连接，并增加集成电路晶粒512-516之间的传输带宽，同时保持低接触电阻和高可靠性。
在一些实施例中，如图1所示，在集成电路封装500和重布线路结构200之间的导电连接件188周围形成底部填充剂610。底部填充剂610可以减少应力并保护由导电连接件188的回焊所产生的接头(joint)。底部填充剂610可以在集成电路封装500附接之后通过毛细流工艺形成，或者可以通过合适的沉积方法形成。在一些实施例中，单层底部填充剂610形成在多个邻近装置之下，并且进一步的后续底部填充剂(未示出)或密封体(未示出)可以形成在附加装置(additional device)的下方和/或周围，所述附加装置位在单体化封装元件100的顶部上(见下文，图24)。
在一些实施例中，可以在集成电路晶粒512、514、516的周围形成密封体520。密封体520可以由模塑化合物、环氧树脂或其类似物形成，并且可以通过压缩成型、转移成形或其类似方法应用。密封体520可以以液体或半液体形式应用，然后固化。密封体520可以形成在结构上，使得集成电路晶粒512、514、516被掩埋或覆盖。
图24示出了通过将集成电路封装500和重布线路结构200附接到另一个封装(例如核心基板300)而形成的单体化封装元件100。执行载体基板去接合(de-bonding)，以从集成电路封装500和重布线路结构200中分离(或「去接合(de-bond)」)载体基板802。根据一些实施例，去接合包括将光(例如雷射光或紫外光)投射到载体基板802上的离型层(未示出)上，使得离型层在光的加热下分解且载体基板802可以被去除。然后，将结构翻转并放置在另一个载体上，例如胶带(tape)(未示示)。
仍然参考图24，示出了核心基板300且与重布线路结构200接合。使用核心基板300的优势在于可以在单独的工艺中制造核心基板300。另外，因为核心基板300是在一个单独的工艺中形成的，所以可以单独测试，从而使用已知是良好的核心基板300。举例来说，在一些实施例中，可以在将核心基板300接合至重布线路结构200之前，核心基板300单独或批量测试(test)、确效(validate)和/或验证(verify)。
核心基板300可以是例如有机基底、陶瓷基底、硅基板或其类似物。导电连接件390用于将核心基板300接合至重布线路结构200。附接核心基板300可以包括放置核心基板300在重布线路结构200上，且回焊导电连接件390以物理和电性耦合核心基板300和重布线路结构200。
在附接至重布线路结构200之前，核心基板300可以根据适用的制造工艺加工，以形成在核心基板300中的重布线路结构。例如，核心基板300包括核心(core)310。核心310可由一层或多层玻璃纤维、树脂、填料、预浸料、环氧树脂、二氧化硅填料、味之素增补膜(ABF)、聚酰亚胺、模塑化合物、其他材料和/或其组合形成。举例来说，在一些实施例中，两层材料构成核心310。核心310可以由有机和/或无机材料形成。在一些实施例中，核心310包括嵌入在内部的一个或多个无源元件(passive component)(未示出)。核心310可以包括其他材料或元件。导通孔320形成为延伸穿过核心310。导通孔320包括诸如铜、铜合金或其他导体的导电材料conductive material320A，并且在一些实施例中，可以包括阻挡层(barrier layer)(未示出)、衬垫(liner)(未示出)、种子层(未示出)和/或一些实施例中的填充材料(fill material)320B。导通孔320提供从核心310的一侧至核心310的另一侧的垂直电性连接。例如，一些导通孔320是耦合在核心310一侧的导电特征与核心310另一侧(即相对侧)的导电特征之间。例如，可以使用钻孔工艺(drilling process)、光刻、雷射工艺(laser process)或其他方法来形成导通孔320的孔(hole)，然后，用导电材料填充或镀敷导通孔320的孔。在一些实施例中，导通孔320是空心的导电通孔，其中中心填充了绝缘材料。重布线路结构340A、340B被形成在核心310的相对侧上。重布线路结构340A、340B通过导通孔320电性耦合，且为扇入(fan-in)/扇出(fan-out)电性信号。
重布线路结构340A、340B各包括介电层和金属化图案，其中介电层由ABF、预浸料或其类似物形成。每个相应的金属化图案具有在相应介电层的主表面上并沿其延伸的线部分(line portion)，以及具有延伸穿过相应介电层的通孔部分(via portion)。每一重布线路结构340A、340B分别包括用于外部连接的凸块下金属(UBM)330A(参考图1)、330B与阻焊剂(solder resist)(未示出)，其中凸块下金属330A、330B用于外部连接，阻焊剂为保护重布线路结构340A、340B的特征。如图24所示，通过导电连接件390，重布线路结构340A由凸块下金属330A通过导电连接件390以附接至重布线路结构200。在重布线路结构340A、340B中，可以形成比图24中所示更多或更少的介电层和金属化图案。
核心基板300可以包括有源和无源装置(未示出)，或者可以无有源装置、无源装置或两者。可以使用各种各样的装置，例如晶体管、电容器、电阻器、电感器、这些的组合和类似者。装置可以使用任何合适的方法形成。
导电连接件390可用于将核心基板300A、300B接合至重布线路结构200。首先，导电连接件390可形成在核心基板300A、300B上，或可形成在重布线路结构200的导电接垫214上，接着回焊以完成接合，如图18所示。举例来说，在图24所示的实施例中，导电连接件390形成在底部重布线路结构340A的凸块下金属330A上，间距(pitch)在约20微米至约500微米的范围内。导电连接件390可以是球栅数组(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块或其类似物。导电连接件390可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、氮化钛等，或其组合。这样的导电连接件390的集成可以为半导体装置(例如，积体无源装置(integrated passive device，IPD)芯片、集成稳压器(integrated voltage regulator，IVR)、有源芯片以及其他电子元件)的布局提供放置的灵活性(flexibility)，以实现系统单芯片(system-on-a-chip，SoC)类型的封装元件，从而降低制造复杂性。对于各种其他封装配置，这种实施例也可以为提供更大的灵活性。
在一些实施例中，通过蒸镀、电镀、印刷、焊锡转移、植球或其类似工艺等，以初步形成焊料层来形成导电连接件390。一旦在结构上形成一层焊料，就可以进行回焊以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件390包括通过溅射、印刷、电镀、化学镀、CVD、或其类似工艺所形成的金属柱(例如铜柱)。金属柱可以是无焊料(solder free)且具有基本上垂直的侧壁。在一些实施例中，金属顶盖层形成在金属柱的顶部。金属顶盖层可以包括镍、氮化钛、氮化钛-铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过镀敷工艺形成。
在一些实施例中，可以使用拾取和放置工艺或其他合适的工艺以将核心基板300放置在重布线路结构200上，并通过覆晶接合工艺及他合适的接合工艺接合至导电连接件390。在一些实施例中，导电连接件390回焊以通过导电接垫214将核心基板300A、300B附接至重布线路结构200。导电连接件390将核心基板300电性连接和/或物理连接至重布线路结构200，并通过局部内联线元件120连接到集成电路晶粒512、514、516。集成电路晶粒512、514、516彼此之间以及通过局部内联线元件120与核心基板300的双侧连接，可以增加集成电路晶粒之间的传输带宽，同时保持低接触电阻和高可靠性，从而可以实现高信号完整性和电源完整性。通过局部内联线元件进行两侧连接，可以在没有显著的电压降的情况下管理配电网络。
导电连接件390在回焊之前，可以具有在导电连接件390上形成的环氧树脂助焊剂(epoxy flux)(未示出)，其中在核心基板300附接至重布线路结构200之后，环氧树脂助焊剂的环氧树脂部分中的至少一些会剩余。
在一些实施例中，如图24所示，在重布线路结构200和核心基板300之间的导电连接件390的周围形成了底部填充剂380。底部填充剂380可以减少应力并保护由导电连接件390回焊产生的接头。底部填充剂380可以在重布线路结构200附接之后通过毛细流工艺形成，或者可以通过合适的沉积方法形成。在一些实施例中，单层的底部填充剂380会形成在多个相邻装置下，并且进一步的后续底部填充剂(未示出)或密封体(未示出)可以形成在放置在单体化封装元件100顶部上的附加装置的下方和/或周围。
如图24所示，外部连接件620形成在核心基板300的凸块下金属330B上。外部连接件620可以是球栅数组(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块或其类似物。外部连接件620可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、氮化钛等或其组合。在一些实施例中，通过蒸镀、电镀、印刷、焊锡转移、植球或其类似工艺，外部连接件620是在凸块下金属330B上初步形成一层可回流(reflowable)材料。一旦在凸块下金属330B上形成了一层可回流材料，就可以执行回焊以将材料成形为所需的凸块形状。
实施例可能取得优势。举例来说，嵌入式双侧局部内联线元件可以在保持低接触电阻和高可靠度的同时，增加集成电路晶粒之间的传输带宽。嵌入式双侧局部内联线元件可以在保持低接触电阻和高可靠度的同时，增加集成电路晶粒之间的传输带宽。双侧局部互连连接可以实现高信号完整性和电源完整性，并且可以使电源分布网络能够通过双侧连接进行管理，而没有显著的电压降。形成没有黏着剂(例如晶粒黏结薄膜)的双侧局部内联线元件，可以允许放大可靠度窗口。可以通过省略去除黏着的研磨工艺步骤，从而减少附着的集成电路晶粒之间化合物裂纹的形成，改善装置可靠度。
根据实施例，半导体结构包括：第一重布线路结构，所述第一重布线路结构包括第一重分布层，所述第一重分布层包括第一介电层和第一金属化层；第一局部内联线元件，设置在所述第一重布线路结构上，所述第一局部内联线元件的侧壁被密封体包围，所述第一局部内联线元件包括第一多个重分布层，所述第一多个重分布层包括在所述第一局部内联线元件的第一侧上的第一多个导电特征，所述第一侧物理接触所述第一重分布层，每一所述第一多个导电特征为物理且电性耦合至所述第一金属化层的相应导电特征；以及第一内联线结构，在所述第一局部内联线元件的第二侧上，所述第二侧相对于所述第一侧，所述第一内联线结构包括第二多个导电特征和第三多个导电特征，所述第二多个导电特征通过所述第一局部内联线元件电性耦合至所述第三多个导电特征。在实施例中，半导体结构还包括：第一集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第一集成电路晶粒电性耦合至所述第一内联线结构的所述第二多个导电特征；以及第二集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第二集成电路晶粒相邻于所述第一集成电路晶粒，所述第二集成电路晶粒电性耦合至所述第一内联线结构的所述第三多个导电特征。在实施例中，半导体结构还包括多个穿孔，延伸穿过所述密封体，每一所述多个穿孔的底面耦合至所述第一重布线路结构的相应导电特征，每一所述多个穿孔的顶面耦合至所述第一内联线结构的相应导电特征。在实施例中，半导体结构还包括半导体封装，附接至相对于所述第一局部内联线元件的所述第一重布线路结构，所述半导体封装通过多个导电连接件耦合至所述第一重布线路结构。在实施例中，其中所述半导体封装是核心基板。在实施例中，其中所述半导体封装通过所述第一局部内联线元件电性耦合至所述第一内联线结构。在实施例中，其中所述第一局部内联线元件包括第一金属柱，所述第一金属柱物理接触所述第一内联线结构的底面，所述第一金属柱的侧壁被所述密封体覆盖。在实施例中，其中所述第一局部内联线元件的所述第一多个导电特征包括第二金属柱，所述第二金属柱的底面物理接触所述第一重布线路结构。在实施例中，其中所述第一局部内联线元件还包括介电材料，所述第二金属柱的侧壁被所述介电材料覆盖。
根据另一实施例，半导体装置包括：背侧重布线路结构，所述背侧重布线路结构包括第一金属化图案和第一介电层；第一局部内联线元件，所述第一局部内联线元件的底侧附接至所述背侧重布线路结构的顶侧，第一多个导电特征位在所述第一局部内联线元件的所述底侧上，所述第一多个导电特征物理且电性耦合至所述第一金属化图案；第一密封体，在所述背侧重布线路结构上，所述第一密封体覆盖所述第一局部内联线元件的侧壁；第一集成电路晶粒，在所述第一密封体上，所述第一集成电路晶粒位在所述第一局部内联线元件的第一部分上，所述第一集成电路晶粒电性耦合至所述第一局部内联线元件；以及第二集成电路晶粒，在所述第一密封体上，所述第二集成电路晶粒位在所述第一局部内联线元件的第二部分上，所述第二集成电路晶粒通过所述第一局部内联线元件电性耦合至所述第一集成电路晶粒。在实施例中，半导体装置还包括第一穿孔和第二穿孔，在所述背侧重布线路结构上，所述第一穿孔和所述第二穿孔延伸穿过所述第一密封体，所述第一穿孔电性耦合至所述第一集成电路晶粒，所述第二穿孔耦合至所述第二集成电路晶粒。在实施例中，半导体装置还包括第二密封体，封装所述第一集成电路晶粒和所述第二集成电路晶粒。在实施例中，半导体装置还包括内联线结构，在所述第一局部内联线元件和所述第一密封体上，所述第一集成电路晶粒和所述第二集成电路晶粒附接至相对于所述第一局部内联线元件的所述内联线结构。在实施例中，半导体装置还包括第三集成电路晶粒，附接至与所述第一集成电路晶粒相邻的所述内联线结构。在实施例中，半导体装置还包括第二局部内联线元件，所述第二局部内联线元件的底侧附接至所述背侧重布线路结构的顶侧，所述第一密封体覆盖所述第二局部内联线元件的侧壁，所述第二局部内联线元件的第一部分在所述第一集成电路晶粒下，所述第二局部内联线元件的第二部分在所述第三集成电路晶粒下。在实施例中，其中所述第三集成电路晶粒通过所述第二局部内联线元件电性耦合至所述第一集成电路晶粒。在实施例中，半导体装置还包括半导体封装，附接至相对于所述内联线结构的所述背侧重布线路结构，所述第二集成电路晶粒通过所述第一局部内联线元件电性耦合至所述半导体封装，所述第三集成电路晶粒通过所述第二局部内联线元件电性耦合至所述半导体封装。
根据又一实施例，形成半导体装置的方法，所述方法包括：形成第一多个重分布层在第一基板上；形成第一多个连接件在所述第一多个重分布层上；将所述第一基板、所述第一多个重分布层以及所述第一多个连接件分割成多个局部内联线结构，所述多个局部内联线结构的第一局部内联线结构包括：所述第一基板的单体化部分；所述第一多个重分布层的单体化部分在所述第一基板的所述单体化部分上；以及第二多个连接件在所述第一多个重分布层的所述单体化部分上，所述第二多个连接件是所述第一多个连接件的子集；将所述第一局部内联线结构附加至第二基板；形成第一密封体在所述第一局部内联线结构和所述第二基板上；去除所述第一密封体的顶部部分且从所述第一局部内联线结构中去除所述第一基板的所述单体化部分；形成第一重布线路结构在所述第一局部内联线结构的第一侧和所述第一密封体上；从所述第二基板中去除所述第一局部内联线结构、所述第一密封体以及所述第一重布线路结构，并将所述第一重布线路结构附接至第三基板；形成第二重布线路结构在所述第一局部内联线结构的第二侧和所述第一密封体上，所述第二侧相对于所述第一侧；以及将第一集成电路晶粒和第二集成电路晶粒接附至所述第二重布线路结构，所述第一集成电路晶粒通过所述第一局部内联线结构电性耦合至所述第二集成电路晶粒。在实施例中，其中形成所述第一多个连接件包括形成多个金属柱在所述第一多个重分布层上。在实施例中，所述方法还包括将半导体封装，附接至相对于所述第二重布线路结构的所述第一重布线路结构，所述半导体封装通过所述第一重布线路结构电性耦合至所述第一局部内联线结构。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种半导体结构，包括：
第一重布线路结构，所述第一重布线路结构包括第一重分布层，所述第一重分布层包括第一介电层和第一金属化层；
第一局部内联线元件，设置在所述第一重布线路结构上，所述第一局部内联线元件的侧壁被密封体包围，所述第一局部内联线元件包括第一多个重分布层，所述第一多个重分布层包括在所述第一局部内联线元件的第一侧上的第一多个导电特征，所述第一侧物理接触所述第一重分布层，每一所述第一多个导电特征为物理且电性耦合至所述第一金属化层的相应导电特征；以及
第一内联线结构，在所述第一局部内联线元件的第二侧上，所述第二侧相对于所述第一侧，所述第一内联线结构包括第二多个导电特征和第三多个导电特征，所述第二多个导电特征通过所述第一局部内联线元件电性耦合至所述第三多个导电特征。
2.根据权利要求1所述的半导体结构，还包括：
第一集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第一集成电路晶粒电性耦合至所述第一内联线结构的所述第二多个导电特征；以及
第二集成电路晶粒，物理且电性耦合至相对于所述第一局部内联线元件的所述第一内联线结构，所述第二集成电路晶粒相邻于所述第一集成电路晶粒，所述第二集成电路晶粒电性耦合至所述第一内联线结构的所述第三多个导电特征。
3.根据权利要求1所述的半导体结构，还包括多个穿孔，延伸穿过所述密封体，每一所述多个穿孔的底面耦合至所述第一重布线路结构的相应导电特征，每一所述多个穿孔的顶面耦合至所述第一内联线结构的相应导电特征。
4.根据权利要求1所述的半导体结构，还包括半导体封装，附接至相对于所述第一局部内联线元件的所述第一重布线路结构，所述半导体封装通过多个导电连接件耦合至所述第一重布线路结构。
5.一种半导体装置，包括：
背侧重布线路结构，所述背侧重布线路结构包括第一金属化图案和第一介电层；
第一局部内联线元件，所述第一局部内联线元件的底侧附接至所述背侧重布线路结构的顶侧，第一多个导电特征位在所述第一局部内联线元件的所述底侧上，所述第一多个导电特征物理且电性耦合至所述第一金属化图案；
第一密封体，在所述背侧重布线路结构上，所述第一密封体覆盖所述第一局部内联线元件的侧壁；
第一集成电路晶粒，在所述第一密封体上，所述第一集成电路晶粒位在所述第一局部内联线元件的第一部分上，所述第一集成电路晶粒电性耦合至所述第一局部内联线元件；以及
第二集成电路晶粒，在所述第一密封体上，所述第二集成电路晶粒位在所述第一局部内联线元件的第二部分上，所述第二集成电路晶粒通过所述第一局部内联线元件电性耦合至所述第一集成电路晶粒。
6.根据权利要求5所述的半导体装置，还包括内联线结构，在所述第一局部内联线元件和所述第一密封体上，所述第一集成电路晶粒和所述第二集成电路晶粒附接至相对于所述第一局部内联线元件的所述内联线结构。
7.根据权利要求6所述的半导体装置，还包括第三集成电路晶粒，附接至与所述第一集成电路晶粒相邻的所述内联线结构。
8.根据权利要求7所述的半导体装置，还包括第二局部内联线元件，所述第二局部内联线元件的底侧附接至所述背侧重布线路结构的顶侧，所述第一密封体覆盖所述第二局部内联线元件的侧壁，所述第二局部内联线元件的第一部分在所述第一集成电路晶粒下，所述第二局部内联线元件的第二部分在所述第三集成电路晶粒下。
9.一种形成半导体装置的方法，所述方法包括：
形成第一多个重分布层在第一基板上；
形成第一多个连接件在所述第一多个重分布层上；
将所述第一基板、所述第一多个重分布层以及所述第一多个连接件分割成多个局部内联线结构，所述多个局部内联线结构的第一局部内联线结构包括：
所述第一基板的单体化部分；
所述第一多个重分布层的单体化部分在所述第一基板的所述单体化部分上；以及
第二多个连接件在所述第一多个重分布层的所述单体化部分上，所述第二多个连接件是所述第一多个连接件的子集；
将所述第一局部内联线结构附加至第二基板；
形成第一密封体在所述第一局部内联线结构和所述第二基板上；
去除所述第一密封体的顶部部分且从所述第一局部内联线结构中去除所述第一基板的所述单体化部分；
形成第一重布线路结构在所述第一局部内联线结构的第一侧和所述第一密封体上；
从所述第二基板中去除所述第一局部内联线结构、所述第一密封体以及所述第一重布线路结构，并将所述第一重布线路结构附接至第三基板；
形成第二重布线路结构在所述第一局部内联线结构的第二侧和所述第一密封体上，所述第二侧相对于所述第一侧；以及
将第一集成电路晶粒和第二集成电路晶粒接附至所述第二重布线路结构，所述第一集成电路晶粒通过所述第一局部内联线结构电性耦合至所述第二集成电路晶粒。
10.根据权利要求9所述的方法，还包括将半导体封装，附接至相对于所述第二重布线路结构的所述第一重布线路结构，所述半导体封装通过所述第一重布线路结构电性耦合至所述第一局部内联线结构。
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