KR20210134211A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210134211A
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쯔-웨이 루
첸-후아 위
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 기판에 관통 비아들의 세트를 형성하는 단계 - 관통 비아들의 세트는 기판의 두께를 부분적으로 관통함 - 를 포함한다. 제1 커넥터들이 기판의 제1 측 상의 관통 비아들의 세트 위에 형성된다. 기판의 제1 측이 캐리어에 부착된다. 관통 비아들의 세트를 노출시키도록 기판이 박형화된다. 제2 커넥터들이 기판의 제2 측 상의 관통 비아들의 세트 위에 형성된다. 디바이스 다이는 제2 커넥터들에 본딩된다. 기판은 다수의 패키지들로 싱귤레이팅된다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
우선권 주장 및 상호 참조
본 출원은, 다음의 임시 출원된 미국 특허 출원의 우선권을 주장한다: 2020년 4월 29일에 출원되고, "반도체 패키지 및 그 제조 방법"이라는 명칭을 갖는 출원 번호 63/017,024가 참고로 본 명세서에 포함된다.
발명의 배경이 되는 기술
반도체 산업은, 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험해왔다. 대부분의 경우, 통합 밀도의 향상은 최소 피처부 크기의 반복적인 감소로 인해 더 많은 컴포넌트를 주어진 영역에 통합할 수 있도록 한다. 축소된 전자 디바이스에 대한 수요가 증가함에 따라, 반도체 다이의 더 작고 창의적인 패키징 기술에 대한 요구가 대두되었다. 이러한 패키징 시스템의 예로는 패키지-온-패키지(PoP, Package-on-Package) 기술이 있다. PoP 디바이스에서, 상단 반도체 패키지는 하단 반도체 패키지의 상단 상에 적층되어 높은 수준의 통합 및 컴포넌트 밀도를 제공한다. 일반적으로 PoP 기술을 이용하면, 기능이 향상되고, 인쇄 회로 기판(PCB, Printed Circuit Board) 상에서 작은 풋프린트를 갖는 반도체 디바이스를 생산할 수 있다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 11, 12a, 12b, 13a, 13b, 14a 및 14b는 일부 실시예들에 따른 칩렛(chiplet) 다이 스택의 형성에 있어서 중간 단계들의 단면도들을 도시한다.
도 15 내지 도 18은 일부 실시예들에 따른 통합 팬 아웃 패키지의 형성에 있어서 중간 단계들의 단면도들을 도시한다.
도 19는 일부 실시예들에 따른 플립 칩 패키지를 도시한다.
도 20은 일부 실시예들에 따른 칩 온 웨이퍼 온 기판 패키지를 도시한다.
도 21은 일부 실시예들에 따른 칩렛 다이 스택을 형성하기 위한 공정 흐름을 도시한다.
도 22는 일부 실시예들에 따른 칩렛 다이 스택을 포함하는 통합 팬 아웃 패키지를 형성하기 위한 공정 흐름을 도시한다.
아래의 개시는 본 개시의 다양한 피처(feature)를 구현하기 위한 많은 다양한 실시예들 또는 예를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예들을 포함할 수 도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래에 놓인(underlying)", "하에(beneath)", "아래에(below)", "하부의(lower)", "위에 놓인(overlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수 도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예들에 따른, 다이 스택 및 다이 스택을 형성하는 공정이 제공된다. 기술이 발전함에 따라, 디바이스 다이들의 크기들은, 적어도 부분적으로는, 유사한 컴포넌트들을 더 작은 공간들에 맞춰 넣음으로써 감소했다. 디바이스 다이들은 패키지 포맷으로 결합되어, 패키지의 다양한 기능적 양태들, 예를 들어 프로세서, 메모리, 센서, 안테나 등이 물리적으로 서로 가깝게 단일 패키지로 통합되도록 할 수 있다. 이러한 패키지 포맷 중 하나를 칩렛(chiplet)이라 할 수 있다. 본 명세서에서 사용되는 바와 같이, 칩렛은 특정 유형의 다이 스택으로 이해될 수 있으며, 이것은 다양한 디바이스 다이들의 특정 기능을 함께 제공하는 다양한 디바이스 다이들의 패키지이다. 그러면, 결과적인 칩렛은 디바이스 다이가 사용될 수 있는 것과 거의 동일한 방식으로 사용될 수 있다. 본 명세서에 기술된 실시예들에 의해 생성된 결과적인 구조체가 칩렛이라고 하더라도, 실시예들은 임의의 다이 스택에 적용될 수 있음을 이해해야 한다.
첨단 기술 노드들에서 디바이스 다이들의 소형화로 인해, 그러한 디바이스 다이들(또는 다른 기술 노드로부터의 디바이스 다이들의 혼합체)을 사용하여 칩렛을 형성하려면 제조 공차(manufacturing tolerance)에 대한 제어를 증가시키는 것이 필요하다. 본 개시 내용의 실시예들은 3 μm 미만의 관통 비아들의 세트의 총 두께 변화를 달성하기 위해 전측(front side) 평탄화 기술을 이용한다. 디바이스 다이들이 인터포저의 전측에 장착(mount)되고 나서, 인터포저의 리버스 측(reverse side)이 박형화되어 관통 실리콘 비아들의 세트를 노출시킬 수 있지만, 그 대신 실시예들은 인터포저를 뒤집고, 인터포저를 박형화하여 실리콘 비아들을 노출한 다음, 인터포저의 뒤측(back)(현재 전측)에 디바이스 다이를 장착한다. 이 공정에 의해, 3 μm 미만의 총 두께 변화가 달성될 수 있다. 본 명세서에서 논의된 실시예들은 본 개시의 주제를 만들거나 사용할 수 있게 하는 예들을 제공하기 위해 사용되며, 당업자는 상이한 실시예들의 고려되는 범위 내에서 이루어질 수 있는 수정예들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 요소를 지정하기 위해 유사한 참조 번호가 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 11, 12a, 12b, 13a, 13b, 14a 및 14b는 본 개시의 일부 실시예들에 따른 칩렛 다이 스택의 형성에 있어서 중간 단계들의 단면도들을 도시한다. 대응하는 공정들은 도 21에 도시된 바와 같은 공정 흐름(800)에 개략적으로 반영된다.
도 1은 웨이퍼(120)의 단면도를 도시한다. 웨이퍼(120)는 그 안에 복수의 디바이스 다이(122)를 포함할 수 있으며, 일련의 3개의 디바이스 다이(122)가 예로서 도시되어 있다. 복수의 디바이스 다이(122)는 동일한 디자인을 가질 수 있다. 본 개시의 일부 실시예들에 따르면, 웨이퍼(120)는 인터포저 웨이퍼이고 디바이스 다이들(122)의 각각은 인터포저이다. 인터포저 디바이스 다이들(122)은 선택적으로 능동 및/또는 수동 디바이스들을 포함할 수 있으며, 이는 집적 회로 디바이스들(126)로서 도시되어 있다. 집적 회로 디바이스들(126)의 모습은 간결성을 위해 다른 도면에서 생략된다.
일부 실시예들에 따르면, 디바이스 다이들(122)은 로직 다이, 예를 들어 애플리케이션 특정 집적 회로(ASIC, Application Specific Integrated Circuit) 다이, 필드 프로그래밍 가능한 게이트 어레이(FPGA, Field Programmable Gate Array) 다이 등일 수 있다. 예를 들어, 디바이스 다이들(122)은 중앙 처리 장치(CPU, Central Processing Unit) 다이, 그래픽 처리 장치(GPU, Graphic Processing Unit) 다이 등일 수 있다.
본 개시의 일부 실시예들에 따르면, 디바이스 다이(122)는 반도체 기판(124)을 포함한다. 반도체 기판(124)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 또는 GaN, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체로 형성될 수 있다. 반도체 기판(124)은 벌크 반도체 기판 또는 반도체-온-절연체(SOI, Semiconductor-On-Insulator) 기판일 수도 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들(미도시)이 반도체 기판(124)에서 활성 영역을 격리하기 위해 반도체 기판(124)에 형성될 수 있다.
관통 비아들(때로는 실리콘 관통 비아들 또는 반도체 관통 비아들이라고도 함)(125)이 반도체 기판(24)으로 연장되도록 형성되며, 관통 비아들(125)은 디바이스 다이(122)의 반대 측들 상의 피처들을 전기적으로 상호 커플링하는 데 사용된다. 관통 비아들(125)은 위에 놓인 본드 패드들(132)에 전기적으로 연결된다.
본 개시의 일부 실시예들에 따르면, 집적 회로 디바이스들(126)는 일부 실시예들에 따라 상보형 금속-산화물 반도체(CMOS, Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스들(126) 중 일부는 반도체 기판(124)의 상단 표면에 형성될 수 있다. 집적 회로 디바이스들(126)의 세부 사항은 여기에서 설명하지 않는다.
상호 연결 구조체(128)가 반도체 기판(124) 위에 형성된다. 일부 실시예들에 따르면, 상호 연결 구조체(128)는 반도체 기판(124) 위의 층간 유전체(ILD, Inter-Layer Dielectric)(128a)를 포함하고 집적 회로 디바이스들(126)의 트랜지스터들(미도시)의 게이트 스택들 사이의 공간을 충전한다. 일부 실시예들에 따르면, ILD(128a)는 포스포 실리케이트 유리(PSG, phosphosilicate glass), 보로 실리케이트 유리(BSG, borosilicate glass), 붕소-도핑된 포스포 실리케이트 유리(BPSG, boron-doped phosphosilicate glass), 불소-도핑된 포스포 실리케이트 유리(FSG, Fluorine-doped silicate glass), 실리콘 산화물 등으로 형성된다. 본 개시의 일부 실시예들에 따르면, ILD는 플라즈마-강화 화학적 기상 증착(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 저압 화학적 기상 증착(LPCVD, Low Pressure Chemical Vapor Deposition), 스핀-온 코팅, 유동성 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 등과 같은 퇴적 방법을 사용하여 형성된다.
접촉 플러그들(128b)이 ILD에 형성되어, 집적 회로 디바이스들(126) 및 관통 비아들(125)을 이들 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결하는 데 사용된다. 본 개시의 일부 실시예들에 따르면, 접촉 플러그들은, 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금 및/또는 이들의 다층으로부터 선택된 전도성 물질로 형성된다. 접촉 플러그들의 형성은, ILD에 접촉 개구부들을 형성하는 단계, 접촉 개구부들에 전도성 물질(들)을 충전하는 단계, 평탄화 공정(예컨대 화학적 기계적 연마(CMP, Chemical Mechanical Polish) 공정 또는 기계적 연삭 공정)을 수행하여 접촉 플러그들의 상단 표면들을 ILD의 상단 표면들과 높이를 갖게 하는 단계를 포함할 수 있다.
상호 연결 구조체(128)는 ILD 및 접촉 플러그들 위에 복수의 유전체층을 더 포함할 수 있다. 금속 라인들(128c) 및 비아들(128d)이 유전체층들(층간 유전체(IMD, Inter-Metal Dielectric)라고도 함)에 형성된다. 이하에서는 동일한 레벨의 금속 라인들을 총칭하여 금속층이라고 한다. 본 개시의 일부 실시예들에 따르면, 상호 연결 구조체(128)는, 동일한 레벨에서 복수의 금속 라인들(128c)을 각각 포함하는 복수의 금속층을 포함한다. 이웃하는 금속층들의 금속 라인들(128c)은 비아들(128d)를 통해 상호 연결된다. 금속 라인들(128c) 및 비아들(128d)은 구리 또는 구리 합금으로 형성될 수 있으며, 또한 다른 금속으로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, IMD는 저-k 유전체 물질들로 형성된다. 저-k 유전체 물질들의 유전 상수들(k 값)은 예를 들어 약 3.0 미만일 수 있다. 유전체층은 탄소-함유 저-k 유전체 물질, 수소 실세스퀴옥산(HSQ, Hydrogen SilsesQuioxane), 메틸 실세스 퀴옥산(MSQ, MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체층들의 형성은, 포로겐(porogen)-함유 유전체 물질을 퇴적하는 단계 후에, 포로겐을 몰아내도록 경화 공정을 수행하는 단계를 포함하며, 따라서 남아있는 유전체층들은 다공성이다.
상단 금속층(131)이 상호 연결 구조체(128) 위에 형성된다. 일부 실시예들에 따르면, 상단 금속층(131)은 금속 라인들(128c)의 형성에 사용된 것과 유사한 물질 및 공정을 사용하여 형성된다. 표면 유전체층(130)이 상호 연결 구조체(128) 및 상단 금속층(131) 위에 형성된다. 일부 실시예들에 따르면, 표면 유전체층(130)은, 폴리벤족사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등을 포함할 수 있는 폴리머로 형성된다.
본드 패드들(132)은 디바이스 다이들(122)의 상단 표면 및 상단 금속층(131) 상에 형성된다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(802)으로 예시된다. 일부 실시예들에 따르면, 본드 패드들(132)은 집적 회로 디바이스들(126)(사용되는 경우) 및 관통 비아들(125)에 전기적 및 신호적으로 연결된다. 일부 실시예들에 따르면, 본드 패드들(132)은 측방향 치수(W1) 및 피치(P1)를 갖는 마이크로 범프들이다. W1은 16 μm 내지 30 μm일 수 있고, P1은 19 μm 내지 36 μm일 수 있지만, 다른 치수가 고려되고 사용될 수 있다.
솔더 영역들(134)이 본드 패드들(132)의 상단부 상에 형성될 수 있다. 각각의 공정은 또한 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(802)으로 예시된다. 본드 패드들(132) 및 솔더 영역들(134)의 형성은 금속 씨드층을 퇴적하는 단계, 포토 레지스트와 같은 도금 마스크를 형성 및 패터닝하는 단계, 패터닝된 도금 마스크의 개구부들에 본드 패드들(132) 및 솔더 영역들(134)을 도금하는 단계를 포함할 수 있다. 금속 씨드층은 구리층, 또는 티타늄층 및 티타늄층 위의 구리층을 포함할 수 있다. 도금된 본드 패드들(132)은 구리, 니켈, 팔라듐 또는 이들의 복합층을 포함할 수 있다. 그런 다음, 패터닝된 도금 마스크가 제거되고 나서, 도금 마스크에 의해 이전에 덮여 있던 금속 씨드층의 부분들을 제거하기 위한 에칭 공정이 이어진다. 그런 다음, 솔더 영역들(134)을 리플로우하기 위해 리플로우 공정이 수행된다.
도 1을 더 참조하면, 디바이스 다이들(122)은 예를 들어 프로브 카드(141)의 핀(pin)들을 솔더 영역들(134)과 접촉시킴으로써 프로빙된다(probed). 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(804)로 도시된다. 프로브 카드(141)는, 디바이스 다이들(122)의 연결 및 기능을 판단하도록 구성된 도구(미도시)에 전기적으로 연결된 프로빙 디바이스(미도시)에 연결된다. 디바이스 다이들(122)의 프로빙 단계를 통해, 디바이스 다이들(122) 중 어느 것이 결함이 있는 다이이고 디바이스 다이들(122) 중 어느 것이 기능을 하는 (양호한) 다이인지 여부가 판단된다. 솔더 영역들(134)은 아래에 놓인 본드 패드들(132)보다 더 부드러워서(softer), 프로브 카드(141)의 핀들은 본드 패드들(132)에 대해 더 나은 전기적 연결을 가질 수 있다. 일부 실시예들에서, 솔더 영역들(134)은 생략될 수 있다.
도 2를 참조하면, 프로빙 공정 후에, 일부 실시예들에 따라 솔더 영역들(134)이 에칭을 통해 제거된다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(806)으로 예시된다. 다른 실시예들에 따르면, 솔더 영역들(134)은 이 시점에서 에칭되지 않고 최종 패키지에 남아 있거나 공정의 이후 단계에서 제거될 수 있다. 후속 도면에서, 솔더 영역들(134)은 도시되지 않았다. 그러나, 솔더 영역들(134)은 이들 도면에서 여전히 존재할 수 있음(또는 존재하지 않을 수 있음)이 이해된다.
유전체층(136)이 본드 패드들(132) 위에 퇴적되고 본드 패드들(132) 사이의 공간들을 충전한다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(806)으로 예시된다. 유전체층(136)은 적절한 물질 및 퇴적 기술을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 유전체층(136)은 폴리머층이다. 유전체층(136)은, 웨이퍼(120) 위에, 용매에 용해된 용질(예를 들어, 폴리머)을 포함하는 용액을 퇴적함으로써 형성될 수 있으며, 여기서 폴리머는 폴리이미드(PI), 폴리벤족사졸(PBO), 폴리아크릴레이트 등 또는 이들의 조합을 포함하고, 용매는 N-메틸-2-피롤리돈(NMP), 감마-부티로락톤(GBL, gamma-butyrolactone), 에틸 락테이트(EL, ethyl lactate), 테트라 하이드로푸란(THF, tetrahydrofuran), 디메틸 포름아미드(DMF, dimethylformamide) 등 또는 이들의 조합을 포함한다. 스핀 코팅과 같은 적절한 퇴적 방법이 유전체층(136)을 퇴적하는 데 사용될 수 있다.
일부 실시예들에서, 유전체층(136)이 웨이퍼(120) 위에 그리고 본드 패드들(132) 위에 퇴적된 후에, 위에퍼(120)에서 먼 위치에 있는(distal) 유전체층(136)(예를 들어, 이 처리 단계에서의 용액임)의 상부 표면은 평탄하다(planar). 다음으로, 경화 공정이 수행되어 유전체층(136)을 경화시킨다. 경화 공정은 약 170℃ 내지 약 350℃의 온도에서 약 1시간 내지 약 4시간의 지속 시간 동안 수행될 수 있다. 경화 단계 후에, 유전체층(136)이 수축(shrinkage)되어 표면이 평탄하지 않게(예를 들어, 요철이 있는(uneven), 평탄하지 않은(non-planar), 높이가 같지 않은(non-level), 만곡(curved) 또는 물결(wavy) 모양) 될 수 있다. 예를 들어, 본드 패드들(132) 위의(예를 들어, 바로 위의) 유전체층(136)의 제1 부분의 두께가 2개의 본드 패드들(132) 사이의(예를 들어, 표면 유전체층(130) 바로 위의 또는 본드 패드들(132)에 측방으로 인접한) 유전체층(136)의 제2 부분의 두께보다 작기 때문에, 유전체층(136)의 제1 부분은 경화 단계 후에 유전체층(136)의 제2 부분보다 덜 수축된다. 그 결과, 경화 공정 후에, 유전체층(136)의 상부 표면은 물결 모양일 수 있으며, 본드 패드들(132)의 아래에 놓인 패턴에 대응하여 오목하고 볼록한 표면들이 교대로 나타날 수 있다.
도 3에서, 유전체층(136)의 상부 표면은 예를 들어 연삭 또는 화학적 기계적 연마(CMP) 공정을 사용하여 평탄화되어, 유전체층(136)의 상부 표면이 평평(flat)하도록 한다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(808)으로 예시된다.
반도체 제조에서, 층 또는 디바이스의 두께 변화를 특성화하기 위해 총 두께 변화(TTV, Total Thickness Variation)가 사용될 수 있다. 예시된 실시예들에서, 반도체 기판(124)의 하단 표면이 상대적으로 평평하다고 가정하기 때문에, (선택적 상호 연결 구조체(128) 및 본드 패드들(132)을 포함하는) 웨이퍼(120)의 TTV는 유전체층(136)의 상부 표면의 요철에 의해 궁극적으로 결정된다. 예시된 실시예에서, 유전체층(136)의 TTV는 유전체층(136)의 상부 표면의 가장 높은 지점과 유전체층(136)의 상부 표면의 가장 낮은 지점 사이의 중간(mid-way)에 배치된 평면에 대한 유전체층(136)의 상부 표면의 편차로서 계산될 수 있다. 다시 말해서, 일부 실시예들에서, 유전체층(136)의 상부 표면의 가장 높은 지점과 가장 낮은 지점 사이의 거리는 웨이퍼(120)의 TTV 값의 두 배와 같다.
유전체층(136)의 평탄화 공정 후에, 웨이퍼(120)의 TTV는 3 μm 미만, 예를 들어 0 μm 내지 3 μm의 0이 아닌 값이다.
도 4에서, 웨이퍼(120)는 뒤집혀서(flipped over), 캐리어 기판(148)에 장착된다(mount). 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(810)으로 예시된다. 따라서 웨이퍼(120)의 후측이 웨이퍼(120)의 전측이 된다. 캐리어 기판(148)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(148)은, 다수의 패키지들이 캐리어 기판(148) 상에 동시에 형성될 수 있도록 웨이퍼일 수 있다.
웨이퍼(120)와 캐리어 기판(148) 사이에 이형층(release layer)(미도시)이 사용될 수 있다. 이형층은 폴리머계 물질로 형성될 수 있으며, 이는 후속 단계에서 캐리어 기판(148)과 함께 제거될 수 있다. 일부 실시예들에서, 유전체층(136)이 이형층으로서 이용될 수 있다. 일부 실시예들에서, 이형층은 가열될 때 접착 특성을 잃는 에폭시계 열-방출 물질, 예를 들어 광-열-변환(LTHC, Light-To-Heat-Conversion) 이형 코팅물이다. 다른 실시예들에서, 이형층은 자외선(UV) 글루일 수 있으며, 이는 자외선에 노출될 때 접착 특성을 잃는다. 이형층은 액체로서 분배되고 경화될 수 있거나, 캐리어 기판(148) 상에 적층된 라미네이트 막일 수 있거나, 또는 이와 유사한 것일 수 있다. 이형층의 상단 표면의 높이를 동일하게(leveled) 할 수 있고 높은 평탄도를 가질 수 있다.
다음으로, 도 5에서, 웨이퍼(120)의 전측에 박형화 공정이 수행된다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(812)으로 예시된다. 박형화 공정은, 웨이퍼(120)의 반도체 기판(124)의 부분들을 제거하여 관통 비아들(125)을 노출시키는 연삭 공정을 이용하여 수행될 수 있다. 먼저 관통 비아(125) 돌출을 수행함으로써, 웨이퍼(120)의 총 두께 변화(TTV)가 감소된다. 반도체 기판(124) 위에 추가된 각각의 구조체는, 퇴적 속도 및 에칭 속도가 웨이퍼(120)의 표면에 걸쳐 상이하기 때문에, 웨이퍼(120)의 TTV가 0에서 더 멀어지게 할 것이다. 평탄화 공정이 상부 표면을 평평하게 하기 위해 이용될 수 있으나, 예를 들어 전체 웨이퍼(120)에 걸쳐 표면이 넓을수록 평탄화로 인한 높이 변화(height variation)가 커진다.
첨단 기술 노드들에서, 박형화 단계 후에 관통 비아들(125)은 15 μm 미만, 예컨대 약 3 μm 내지 약 10 μm으로 짧아진다. 공정 초기에(임의의 다이가 웨이퍼(120) 상에 장착되기 전에) 관통 비아(125) 돌출을 수행함으로써, 디바이스 다이들의 장착에 의해 야기되는 두께 변화가 방지되기 때문에 TTV가 감소된다. 감소된 TTV를 갖는 것은 유리한데, 그렇지 않을 경우, 박형화 공정이 짧아진 관통 비아들(125)에서 고장을 일으킬 수 있기 때문이다.
웨이퍼(120)를 뒤집음으로써, 관통 비아들(125)은, 상단부에서 하단부로, 더 좁은 제1 폭에서 더 넓은 제2 폭을 갖도록 테이퍼드될 수 있다.
도 6에서, 박형화 공정 후에, 선택적 상호 연결 구조체(138)가 관통 비아들(125) 위에 형성될 수 있다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(814)으로 도시된다. 상호 연결 구조체(138)는, 상호 연결 구조체(128)의 형성과 유사한 공정 및 물질을 사용하여 형성될 수 있다. 언더 범프 금속화물(UBM, Under bump metallization)(140)이 전측 상호 연결 구조체(138)에 대한 외부 연결을 위해 형성된다. UBM(140)은 상호 연결 구조체(138)의 최상부 유전체층의 주 표면(major surface)을 따라 연장되는 범프 부분들을 가지며, 상호 연결 구조체(138)의 금속층을 물리적 및 전기적으로 커플링하기 위해 상호 연결 구조체(138)의 최상부 유전체층을 통해 연장되는 비아 부분들을 갖는다. 그 결과, UBM(140)은 관통 비아들(125)에 전기적으로 커플링된다. UBM(140)은, 상호 연결 구조체(138)의 금속 라인들과 동일한 물질로 유사한 공정을 사용하여 형성될 수 있다.
다음으로, 전도성 커넥터들(144)이 UBM(140) 상에 형성될 수 있다. 각각의 공정은 또한 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(814)으로 예시된다. 전도성 커넥터들(144)은 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, 붕괴 제어형 칩 접속(controlled collapse chip connection) (C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG, Electroless Nickel-Electroless Palladium-Immersion Gold Technique) 형성 범프 등일 수 있다. 전도성 커넥터들(144)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 전도성 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터들(144)은 증착, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조체 상에 형성되면, 원하는 범프 형상으로 물질을 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터들(144)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(구리 필라와 같은)을 포함한다. 금속 필라에는 솔더가 없을 수 있고 금속 필라는 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡층이 금속 필라들의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
후속 공정에서, 하나 이상의 디바이스 다이들이 전도성 커넥터들(144)에 부착될 수 있다.
도 7은 일부 실시예들에 따른 웨이퍼의 집적 회로 다이들(150)의 단면도를 도시한다. 집적 회로 다이들(150)은 집적 회로 패키지 또는 칩렛을 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(150)는, 로직 다이(예를 들어, 중앙 처리 장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 시스템-온-칩(SoC, System-on-a-Chip), 애플리케이션 프로세서(AP, Application Processor), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤-액세스-메모리(DRAM, Dynamic Random Access Memory) 다이, 정적 랜덤-액세스-메모리(SRAM, Static Random Access Memory) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC, Power Management Integrated Circuit) 다이), 무선 주파수(RF, Radio Frequency) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS, Micro-Electro-Mechanical-System) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(DSP, Digital Signal Processing) 다이), 프론트-엔드 다이(예를 들어, 아날로그 프론트-엔드(AFE, Analog Front-End) 다이) 등, 또는 이들의 조합일 수 있다. 집적 회로 다이들(150)은 디바이스 다이들(122)을 형성하는데 사용되는 것과 동일한 기술 노드 또는 상이한 기술 노드에서의 기술을 사용하여 형성될 수 있다.
집적 회로 다이들(150)은, 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 싱귤레이팅되는 상이한 디바이스 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이들(150)은 집적 회로들을 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이들(150)은, 도핑되거나 미도핑된 실리콘과 같은 반도체 기판(152), 또는 반도체-온-절연체(SOI, Semiconductor-On-Insulator) 기판의 활성층을 포함한다. 반도체 기판(152)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 반도체 기판(152)은 때때로 전측(front side)이라고 불리는 활성 표면(예를 들어, 도 7에서 위쪽을 향하는 표면) 및 때때로 후측(back side)이라고 불리는 비활성 표면(예를 들어, 도 7에서 아래쪽을 향하는 표면)을 갖는다.
디바이스들(트랜지스터로 표시됨)(154)이 반도체 기판(152)의 전측에 형성될 수 있다. 디바이스들(154)은 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD, Inter-Layer Dielectric)(126)이 반도체 기판(122)의 전면 위에 위치한다. ILD(156)는 디바이스들(154)을 둘러싸고 덮을 수 있다. ILD(156)는, 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소-도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 미도핑된 실리케이트 유리(USG, Undoped Silicate Glass) 등과 같은 물질로 형성된 하나 이상의 유전체층을 포함할 수 있다.
전도성 플러그들(158)이 ILD(156)를 통해 연장되어 디바이스들(154)을 전기적 및 물리적으로 커플링한다. 예를 들어, 디바이스들(154)이 트랜지스터들인 경우, 전도성 플러그들(158)은 트랜지스터들의 게이트들 및 소스/드레인 영역들을 커플링할 수 있다. 전도성 플러그들(158)은 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등 또는 이들의 조합으로 형성될 수 있다. 상호 연결 구조체(160)는 ILD(156) 및 전도성 플러그들(158) 위에 위치한다. 상호 연결 구조체(160)는 디바이스들(154)을 상호 연결하여 집적 회로를 형성한다. 상호 연결 구조체(160)는, 예를 들어, ILD(156) 상의 유전체층들의 예를 들어 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 저-k 유전체층들에 형성된 금속 라인들 및 비아들을 포함하며, 상호 연결 구조체(128)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성된다. 상호 연결 구조체(160)의 금속화 패턴들은 전도성 플러그들(158)에 의해 디바이스들(154)에 전기적으로 커플링된다.
집적 회로 다이들(150)은, 외부 연결이 이루어지는 알루미늄 패드와 같은 패드들(162)을 더 포함한다. 패드들(162)은 상호 연결 구조체(160) 내부에 및/또는 상에(on)와 같이 집적 회로 다이들(150)의 활성 측(active side) 상에 있다. 하나 이상의 패시베이션 막들(164)이 상호 연결 구조체(160) 및 패드들(162)의 부분들 상에와 같이 집적 회로 다이들(150) 상에 있다. 개구부들은 패시베이션 막들(164)을 통해 패드들(162)로 연장된다. 전도성 필라들(예를 들어, 구리와 같은 금속으로 형성됨)과 같은 다이 커넥터들(166)이 패시베이션 막들(164)의 개구부들을 통해 연장되고 각각의 패드들(162)에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터들(166)은 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터들(166)은 집적 회로 다이(150)의 집적 회로들의 각각을 전기적으로 커플링한다.
전도성 커넥터들(170)이 집적 회로 다이들(150)의 표면에 형성된다. 전도성 커넥터들(170)의 형성 공정 및 물질들은 전도성 커넥터들(144)(도 6)의 것과 유사할 수 있다. 집적 회로 다이들(150)은 예를 들어 프로브 카드(141')를 사용하여 프로브되어, 결함이 있는 집적 회로 다이들(150)이 발견되고, 인지된 양호한 다이(KGD, known-good-dies)가 판단되도록 한다. 프로빙 단계는 집적 회로 다이들(150)의 각각에 수행된다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(816)으로 예시된다.
유전체층(168)은 패시베이션 막들(164) 및 다이 커넥터들(166)과 같은 집적 회로 다이들(150)의 활성 측 상에 있을 수(또는 있지 않을 수) 있다. 유전체층(168)은 다이 커넥터들(166)을 측방으로 봉지화(encapsulate)하고, 유전체층(168)은 집적 회로 다이들(150)과 측방으로 공통 말단을 갖는다(coterminous). 초기에, 유전체층(168)은, 유전체층(168)의 최상단 표면이 다이 커넥터들(166)의 최상단 표면들 위에 있도록 다이 커넥터들(166)을 매립할 수 있다. 솔더 영역들이 다이 커넥터들(166) 상에 배치되는 일부 실시예들에서, 유전체층(168)은 솔더 영역들도 매립할 수 있다. 대안적으로, 솔더 영역들은 유전체층(168)을 형성하기 전에 제거될 수 있다.
유전체층(168)은, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들의 조합일 수 있다. 유전체층(168)은 예를 들어 스핀 코팅, 적층(lamination), 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터들(166)은, 집적 회로 다이들(150)이 형성되는 동안 유전체층(168)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터들(166)은 매립된 채로 유지되고 집적 회로 다이들(150)을 패키징하기 위한 후속 공정 동안 노출된다. 다이 커넥터들(166)을 노출시키면, 다이 커넥터들(166) 상에 존재할 수 있는 임의의 솔더 영역이 제거될 수 있다.
집적 회로 다이들(150)의 층들, 디바이스들 및 커넥터들의 형성 후에, 집적 회로 다이들(150)은 다이싱 블레이드, 레이저 절단 도구 등을 사용하여 서로로부터 싱귤레이팅될 수 있으며, 이에 의해 복수의 개별 집적 회로 다이들(150)이 형성된다. KGD들은 분리되어 후속 공정에 사용될 수 있으며, 테스트에 통과하지 못한 다이는 폐기될 수 있다.
일부 실시예들에서, 집적 회로 다이(150)는 다수의 반도체 기판들(152)을 포함하는 스택형 디바이스다. 예를 들어, 집적 회로 다이(150)는 다수의 메모리 다이들을 포함하는 하이브리드 메모리 큐브(HMC, Hybrid Memory Cube) 모듈, 고 대역폭 메모리(HBM, High Bandwidth Memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(150)는 관통 기판 비아(TSV, Through-Substrate Via)들에 의해 상호 연결된 다수의 반도체 기판들(152)을 포함한다. 반도체 기판들(152)의 각각은 상호 연결 구조체(160)를 가질 수 있다(또는 그렇지 않을 수 있다).
도 8에서, KGD인 집적 회로 다이들(150)이 웨이퍼(120)의 KGD에 본딩된다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(818)으로 예시된다. 집적 회로 다이들(150)은 다이 형태를 갖는 개별 다이들인 반면, 디바이스 다이들(122)은 웨이퍼 형태인 쏘잉되지 않은(unsawed) 웨이퍼(120)의 일부이다. 일부 실시예들에서, 본딩 공정은, 전도성 커넥터들(144) 상에 플럭스(flux)를 도포하는 단계, 디바이스 다이들(122) 상에 집적 회로 다이들(150)을 배치하는 단계, 전도성 커넥터들(144 및 170)이 용융되어 솔더 영역들(172)을 형성하도록 리플로우 공정을 수행하는 단계를 포함한다. 리플로우 공정 후에, 언더필(174)이 선택적으로 집적 회로 다이들(150)과 각각의 아래에 놓인 디바이스 다이들(122) 사이의 갭들에 분배된 다음 경화될 수 있다.
도 9에서, 집적 회로 다이들(150)을 측방으로 봉지화하도록 봉지재(175)가 퇴적되어, 집적 회로 다이들(150) 각각의 상부 표면을 덮을 수 있다. 각각의 공정은 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(820)으로 예시된다. 봉지재(175)는 이웃하는 집적 회로 다이들(150) 사이의 갭들을 충전한다. 봉지재(175)는 몰딩 화합물, 몰딩 언더필, 에폭시 및/또는 수지일 수 있거나 이를 포함할 수 있으며, 임의의 적절한 공정을 사용하여 퇴적될 수 있다. 봉지화 후에, 봉지재(175)의 상단 표면은 집적 회로 다이들(150)의 상단 표면들보다 높다. 봉지재(175)는 하나의 층 또는 다중층을 포함할 수 있다.
도 10에서, 봉지화 공정 후에, 봉지재(175)의 두께를 감소시키고, 이의 상단 표면의 높이를 동일하게 하기 위해 평탄화 공정이 수행된다. 각각의 공정은 또한 도 21에 도시된 바와 같은 공정 흐름(800)에서 공정(820)으로 도시된다. 집적 회로 다이들(150)의 반도체 기판(152)(도 7)의 두께 또한 박형화될 수 있다. 평탄화 공정 후에, 집적 회로 다이들(150)의 상부 표면은 봉지재(175)의 상부 표면과 높이가 같을 수 있다. TSV(125)의 두께가 이미 감소되었기 때문에, 봉지재(175)의 상부 표면의 평탄성 오차에 대한 허용 오차는 관통 비아들(125)이 여전히 박형화될 필요가 있는 경우보다 더 크다. 예를 들어, 봉지재의 TTV는 300 nm보다 클 수 있다.
도 11에서, 집적 회로 다이(150)가 내장된 웨이퍼(120)는 뒤집혀서 접착 막(adhesive film)인 다이 부착 막(DAF, Die Attach Film)(182)을 통해 프레임(185)에 부착된다. 캐리어 기판(148)은, 예를 들어 이형막 상에 광 빔(예컨대, 레이저 빔)을 투사함으로써 제거되고, 광은 투명 캐리어 기판(148)을 통과한다. 각각의 공정은 공정 흐름(800)에서 공정(822)으로 예시된다. 따라서 이형막이 분해되고 웨이퍼(120)가 캐리어 기판(148)으로부터 릴리스된다. 도 11에 도시된 바와 같이, 일부 실시예들에서, 개구부들이 유전체층(136)에 형성될 수 있고, 이에 의해 본딩 패드들(132)이 노출될 수 있다. 그 후에, 커넥터들(180)이 개구부들에 형성될 수 있다. 커넥터들(180)은 전도성 커넥터들(144)(도 6)에 대해 전술한 바와 유사한 물질 및 공정을 사용하여 형성될 수 있다. 다른 실시예들에서, 커넥터들(180)은 형성되지 않을 수 있다.
그런 다음, 싱귤레이션 공정이 다이-쏘잉(die-sawing) 공정(190)을 통해 수행되어, 결합된 디바이스 다이들(122) 및 집적 회로 다이들(150)이 패키지들(195)로 분리된다. 각각의 공정은 도시된 바와 같은 공정 흐름(800)에서 공정(824)으로 도시된다. 패키지들(195)은 상이한 기술 노드를 사용하여 형성된 상이한 부분들을 가질 수 있다. 예를 들어, 디바이스 다이들(122)은 N5, N7 등의 기술 노드 테크닉을 사용하여 형성될 수 있고, 집적 회로 다이들(150)은 N3 기술 노드 테크닉을 사용하여 형성될 수 있다. 패키지들(195)은 또한 동일한 기술 노드들을 사용하여 형성되는 상이한 부분들을 가질 수 있다. DAF(182)는 세정 공정에서 제거되고, 프레임(185)으로부터 패키지들(195)을 제거한다. 결과적인 구조체가 도 12a 및 12b에 도시된다.
도 12a 및 12b에서, 일부 실시예들에 따른 패키지(195)가 도시된다. 도 12a는, 도 12b의 라인(A-A)을 따른 패키지(195)의 단면도이다. 도 12b는 패키지(195)의 평면도이다. 도 12a 및 12b에 도시된 바와 같이, 패키지들(195)은 칩렛을 형성하기 위한 하나의 집적 회로 다이(150)를 포함할 수 있다.
도 13a 및 13b에서, 다른 실시예들에 따른 패키지(195')가 도시된다. 도 13a는, 도 13b의 라인(A-A)을 따른 패키지(195')의 평면도이다. 도 13b는 도 13a의 패키지(195')의 평면도이다. 도 13a 및 13b에 도시된 바와 같이, 패키지(195')는 도 12a 및 12b의 패키지(195)와 유사하지만, 칩렛을 형성하기 위해 2개의 집적 회로 다이들(150)을 포함할 수 있다. 2개의 집적 회로 다이들(150)은 동일한 기능 또는 상이한 기능들을 가질 수 있고, 디바이스 다이(122)는 하나의 집적 회로 다이(150) 내의 접촉부들을 다른 집적 회로 다이(150)에 연결하는 역할을 할 수 있다.
도 14a 및 14b에서, 다른 실시예들에 따른 패키지(195")가 도시된다. 도 14a는, 도 14b의 라인(A-A)을 따른 패키지(195")의 평면도이다. 도 14a 및 14b에 도시된 바와 같이, 패키지(195")는 도 12a 및 12b의 패키지(195)와 유사하지만, 칩렛을 형성하기 위해 다른 배수의(도시된 실시예에서, 4개)의 집적 회로 다이들(150)을 포함할 수 있다. 다양한 집적 회로 다이들(150)은 동일한 기능 또는 상이한 기능들 또는 이들의 조합을 가질 수 있다. 디바이스 다이(122)는 하나의 집적 회로 다이(150) 내의 접촉부들을 다른 집적 회로 다이(150)에 연결하는 역할을 할 수 있다.
도 15 내지 도 18은, 통합 팬 아웃(InFO, Integrated Fan-Out) 패키지의 칩렛 디바이스 다이로 패키지(195), 패키지(195') 또는 패키지(195")를 사용하여 InFO 패키지를 형성하는 중간 단계들을 도시한다. 간결성을 위해, 이들 패키지의 임의의 변형예가 단순히 패키지들(195)로 지칭될 것이다. 대응하는 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에 개략적으로 반영된다.
도 15에서, 캐리어 기판(202)이 제공되고, 이형층(204)이 캐리어 기판(202) 상에 형성된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(902)으로 예시된다. 캐리어 기판(202)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(202)은, 다수의 패키지들이 캐리어 기판(202) 상에 동시에 형성될 수 있도록 웨이퍼일 수 있다.
이형층(204)은 폴리머계 물질로 형성될 수 있으며, 이는 후속 단계에서 형성될 위에 놓인 구조체로부터 캐리어 기판(202)과 함께 제거될 수 있다. 일부 실시예들에서, 이형층(204)은 가열될 때 접착 특성을 잃는 에폭시계 열-방출 물질, 예를 들어 광-열-변환(LTHC, Light-To-Heat-Conversion) 이형 코팅물이다. 다른 실시예들에서, 이형층은 자외선(UV) 글루일 수 있으며, 이는 자외선에 노출될 때 접착 특성을 잃는다. 이형층(254)은 액체로서 분배되고 경화될 수 있거나, 캐리어 기판(202) 상에 적층된 라미네이트 막일 수 있거나, 또는 이와 유사한 것일 수 있다. 이형층의 상단 표면의 높이를 동일하게(leveled) 할 수 있고 높은 평탄도를 가질 수 있다.
도 15에서, 후측 재분배 구조체(206)가 이형층(204) 상에 형성될 수 있다. 각각의 공정은 또한 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(902)으로 예시된다. 도시된 실시예에서, 후측 재분배 구조체(206)는 유전체층(208), 금속화 패턴(210)(때때로 재분배층 또는 재분배 라인으로 지칭됨) 및 유전체층(212)을 포함한다. 후측 재분배 구조체(206)는 선택적이다. 일부 실시예들에서, 금속화 패턴들이 없는 유전체층이 후측 재분배 구조체(206) 대신에 이형층(204) 상에 형성된다.
유전체층(208)이 이형층(204) 상에 형성될 수 있다. 유전체층(208)의 하단 표면은 이형층(204)의 상단 표면과 접촉할 수 있다. 일부 실시예들에서, 유전체층(208)은, 폴리벤족사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예들에서, 유전체층(208)은, 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, 포스포 실리케이트 유리(PSG, phosphosilicate glass), 보로 실리케이트 유리(BSG, borosilicate glass), 붕소-도핑된 포스포 실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등, 또는 이들의 조합으로 형성될 수 있다. 유전체층(208)은 스핀 코팅, CVD, 라미네이팅 등과 같은 임의의 허용 가능한 퇴적 공정 또는 이들의 조합에 의해 형성될 수 있다.
금속화 패턴(210)이 유전체층(208) 상에 형성될 수 있다. 금속화 패턴(210)을 형성하기 위한 예로서, 씨드층이 유전체층(208) 위에 형성된다. 일부 실시예들에서, 씨드층은 단일층 또는 상이한 물질로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예들에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은 예를 들어 PVD 등을 사용하여 형성할 수 있다. 이어서, 포토 레지스트(미도시)가 형성되고 씨드층 상에서 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(210)에 대응한다. 패터닝 단계는, 씨드층을 노출시키도록 포토 레지스트를 통해 개구부들을 형성한다. 포토 레지스트의 개구부들에 그리고 씨드층의 노출된 부분들 상에 전도성 물질이 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 전도성 물질이 위에 형성되지 않은 포토 레지스트 및 씨드층의 부분들이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 씨드층의 노출된 부분들이 제거된다. 씨드층 및 전도성 물질의 나머지 부분들은 금속화 패턴(210)을 형성한다.
유전체층(212)이 금속화 패턴(210) 및 유전체층(208) 상에 형성될 수 있다. 일부 실시예들에서, 유전체층(212)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB와 같은 감광성 물질일 수 있는 폴리머로 형성될 수 있다. 다른 실시예들에서, 유전체층(212)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등, 또는 이들의 조합으로 형성될 수 있다. 유전체층(212)은 스핀 코팅, CVD, 라미네이팅 등과 같은 임의의 허용 가능한 퇴적 공정 또는 이들의 조합에 의해 형성될 수 있다. 그런 다음, 유전체층(212)은 금속화 패턴(210)의 부분들을 노출시키는 개구부들을 형성하도록 패터닝된다. 패터닝 단계는, 유전체층(212)이 감광성 물질인 경우, 유전체층(212)을 빛에 노출시키거나 또는 예를 들어 이방성 에칭을 사용하여 에칭하는 것과 같은 허용 가능한 공정에 의해 형성될 수 있다. 유전체층(212)이 감광성 물질이면, 유전체층(212)은 노출 후에 현상될 수 있다.
일부 실시예들에서, 후측 재분배 구조체(206)는 임의의 개수의 유전체층 및 금속화 패턴을 포함할 수 있다. 더 많은 유전체층들과 금속화 패턴들이 형성되어야 하는 경우, 위에서 논의된 단계 및 공정이 반복될 수 있다. 금속화 패턴들은 하나 이상의 전도성 엘리먼트를 포함할 수 있다. 전도성 엘리먼트는, 금속화 패턴이 형성되는 동안, 아래에 놓인 유전체층의 표면 위에 그리고 아래에 놓인 유전체층의 개구부에 금속화 패턴의 씨드층 및 전도성 물질을 형성함으로써 형성될 수 있으며, 이에 따라 다양한 전도성 라인들을 상호 연결하고 전기적으로 커플링할 수 있다.
관통 비아들(216)이 재분배 구조체(206)의 개구부들에 형성되고 후측 재분배 구조체(206)의 최상단 유전체층(예를 들어, 유전체층(212))으로부터 멀리 연장된다. 관통 비아들(216)을 형성하기 위한 예로서, 씨드층(미도시)이 후측 재분배 구조체(206) 위에, 예를 들어, 개구부들(214)에 의해 노출된 유전체층(212) 및 금속화 패턴들(210)의 부분들 상에 형성된다. 일부 실시예들에서, 씨드층은 단일층 또는 상이한 물질로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층이다. 특정 실시예에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은 예를 들어 PVD 등을 사용하여 형성할 수 있다. 이어서, 포토 레지스트(미도시)가 형성되고 씨드층 상에서 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토 레지스트의 패턴은 전도성 비아들에 대응한다. 패터닝 단계는, 씨드층을 노출시키도록 포토 레지스트를 통해 개구부들을 형성한다. 포토 레지스트의 개구부들에 그리고 씨드층의 노출된 부분들 상에 전도성 물질이 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 전도성 물질이 위에 형성되지 않은 포토 레지스트 및 씨드층의 부분들이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 씨드층의 노출된 부분들이 제거된다. 씨드층 및 전도성 물질의 나머지 부분들은 관통 비아들(216)을 형성한다.
칩렛 패키지들(195)이 접착제(218)에 의해 유전체층(212)에 접착된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(904)으로 예시된다. 접착제(218)는 패키지들(195)의 후측 상에 위치하여, 후측 재분배 구조체(206)에, 예컨대 유전체층(212)에, 패키지들(195)을 접착한다. 접착제(218)는 임의의 적합한 접착제, 에폭시, 다이 부착 막(DAF, die attach film) 등일 수 있다. 접착제(218)는 패키지들(195)의 후측들에 도포될 수 있고, 후측 재분배 구조체(206)가 사용되지 않는 경우 캐리어 기판(202)의 표면 위에 도포될 수 있거나, 적용 가능한 경우 후측 재분배 구조체(206)의 상부 표면에 도포될 수 있다. 예를 들어, 접착제(218)는, 패키지들(195)을 분리하기 위해 웨이퍼(120)를 싱귤레이팅(도 11 참조)하기 전에 패키지들(195)의 후측에 도포될 수 있다. 각각의 패키지 컴포넌트(200)(예를 들어, 패키지 컴포넌트(200A)에 대응하는 패키지 영역)에 대해 하나의 패키지(195)가 도시되어 있지만, 다수개의 패키지들(195), 패키지들(195'), 또는 패키지들(195")이 임의의 조합(예를 들어, 도 18 참조)으로 사용될 수 있음을 이해해야 한다.
다음으로, 봉지재(220)가 다양한 컴포넌트들 상에 그리고 주위에 형성된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(906)으로 예시된다. 형성 후에, 봉지재(220)는 관통 비아들(216) 및 패키지들(195)을 봉지한다. 봉지재(220)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(220)는 압축 몰딩, 전사(transfer) 몰딩 등에 의해 도포될 수 있고, 관통 비아들(216) 및/또는 패키지들(195)이 매립되거나 덮이도록 캐리어 기판(202) 위에 형성될 수 있다. 봉지재(220)는 패키지들(195) 사이의 갭 영역들에 더 형성된다. 봉지재(220)는 액체 또는 반-액체 형태로 도포된 후에 경화될 수 있다. 봉지재(220)는 패키지들(195)을 측방으로 둘러싸고 패키지들(195)의 다양한 피처들의 측방 크기(extent)보다 큰 측방 크기를 갖는다.
그런 다음, 평탄화 공정이 봉지재(220) 상에 수행되어 관통 비아들(216) 및 본드 패드들(132)(예를 들어, 도 12a 참조)를 노출시킨다. 각각의 공정은 또한 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(906)으로 예시된다. 또한, 평탄화 공정은, 본드 패드들(132) 및 관통 비아들(216)이 노출될 때까지 관통 비아들(216), 유전체층(136) 및/또는 본드 패드들(132)의 물질을 제거할 수 있다. 관통 비아들(216), 본드 패드들(132), 유전체층(136) 및 봉지재(220)의 상단 표면들은, 평탄화 공정 후에 공정 변동 내에서 실질적으로 동일 평면 상에 있다. 평탄화 공정은, 예를 들어 CMP, 연삭 공정 등일 수 있다. 일부 실시예들에서, 예를 들어 관통 비아들(216) 및/또는 본드 패드들(132)이 이미 노출된 경우 평탄화가 생략될 수 있다.
다음으로, 전측 재분배 구조체(222)가 봉지재(220), 관통 비아들(216) 및 패키지들(195) 위에 형성된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(908)으로 도시된다. 전측 재분배 구조체(222)는 유전체층들(224, 228, 232 및 236); 및 금속화 패턴들(226, 230, 234)을 포함한다. 금속화 패턴들은 또한 재분배층들 또는 재분배 라인들로 지칭될 수 있다. 전측 재분배 구조체(222)는 3개의 금속화 패턴층을 갖는 예로서 도시된다. 더 많거나 더 적은 유전체층 및 금속화 패턴이 전측 재분배 구조체(222)에 형성될 수 있다. 전측 재분배 구조체(222)는 재분배 구조체(206)와 관련하여 위에서 논의된 것과 유사한 공정 및 물질을 사용하여 형성될 수 있다. 더 적은 유전체층 및 금속화 패턴이 형성되는 경우, 위에서 논의된 단계 및 공정은 생략되거나 반복될 수 있다.
UBM(238)은 전측 재분배 구조체(222)에 대한 외부 연결을 위해 형성된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(910)으로 예시된다. UBM(238)은, 유전체층(236)의 주 표면(major surface) 상에서 이를 따라 연장되는 범프 부분들을 가지며, 금속화 패턴(234)을 물리적 및 전기적으로 커플링하기 위해 유전체층(236)을 통해 연장되는 비아 부분들을 갖는다. 결과적으로, UBM(238)은 관통 비아들(216) 및 패키지(195)에 전기적으로 커플링된다. UBM(238)은 금속화 패턴(226)과 동일한 물질로 형성될 수 있다. 일부 실시예들에서, UBM(238)은 금속화 패턴들(226, 230, 234)과 상이한 크기를 갖는다.
전도성 커넥터들(250)이 UBM(238) 상에 형성될 수 있다. 각각의 공정은 또한 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(910)으로 예시된다. 전도성 커넥터들(250)은 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, 붕괴 제어형 칩 접속(controlled collapse chip connection) (C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG, Electroless Nickel-Electroless Palladium-Immersion Gold Technique) 형성 범프 등일 수 있다. 전도성 커넥터들(250)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 전도성 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터들(250)은, 증착, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조체 상에 형성되면, 원하는 범프 형상으로 물질을 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터들(250)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(구리 필라와 같은)을 포함한다. 금속 필라에는 솔더가 없을 수 있고 금속 필라는 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡층이 금속 필라들의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
패키지 컴포넌트(200A) 및 패키지 컴포넌트(200B)와 같은 완성된 통합 팬 아웃 패키지 컴포넌트들(200)은 후속 공정에서 싱귤레이팅될 수 있다. 결과적인 패키지 컴포넌트들(200)은 통합 팬 아웃 패키지(integrated fan-out package)이다. 일부 실시예들에서, 추가의 패키지 컴포넌트가 싱귤레이션 전 또는 후에 패키지 컴포넌트들(200)에 부착될 수 있다.
도 16에서, 후측 재분배 구조체(206), 예를 들어 유전체층(208)으로부터 캐리어 기판(202)을 탈착(또는 "디-본딩")하기 위해 캐리어 기판 디-본딩이 수행된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(912)으로 예시된다. 일부 실시예들에 따르면, 디-본딩 단계는, 이형층(204)이 광(light)의 열에 의해 분해되어 캐리어 기판(202)이 제거될 수 있도록, 이형층(204) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 단계를 포함한다. 그런 다음, 구조체는 뒤집혀서 테이프(255) 상에 놓인다.
패키지 컴포넌트들(200)에 제2 패키지 컴포넌트(300)를 부착하기 위해, 먼저, 전도성 커넥터들(252)이 유전체층(208)을 통해 연장되어 금속화 패턴(210)과 접촉하도록 형성되거나, 재분배 구조체(206)가 없는 실시예들에서, 전도성 커넥터들이 비아들(216)과 접촉한다. 제2 패키지 컴포넌트들(300)은 패키지 컴포넌트들(200)에 커플링된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(914)으로 도시된다. 제2 패키지 컴포넌트들(300) 중 하나가 제1 패키지 영역들(400A) 및 제2 패키지 영역들(400B)의 각각에 커플링되어, 패키지 컴포넌트들(200)의 각각의 영역에서 집적 회로 디바이스 스택(400)을 형성한다. 집적 회로 디바이스 스택(400)은 패키지 구조체 상의 통합 팬 아웃 패키지이다.
제2 패키지 컴포넌트들(300)은 예를 들어 기판(302) 및 기판(302)에 커플링된 하나 이상의 스택형 다이들(310)(예를 들어, 310A 및 310B)을 포함한다. 스택형 다이들(310)의 하나의 세트(310A 및 310B)가 도시되어 있지만, 다른 실시예들에서, 복수의 스택형 다이(310)(각각 하나 이상의 스택형 다이를 가짐)가 기판(302)의 동일한 표면에 나란히(side-by-side) 커플링되어 배치될 수 있다. 기판(302)은, 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등이 또한 사용될 수 있다. 추가적으로, 기판(302)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은, 에피택시 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(SGOI, Silicon Germanium on Insulator) 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 기판(302)은 유리 섬유 강화 수지 코어(fiberglass reinforced resin core)와 같은 절연 코어를 기반으로 한다. 코어 물질의 한 가지 예는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안예로는 비스 말레이미드-트리아진(BT, bismaleimide-triazine) 수지 또는 다른 인쇄 회로 기판(PCB, Printed Circuit Board) 물질 또는 막이 있다. 아지노모토 빌드 업 막(ABF, Ajinomoto Build-Up Film) 또는 다른 적층체와 같은 빌드 업 막이 기판(302)에 사용될 수 있다.
기판(302)은 능동 및 수동 디바이스들(미도시)을 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 제2 패키지 컴포넌트들(300)에 대한 설계의 구조적 및 기능적 요건을 이루기 위해 사용될 수 있다. 디바이스들은 임의의 적절한 방법을 사용하여 형성될 수 있다. 기판(302)은 또한 금속화층들(미도시) 및 전도성 비아들(308)을 포함할 수 있다. 일부 실시예들에서, 기판(302)에는 실질적으로 능동 및 수동 디바이스가 없다.
기판(302)은, 스택형 다이들(310)에 커플링되기 위해 기판(302)의 제1 측 상에 본드 패드들(304)을 갖고, 전도성 커넥터들(252)에 커플링되기 위해 기판(302)의 제2 측 상에 본드 패드들(306)을 가질 수 있으며, 제2 측은 제1 측과 반대편에 있다. 예시된 실시예들에서, 스택형 다이들(310)은 와이어 본드들(312)에 의해 기판(302)에 커플링되지만, 전도성 범프들과 같은 다른 연결부가 사용될 수 있다. 일 실시예에서, 스택형 다이들(310)은 스택형 메모리 다이들이다. 예를 들어, 스택형 다이(310)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈 등의 저전력(LP, low-power) 더블 데이터 레이트(DDR, Double Data Rate) 메모리 모듈과 같은 메모리 다이들일 수 있다.
스택형 다이들(310) 및 와이어 본드들(312)이 몰딩 물질(314)에 의해 봉지화될 수 있다. 몰딩 물질(314)은 예를 들어 압축 성형을 사용하여 스택형 다이들(310) 및 와이어 본드들(312) 상에 몰딩될 수 있다. 일부 실시예들에서, 몰딩 물질(314)은 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 물질 등, 또는 이들의 조합이다. 몰딩 물질(314)를 경화시키기 위해 경화 공정이 수행될 수 있고, 여기서 경화 공정은 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
제2 패키지 컴포넌트들(300)이 형성된 후에, 제2 패키지 컴포넌트들(300)은, 전도성 커넥터들(252), 본드 패드들(306) 및 후측 재분배 구조체(206)의 금속화 패턴을 통해 패키지 컴포넌트(200)에 기계적으로 그리고 전기적으로 커플링된다. 일부 실시예들에서, 스택형 다이들(310)은, 와이어 본드들(312), 본드 패드들(304 및 306), 전도성 비아들(308), 전도성 커넥터들(252), 후측 재분배 구조체(206), 관통 비아들(216) 및 전측 재분배 구조체(222)를 통해 패키지들(195)에 커플링될 수 있다.
일부 실시예들에서, 전도성 커넥터들(252)을 둘러싸는, 패키지 컴포넌트들(200) 및 제2 패키지 컴포넌트들(300) 사이에 언더필(미도시)이 형성된다. 언더필은 전도성 커넥터들(252)의 리플로우로 인한 접합부(joint)들을 보호하고 응력을 감소시킬 수 있다. 언더필은 제2 패키지 컴포넌트들(300)이 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 제2 패키지 컴포넌트들(300)이 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
싱귤레이션 공정은 스크라이브 라인 영역들을 따라, 예를 들어 제1 패키지 영역(400A)과 제2 패키지 영역(400B) 사이를 쏘잉함으로써 수행된다. 각각의 공정은 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(916)으로 예시된다. 쏘잉 단계는 제2 패키지 영역(400B)으로부터 제1 패키지 영역(400A)을 싱귤레이팅한다. 결과적인 싱귤레이팅된 집적 회로 디바이스 스택(400)은 제1 패키지 영역(400A) 또는 제2 패키지 영역(400B) 중 하나로부터 나온다. 일부 실시예들에서, 싱귤레이션 공정은 제2 패키지 컴포넌트들(300)이 패키지 컴포넌트들(200)에 커플링된 후에 수행된다. 다른 실시예들에서, 싱귤레이션 공정은, 제2 패키지 컴포넌트들(300)이 패키지 컴포넌트들(200)에 커플링되기 전에, 예컨대 캐리어 기판(202)이 디-본딩되고 전도성 커넥터들(252)이 형성된 후에 수행된다.
도 17에서, 각각의 집적 회로 디바이스 스택(400)은, 3D 패키지(600)를 형성하기 위해 전도성 커넥터들(250)을 사용하여 패키지 기판(500)에 장착될 수 있다. 각각의 공정은 또한 도 22에 도시된 바와 같은 공정 흐름(900)에서 공정(918)로 도시된다. 패키지 기판(500)은 기판 코어(502) 및 기판 코어(502) 위의 본드 패드들(504)을 포함한다. 기판 코어(502)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질들이 또한 사용될 수 있다. 추가적으로, 기판 코어(502)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택시 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판 코어(502)는 유기 기판일 수 있다. 하나의 대안적인 실시예에서, 기판 코어(502)는 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 물질의 한 가지 예는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안예로는 비스 말레이미드-트리아진(BT) 수지 또는 다른 인쇄 회로 기판(PCB) 물질 또는 막이 있다. 아지노모토 빌드 업 막(ABF) 또는 다른 적층체와 같은 빌드 업 막이 기판(302)에 사용될 수 있다.
기판 코어(502)은 능동 및 수동 디바이스들(미도시)을 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요건을 이루기 위해 사용될 수 있다. 디바이스들은 임의의 적절한 방법을 사용하여 형성될 수 있다. 기판 코어(502)는 또한 금속화층들 및 비아들을 포함하는 재분배 구조체(510)를 포함할 수 있으며, 본드 패드들(504)은 금속화층들 및 비아들에 물리적으로 및/또는 전기적으로 커플링된다.
일부 실시예들에서, 전도성 커넥터들(250)은 패키지 컴포넌트(200)를 본드 패드들(504)에 부착하기 위해 리플로우된다. 전도성 커넥터들(250)은, 기판 코어(502)의 금속화층들을 포함하는 패키지 기판(500)을 패키지 컴포넌트(200)에 전기적 및/또는 물리적으로 커플링한다. 일부 실시예들에서, 솔더 레지스트(506)가 기판 코어(502) 상에 형성된다. 전도성 커넥터들(250)은 솔더 레지스트(506)의 개구부들에 배치되어 본드 패드들(504)에 전기적 및 기계적으로 커플링될 수 있다. 솔더 레지스트(506)는 외부 손상으로부터 기판 코어(502)의 영역들을 보호하기 위해 사용될 수 있다.
전도성 커넥터들(250)은, 그 위에 형성된 에폭시 플럭스(flux)(미도시)를 가질 수 있고, 이후에, 전도성 커넥터들(250)은 패키지 컴포넌트(200)가 패키지 기판(500)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우된다. 이러한 나머지 에폭시 부분은, 전도성 커넥터들(250)의 리플로우로 인한 접합부들을 보호하고 응력을 감소시키기 위한 언더필로서 작용할 수 있다. 일부 실시예들에서, 선택적인 언더필(520)이 패키지 컴포넌트(200)와 패키지 기판(500) 사이에 형성되고 전도성 커넥터들(250)을 둘러쌀 수 있다. 언더필(520)은, 패키지 부품(200)이 부착된 후에 모세관 흐름 공정에 의해 형성될 수 있거나, 패키지 부품(200)이 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
도 18은 통합 팬 아웃 패키지 컴포넌트(200)를 사용하여 내부에 내장된 다수의 패키지(195)를 갖는 3D 패키지(600)를 도시한다. 도 18의 3D 패키지(600)를 형성하기 위한 공정은, 도 15 내지 17과 관련하여 위에서 설명된 공정과 유사하며, 이는 반복하여 설명하지 않는다.
도 19는 플립 칩 패키지(600')를 형성하기 위해 기판(700)에 본딩된 패키지들(195)을 도시한다. 패키지들(195), 패키지들(195') 또는 패키지들(195") 중 하나가 기판(700)에 본딩된 것으로 도시되어 있지만, 다수의 패키지들(195), 패키지들(195') 또는 패키지들(195")이 임의의 조합으로 사용될 수 있다는 것을 이해해야 한다. 패키지들(195), 패키지들(195') 또는 패키지들(195")은 간결성을 위해 패키지들(195)로 지칭된다. 패키지들(195)은 솔더에 의해, 또는 기판(700)과 본드 패드들(132)의 직접적인 금속 대 금속 본딩에 의해, 또는 임의의 다른 적절한 공정에 의해 본딩될 수 있다. 언더필(520)과 유사한 선택적인 언더필(720)이 본드 패드들(132)의 접합부들을 둘러싸도록 형성될 수 있다.
기판(700)은 임의의 적합한 기판일 수 있고, 유사한 구조체들을 지정하는 유사한 참조 번호를 갖는 패키지 기판(500)과 유사할 수 있다. 재분배 구조체(510)는 패키지들(195)을 수용하기 위한 접촉 패드들(706)을 포함할 수 있다. 기판(700)은, 또한, 재분배 구조체(510)과 반대편에 있는 기판 코어(502)의 측 상에 배치된 제2 재분배 구조체(710)를 포함할 수 있다. 제2 재분배 구조체(710)는, 재분배 구조체(510)를 형성하는 데 사용된 것과 유사한 공정 및 물질을 사용하여 형성될 수 있다. 기판 코어(502)는, 재분배 구조체(510)를 제2 재분배 구조체(710)에 전기적으로 커플링하는 관통 비아들(704)을 포함한다. 관통 비아들(704)은, 에칭 또는 레이저-드릴링 또는 다른 적절한 공정에 의해 기판 코어(502)에 개구부들을 형성하는 단계에 이어 개구부들을 전도성 물질로 충전하는 단계에 의해 형성될 수 있다. 또한, 배리어층 물질이 개구부들에서 전도성 물질을 둘러싸도록, 전도성 물질을 퇴적하기 전에, 배리어층 물질이 개구부들에 사용될 수 있다.
기판(700)은 또한 제2 재분배 구조체(710)에 커플링된 접촉 패드들(712)을 포함할 수 있다. 접촉 패드들(712)의 각각은 또한 그 위에 배치된 솔더 볼 또는 솔더 범프(714)를 포함하여 기판(700)의 하단부 상의 볼 그리드 어레이를 형성할 수 있다. 볼 그리드 어레이는 플립 칩 본딩에 사용될 수 있다. 솔더 범프들(714)은 솔더 물질을 패드들 상에 퇴적하는 단계 및 솔더 물질을 리플로우하는 단계에 의해 형성될 수 있다.
도 20은, 인터포저(750)에 본딩된 패키지들(195) - 그런 다음 인터포저(750)는 칩 온 웨이퍼 온 기판(CoWoS, Chip on Wafer on Substrate) 패키지(600")를 형성하기 위해 기판(700)에 본딩됨 - 을 도시한다. 패키지들(195), 패키지들(195') 또는 패키지들(195") 중 하나가 기판(700)에 본딩된 것으로 도시되어 있지만, 다수의 패키지들(195), 패키지들(195') 또는 패키지들(195")이 임의의 조합으로 사용될 수 있다. 패키지들(195), 패키지들(195') 또는 패키지들(195")은 간결성을 위해 패키지들(195)로 지칭된다. 패키지들(195)은 솔더에 의해, 또는 기판(700)과 본드 패드들(132)의 직접적인 금속 대 금속 본딩에 의해, 또는 임의의 다른 적절한 공정에 의해 본딩될 수 있다. 언더필(520)과 유사한 선택적인 언더필(720)이 본드 패드들(132)의 접합부들을 둘러싸도록 형성될 수 있다.
인터포저(750)는 기판 코어(755)를 포함한다. 기판 코어(755)는 유기 기판, 세라믹 기판, 실리콘 기판 등일 수 있다. 기판 코어(755)는 유리 섬유, 수지, 충전제, 기타 물질 및/또는 이들의 조합으로 형성될 수 있다. 일부 실시예들에서, 기판 코어(755)는 내부에 내장된 하나 이상의 수동 컴포넌트(미도시)를 포함한다. 다른 실시예들에서, 기판 코어(755)는 다른 물질 또는 컴포넌트를 포함할 수 있다.
전도성 비아들(760)은 기판 코어(755)를 통해 연장된다. 전도성 비아들(760)는 구리, 구리 합금 또는 다른 전도체와 같은 전도성 물질을 포함하고, 일부 실시예에서 배리어층, 라이너, 씨드층 및/또는 충전 물질을 포함할 수 있다. 전도성 비아들(760)은 기판 코어(755)의 일 측에서 기판 코어(755)의 다른 측으로 수직 전기 연결부를 제공한다. 예를 들어, 전도성 비아들(760)의 일부는 기판 코어(755)의 일 측의 전도성 피처들(770)과 기판 코어(755)의 반대측 상의 전도성 피처들(775) 사이에 전기적으로 커플링된다. 전도성 비아들(760)을 위한 홀들은 드릴링 공정, 포토 리소그래피 기술, 레이저 공정, 또는 다른 방법을 사용하여 형성될 수 있으며, 그런 다음 예를 들어 전도성 비아들(760)의 홀들은 전도성 물질로 충전된다.
전도성 피처들(775)은 예를 들어 전도성 패드들 또는 언더 범프 야금들(under bump metallurgies)일 수 있다. 전도성 피처들(770)은 예를 들어 볼 그리드 어레이 또는 다른 적절한 전도성 구조체일 수 있다. 인터포저(750)는 또한 기판 코어(755)의 대향 측들 상의 재분배 구조체들(780A 및 780B)을 포함할 수 있다. 재분배 구조체들(780A 및 780B)은 전도성 비아들(760)에 의해 전기적으로 커플링된다. 재분배 구조체들(780A 및 780B)의 각각은, 도 15의 재분배 구조체들(206)과 관련하여 전술한 바와 유사한 유전체층들 및 금속화 패턴들을 포함한다. 금속화 패턴들의 각각은, 각각의 유전체층의 주 표면 상에서 그를 따라 연장된 라인 부분들을 가지며, 각각의 유전체층을 통해 연장되는 비아 부분들을 갖는다.
예시된 인터포저(750)는, 다이 쏘 공정에서 싱귤레이팅된 패키지들(195)을 부착하기 위해 예시된 인터포저(750)와 유사한, 다수의 사이트를 포함하는 인터포저 웨이퍼의 일부이다. 일부 실시예들에서, 패키지들(195)이 인터포저 웨이퍼에 본딩될 수 있고, 그런 다음, 패키지들(195) 및 인터포저(750)의 조합으로 싱귤레이팅되고, 그 후 기판(700)에 본딩된다. 다른 실시예들에서, 인터포저 웨이퍼는 먼저 인터포저들(750)로 싱귤레이팅된 후에, 여기에 패키지들(195)이 본딩되고, 그런 다음 이것은 기판(700)에 본딩된다. 또 다른 실시예들에서, 인터포저(750)는 기판(700)에 본딩된 다음 패키지들(195)은 인터포저(750)에 본딩된다.
일부 실시예들에서, 기판(700)은 도 19와 관련하여 위에서 논의된 것과 유사한 피처들을 가질 수 있고, 유사한 참조 번호는 유사한 구조체를 나타낸다. 다른 실시예들은 관통 비아들(704), 제2 재분배 구조체(710), 접촉 패드들(712) 또는 솔더 범프들(714) 중 하나 이상을 생략할 수 있으며, 도 18의 패키지 기판(500)에 대해 위에서 논의된 것과 유사한 피처들을 가질 수 있다. 언더필(520)과 유사한 선택적인 언더필(790)이 전도성 피처들(770)의 접합부들을 둘러싸도록 형성될 수 있다.
상기 예시된 실시예들에서, 3 차원(3D, 3-dimensional) 패키지를 형성하기 위한 본 개시의 일부 실시예들에 따른 일부 공정들 및 피처들이 논의된다. 다른 피처들 또는 공정들 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 재분배층에, 또는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 이용 등을 허용하는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법론과 함께 이용될 수 있다.
본 개시의 실시예들은 몇몇 유리한 특징을 갖는다. 집적 회로 디바이스 다이들을 부착하기 전에 TSV를 박형화함으로써 총 두께 변화가 감소된다. 총 두께 변화의 감소는 더 나은 수율로 이어지고 따라서 제조 비용이 감소한다. 칩렛 디바이스 패키지는 첨단 기술 노드들을 사용하여 형성될 수 있으며, 덜 진보된 기술 부하(load)에서 통합 디바이스 다이와 유사한 방식으로 사용될 수 있다. 예를 들어, 본딩을 통해 적층된 2개 이상의 다이를 포함하는 다이 스택 상에 상호 연결 구조체를 형성하기 위해, 칩렛 디바이스 패키지가 InFO 공정에서 사용될 수 있다. 따라서, InFO 상호 연결 구조체는 종래의 패키지 기판을 대체할 수 있다. 칩렛 디바이스 패키지는 또한 플립(flip) 칩 패키지 또는 칩 온 웨이퍼 온 기판 패키지를 형성하는 데 사용될 수 있다.
일 실시예는, 기판에 관통 비아들의 세트를 형성하는 단계 - 관통 비아들의 세트는 기판의 두께를 부분적으로 관통함 - 를 포함하는 방법이다. 방법은 기판의 제1 측 상의 관통 비아들의 세트 위에 제1 커넥터들을 형성하는 단계를 더 포함한다. 기판의 제1 측이 캐리어에 부착되고, 관통 비아들의 세트를 노출시키도록 기판이 박형화된다. 방법은 기판의 제2 측 상의 관통 비아들의 세트 위에 제2 커넥터들을 형성하는 단계 - 제2 측은 제1 측과 반대편에 있음 - 를 더 포함한다. 방법은 제2 커넥터들에 디바이스 다이를 본딩하는 단계를 더 포함한다. 기판은 다수의 패키지들로 싱귤레이팅된다. 일 실시예에서, 방법은 제1 커넥터들 위에 유전체층을 형성하는 단계 - 캐리어에 기판의 제1 측을 부착하는 단계는 캐리어에 유전체층을 부착하는 단계를 포함함 - 를 더 포함한다. 일 실시예에서, 방법은 관통 비아들의 세트 위에 제1 상호 연결부를 형성하는 단계 - 제1 상호 연결부는 관통 비아들의 세트와 제2 커넥터들 사이에 개재됨 - 를 더 포함한다. 일 실시예에서, 방법은 캐리어에 다수의 패키지들 중 제1 패키지를 장착(mount)하는 단계; 제1 패키지 위에 재분배 구조체를 형성하는 단계; 재분배 구조체 위에 제3 커넥터들을 형성하는 단계; 및 통합 팬 아웃 패키지(integrated fan out package)로 제1 패키지 및 재분배 구조체를 싱귤레이팅하는 단계를 더 포함한다. 일 실시예에서, 다수의 패키지들로 기판을 싱귤레이팅한 후에, 다수의 패키지들의 각각은 다수의 디바이스 다이들을 포함한다. 일 실시예에서, 방법은 플립 칩 패키지(flip chip package)를 형성하기 위해, 기판에 다수의 패키지들 중 제1 패키지를 장착하는 단계를 더 포함한다. 일 실시예에서, 방법은 인터포저 웨이퍼에 다수의 패키지들 중 제1 패키지를 장착하는 단계; 기판에 인터포저 웨이퍼를 본딩하는 단계; 및 칩 온 웨이퍼 온 기판(chip on wafer on substrate) 패키지로 인터포저 웨이퍼, 기판 및 제1 패키지를 싱귤레이팅하는 단계를 더 포함한다.
다른 일 실시예는, 제1 기판의 커넥터들의 제1 세트를 테스트하는 단계 - 커넥터들의 제1 세트는 비아 구조체들의 제1 세트에 전기적으로 커플링됨 - 를 포함하는 방법이다. 방법은 캐리어에 제1 기판의 커넥터들의 제1 세트를 장착하고, 비아 구조체들의 제1 세트를 노출시키기 위해 제1 기판을 박형화하는 단계를 더 포함한다. 방법은 비아 구조체들의 제1 세트에 디바이스 다이를 전기적으로 커플링하는 단계를 더 포함한다. 제1 기판이 다수의 패키지들로 싱귤레이팅된다. 일 실시예에서, 비아 구조체들의 제1 세트는, 디바이스 다이에 가까울수록 더 좁고 디바이스 다이에서 멀수록 더 넓어지도록 테이퍼드된다. 일 실시예에서, 커넥터들의 제1 세트를 테스트하는 단계는 커넥터들의 제1 세트 상에 배치된 솔더 캡들을 프로빙하는 단계를 포함하는 것이고, 방법은, 커넥터들의 제1 세트로부터 솔더 캡들을 제거하는 단계; 및 커넥터들의 제1 세트 위에 유전체 물질을 퇴적하는 단계 - 캐리어에 커넥터들의 제1 세트를 장착하는 단계는 캐리어에 유전체 물질을 본딩하는 단계를 포함함 - 를 더 포함한다. 일 실시예에서, 방법은, 캐리어에 다수의 패키지들을 부착하는 단계; 다수의 패키지들 위에 제1 재분배층을 형성하는 단계; 제1 재분배층 위에 제1 커넥터들을 형성하는 단계; 및 통합 팬 아웃 패키지를 형성하도록 제1 재분배층, 제1 커넥터들 및 다수의 패키지들을 싱귤레이팅하는 단계를 더 포함한다. 일 실시예에서, 통합 팬 아웃 패키지는 다수의 패키지들 중 적어도 2개를 포함한다. 일 실시예에서, 방법은, 플립 칩 패키지를 형성하도록, 볼 그리드 어레이과 반대편에 있는 기판의 측 상의 기판에 다수의 패키지들 중 제1 패키지를 부착하는 단계를 더 포함한다. 일 실시예에서, 방법은, 인터포저 기판 웨이퍼에 다수의 패키지들 중 제1 패키지를 부착하는 단계;다수의 패키지 컴포넌트들로 인터포저 기판 웨이퍼를 싱귤레이팅하는 단계; 및 칩 온 웨이퍼 온 기판 패키지를 형성하도록 다수의 패키지 컴포넌트들 중 제1 패키지 컴포넌트를 부착하는 단계를 더 포함한다.
다른 실시예는 구조체에 있어서, 제1 물질층 - 제1 물질층은 관통 비아들의 제1 세트를 포함하고, 관통 비아들의 제1 세트는 상단으로부터 하단으로 더 넓어지도록 확장되는 폭을 가짐 - 을 포함하는 구조체이다. 구조체는 제1 물질층의 제1 측 위에 배치된 커넥터들의 제1 세트를 더 포함한다. 구조체는 제1 물질층의 제2 측 아래에 배치된 커넥터들의 제2 세트를 더 포함한다. 제1 반도체 디바이스는 커넥터들의 제1 세트에 커플링된다. 봉지재는 제1 반도체 디바이스를 측방으로 둘러싼다. 일 실시예에서, 구조체는 커넥터들의 제1 세트에 커플링된 하나 이상의 추가 반도체 디바이스를 더 포함한다. 일 실시예에서, 구조체는, 커넥터들의 제2 세트에 커플링된 제1 재분배 구조체 - 제1 재분배 구조체는 제1 물질층의 측방 크기보다 크게 연장되는 측방 크기를 가짐 -; 제1 물질층을 측방으로 둘러싸는 제2 봉지재; 및 제1 재분배 구조체의 하측(underside) 상에 배치된 커넥터들의 제3 세트를 더 포함하는 구조체를 더 포함한다. 일 실시예에서, 구조체는, 제1 반도체 디바이스 위에 배치된 제2 재분배 구조체; 관통 비아들의 제2 세트 - 관통 비아들의 제2 세트는 제2 재분배 구조체에 제1 재분배 구조체를 커플링함 -; 제2 재분배 구조체 위에 배치되고 제2 재분배 구조체에 전기적으로 커플링된 제2 반도체 디바이스; 및 커넥터들의 제3 세트에 물리적 및 전기적으로 커플링된 디바이스 기판을 더 포함한다. 일 실시예에서, 구조체는, 커넥터들의 제2 세트에 커플링된 디바이스 기판 - 디바이스 기판은, 플립 칩 패키지를 포함하는 볼 그리드 어레이를 포함함 - 을 더 포함한다. 일 실시예에서, 구조체는, 인터포저 기판 - 인터포저 기판은, 인터포저 기판의 제1 측에서 커넥터들의 제2 세트에 커플링됨 -; 및 디바이스 기판 - 디바이스 기판은 인터포저 기판의 제2 측에 커플링되고, 인터포저 기판의 제2 측은 인터포저 기판의 제1 측과 반대편에 있음 - 을 더 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예들의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예들의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예
1. 방법에 있어서,
기판에 관통 비아들의 세트를 형성하는 단계 - 상기 관통 비아들의 세트는 상기 기판의 두께를 부분적으로 관통함 -;
상기 기판의 제1 측 상의 상기 관통 비아들의 세트 위에 제1 커넥터들을 형성하는 단계;
캐리어에 상기 기판의 제1 측을 부착하는 단계;
상기 관통 비아들의 세트를 노출시키도록 상기 기판을 박형화하는 단계;
상기 기판의 제2 측 상의 상기 관통 비아들의 세트 위에 제2 커넥터들을 형성하는 단계 - 상기 제2 측은 상기 제1 측과 반대편에 있음 -;
상기 제2 커넥터들에 디바이스 다이를 본딩하는 단계; 및
상기 기판을 다수의 패키지들로 싱귤레이팅하는 단계를 포함하는 방법.
2. 제1항에 있어서,
상기 제1 커넥터들 위에 유전체층을 형성하는 단계 - 상기 캐리어에 상기 기판의 제1 측을 부착하는 단계는, 상기 캐리어에 상기 유전체층을 부착하는 단계를 포함함 - 를 더 포함하는 방법.
3. 제1항에 있어서,
상기 관통 비아들의 세트 위에 제1 상호 연결부를 형성하는 단계 - 상기 제1 상호 연결부는 상기 관통 비아들의 세트와 상기 제2 커넥터들 사이에 개재됨 - 를 더 포함하는 방법.
4. 제1항에 있어서,
캐리어에 상기 다수의 패키지들 중 제1 패키지를 장착(mount)하는 단계;
상기 제1 패키지 위에 재분배 구조체를 형성하는 단계;
상기 재분배 구조체 위에 제3 커넥터들을 형성하는 단계; 및
상기 제1 패키지 및 재분배 구조체를 통합 팬 아웃 패키지(integrated fan out package)로 싱귤레이팅하는 단계를 더 포함하는 방법.
5. 제1항에 있어서,
상기 제2 커넥터들에 다수의 디바이스 다이들을 본딩하는 단계 - 상기 기판을 다수의 패키지들로 싱귤레이팅한 후에, 상기 다수의 패키지들의 각각은 다수의 디바이스 다이들을 포함함 - 를 더 포함하는 방법.
6. 제1항에 있어서,
플립 칩 패키지(flip chip package)를 형성하기 위해 기판에 상기 다수의 패키지들 중 제1 패키지를 장착하는 단계를 더 포함하는 방법.
7. 제1항에 있어서,
인터포저 웨이퍼에 상기 다수의 패키지들 중 제1 패키지를 장착하는 단계;
기판에 상기 인터포저 웨이퍼를 본딩하는 단계; 및
상기 인터포저 웨이퍼, 기판 및 제1 패키지를 칩 온 웨이퍼 온 기판(chip on wafer on substrate) 패키지로 싱귤레이팅하는 단계를 더 포함하는 방법.
8. 방법에 있어서,
제1 기판의 커넥터들의 제1 세트를 테스트하는 단계 - 상기 커넥터들의 제1 세트는 비아 구조체들의 제1 세트에 전기적으로 커플링됨 -;
캐리어에 상기 제1 기판의 상기 커넥터들의 제1 세트를 장착하는 단계;
상기 비아 구조체들의 제1 세트를 노출시키기 위해 상기 제1 기판을 박형화하는 단계;
상기 비아 구조체들의 제1 세트에 디바이스 다이를 전기적으로 커플링하는 단계; 및
상기 제1 기판을 다수의 패키지들로 싱귤레이팅하는 단계를 포함하는 방법.
9. 제8항에 있어서, 상기 비아 구조체들의 제1 세트는, 상기 디바이스 다이에 가까울수록 더 좁고 상기 디바이스 다이에서 멀수록 더 넓도록 테이퍼드되는 것인 방법.
10. 제8항에 있어서, 상기 커넥터들의 제1 세트를 테스트하는 단계는 상기 커넥터들의 제1 세트 상에 배치된 솔더 캡들을 프로빙하는 단계를 포함하고, 상기 방법은,
상기 커넥터들의 제1 세트로부터 상기 솔더 캡들을 제거하는 단계; 및
상기 커넥터들의 제1 세트 위에 유전체 물질을 퇴적하는 단계 - 상기 캐리어에 상기 커넥터들의 제1 세트를 장착하는 단계는 상기 캐리어에 상기 유전체 물질을 본딩하는 단계를 포함함 - 를 더 포함하는 방법.
11. 제8항에 있어서,
캐리어에 상기 다수의 패키지들을 부착하는 단계;
상기 다수의 패키지들 위에 제1 재분배층을 형성하는 단계;
상기 제1 재분배층 위에 제1 커넥터들을 형성하는 단계; 및
통합 팬 아웃 패키지를 형성하도록 상기 제1 재분배층, 상기 제1 커넥터들 및 상기 다수의 패키지들을 싱귤레이팅하는 단계를 더 포함하는 방법.
12. 제11항에 있어서, 상기 통합 팬 아웃 패키지는 상기 다수의 패키지들 중 적어도 2개를 포함하는 것인 방법.
13. 제8항에 있어서, 플립 칩 패키지를 형성하도록, 볼 그리드 어레이와 반대편에 있는 기판의 측 상의 기판에 상기 다수의 패키지들 중 제1 패키지를 부착하는 단계를 더 포함하는 방법.
14. 제8항에 있어서,
인터포저 기판 웨이퍼에 상기 다수의 패키지들 중 제1 패키지를 부착하는 단계;
다수의 패키지 컴포넌트들로 상기 인터포저 기판 웨이퍼를 싱귤레이팅하는 단계; 및
칩 온 웨이퍼 온 기판 패키지를 형성하도록 상기 다수의 패키지 컴포넌트들 중 제1 패키지 컴포넌트를 부착하는 단계를 더 포함하는 방법.
15. 구조체에 있어서,
제1 물질층 - 상기 제1 물질층은 관통 비아들의 제1 세트를 포함하고, 상기 관통 비아들의 제1 세트는 상단으로부터 하단으로 더 넓어지도록 확장되는 폭을 가짐 -;
상기 제1 물질층의 제1 측 위에 배치된 커넥터들의 제1 세트;
상기 제1 물질층의 제2 측 아래에 배치된 커넥터들의 제2 세트;
상기 커넥터들의 제1 세트에 커플링된 제1 반도체 디바이스; 및
상기 제1 반도체 디바이스를 측방으로 둘러싸는 봉지재를 포함하는 구조체.
16. 제15항에 있어서,
상기 커넥터들의 제1 세트에 커플링된 하나 이상의 추가 반도체 디바이스를 더 포함하는 구조체.
17. 제15항에 있어서,
상기 커넥터들의 제2 세트에 커플링된 제1 재분배 구조체 - 상기 제1 재분배 구조체는 상기 제1 물질층의 측방 크기보다 더 큰 측방 크기를 가짐 -;
상기 제1 물질층을 측방으로 둘러싸는 제2 봉지재; 및
상기 제1 재분배 구조체의 하측(underside) 상에 배치된 커넥터들의 제3 세트를 더 포함하는 구조체.
18. 제17항에 있어서,
상기 제1 반도체 디바이스 위에 배치된 제2 재분배 구조체;
관통 비아들의 제2 세트 - 상기 관통 비아들의 제2 세트는 상기 제2 재분배 구조체에 상기 제1 재분배 구조체를 커플링함 -;
상기 제2 재분배 구조체 위에 배치되고 상기 제2 재분배 구조체에 전기적으로 커플링된 제2 반도체 디바이스; 및
상기 커넥터들의 제3 세트에 물리적 및 전기적으로 커플링된 디바이스 기판을 더 포함하는 구조체.
19. 제15항에 있어서,
상기 커넥터들의 제2 세트에 커플링된 디바이스 기판 - 상기 디바이스 기판은, 플립 칩 패키지를 포함하는 볼 그리드 어레이를 포함함 - 을 더 포함하는 구조체.
20. 제15항에 있어서,
인터포저 기판 - 상기 인터포저 기판은, 상기 인터포저 기판의 제1 측에서 상기 커넥터들의 제2 세트에 커플링됨 -; 및
디바이스 기판 - 상기 디바이스 기판은 상기 인터포저 기판의 제2 측에 커플링되고, 상기 인터포저 기판의 제2 측은 상기 인터포저 기판의 제1 측과 반대에 있음 - 을 더 포함하는 구조체.

Claims (10)

  1. 방법에 있어서,
    기판에 관통 비아들의 세트를 형성하는 단계 - 상기 관통 비아들의 세트는 상기 기판의 두께를 부분적으로 관통함 -;
    상기 기판의 제1 측 상의 상기 관통 비아들의 세트 위에 제1 커넥터들을 형성하는 단계;
    캐리어에 상기 기판의 제1 측을 부착하는 단계;
    상기 관통 비아들의 세트를 노출시키도록 상기 기판을 박형화하는 단계;
    상기 기판의 제2 측 상의 상기 관통 비아들의 세트 위에 제2 커넥터들을 형성하는 단계 - 상기 제2 측은 상기 제1 측과 반대편에 있음 -;
    상기 제2 커넥터들에 디바이스 다이를 본딩하는 단계; 및
    상기 기판을 다수의 패키지들로 싱귤레이팅하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 커넥터들 위에 유전체층을 형성하는 단계 - 상기 캐리어에 상기 기판의 제1 측을 부착하는 단계는, 상기 캐리어에 상기 유전체층을 부착하는 단계를 포함함 - 를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 관통 비아들의 세트 위에 제1 상호 연결부를 형성하는 단계 - 상기 제1 상호 연결부는 상기 관통 비아들의 세트와 상기 제2 커넥터들 사이에 개재됨 - 를 더 포함하는 방법.
  4. 제1항에 있어서,
    캐리어에 상기 다수의 패키지들 중 제1 패키지를 장착(mount)하는 단계;
    상기 제1 패키지 위에 재분배 구조체를 형성하는 단계;
    상기 재분배 구조체 위에 제3 커넥터들을 형성하는 단계; 및
    상기 제1 패키지 및 재분배 구조체를 통합 팬 아웃 패키지(integrated fan out package)로 싱귤레이팅하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제2 커넥터들에 다수의 디바이스 다이들을 본딩하는 단계 - 상기 기판을 다수의 패키지들로 싱귤레이팅한 후에, 상기 다수의 패키지들의 각각은 다수의 디바이스 다이들을 포함함 - 를 더 포함하는 방법.
  6. 제1항에 있어서,
    플립 칩 패키지(flip chip package)를 형성하기 위해 기판에 상기 다수의 패키지들 중 제1 패키지를 장착하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    인터포저 웨이퍼에 상기 다수의 패키지들 중 제1 패키지를 장착하는 단계;
    기판에 상기 인터포저 웨이퍼를 본딩하는 단계; 및
    상기 인터포저 웨이퍼, 기판 및 제1 패키지를 칩 온 웨이퍼 온 기판(chip on wafer on substrate) 패키지로 싱귤레이팅하는 단계를 더 포함하는 방법.
  8. 방법에 있어서,
    제1 기판의 커넥터들의 제1 세트를 테스트하는 단계 - 상기 커넥터들의 제1 세트는 비아 구조체들의 제1 세트에 전기적으로 커플링됨 -;
    캐리어에 상기 제1 기판의 상기 커넥터들의 제1 세트를 장착하는 단계;
    상기 비아 구조체들의 제1 세트를 노출시키기 위해 상기 제1 기판을 박형화하는 단계;
    상기 비아 구조체들의 제1 세트에 디바이스 다이를 전기적으로 커플링하는 단계; 및
    상기 제1 기판을 다수의 패키지들로 싱귤레이팅하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    캐리어에 상기 다수의 패키지들을 부착하는 단계;
    상기 다수의 패키지들 위에 제1 재분배층을 형성하는 단계;
    상기 제1 재분배층 위에 제1 커넥터들을 형성하는 단계; 및
    통합 팬 아웃 패키지를 형성하도록 상기 제1 재분배층, 상기 제1 커넥터들 및 상기 다수의 패키지들을 싱귤레이팅하는 단계를 더 포함하는 방법.
  10. 구조체에 있어서,
    제1 물질층 - 상기 제1 물질층은 관통 비아들의 제1 세트를 포함하고, 상기 관통 비아들의 제1 세트는 상단으로부터 하단으로 더 넓어지도록 확장되는 폭을 가짐 -;
    상기 제1 물질층의 제1 측 위에 배치된 커넥터들의 제1 세트;
    상기 제1 물질층의 제2 측 아래에 배치된 커넥터들의 제2 세트;
    상기 커넥터들의 제1 세트에 커플링된 제1 반도체 디바이스; 및
    상기 제1 반도체 디바이스를 측방으로 둘러싸는 봉지재를 포함하는 구조체.
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