KR20220021615A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220021615A
KR20220021615A KR1020200102372A KR20200102372A KR20220021615A KR 20220021615 A KR20220021615 A KR 20220021615A KR 1020200102372 A KR1020200102372 A KR 1020200102372A KR 20200102372 A KR20200102372 A KR 20200102372A KR 20220021615 A KR20220021615 A KR 20220021615A
Authority
KR
South Korea
Prior art keywords
ubm
redistribution
pad
layer
insulating layer
Prior art date
Application number
KR1020200102372A
Other languages
English (en)
Inventor
강명삼
고영찬
김정석
문경돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200102372A priority Critical patent/KR20220021615A/ko
Priority to US17/203,372 priority patent/US11581284B2/en
Publication of KR20220021615A publication Critical patent/KR20220021615A/ko
Priority to US18/166,869 priority patent/US12040297B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 일 실시예는, 절연층 및 상기 절연층 상의 재배선층을 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조, 상기 재배선 구조의 상기 제1 면으로부터 돌출된 패드 및 상기 절연층을 관통하여 상기 재배선층과 상기 패드를 연결하는 비아를 포함하는 UBM(under bump metal) 구조, 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩, 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선 구조 및 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 UBM 구조 상의 연결 범프를 포함하되, 상기 비아의 하면은 상기 패드와 접하는 제1 영역 및 상기 제1 영역과 단차를 가지며 상기 제1 영역의 외측으로 연장된 제2 영역을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 다양한 형태의 연결 범프를 통해서 기판(예, 메인 보드 등)에 실장된다. 반도체 패키지와 기판의 접속 신뢰성은 연결 범프와 반도체 패키지의 재배선층의 접속 상태에 영향을 받는다. 반도체 패키지의 보드 레벨(board level) 신뢰성 강화를 위해서 재배선층과 연결 범프의 사이에 언더 범프 금속(under-bump metal, UBM) 구조가 형성된다.
본 발명이 해결하고자 하는 과제 중 하나는, 보드 레벨 신뢰성이 우수한 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 절연층 및 상기 절연층 상의 재배선층을 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조, 상기 재배선 구조의 상기 제1 면으로부터 돌출된 패드 및 상기 절연층을 관통하여 상기 재배선층과 상기 패드를 연결하는 비아를 포함하는 UBM(under bump metal) 구조, 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩, 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선 구조 및 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 UBM 구조 상의 연결 범프를 포함하되, 상기 비아의 하면은 상기 패드와 접하는 제1 영역 및 상기 제1 영역과 단차를 가지며 상기 제1 영역의 외측으로 연장된 제2 영역을 갖는 반도체 패키지를 제공한다.
또한, 제1 절연층, 상기 제1 절연층 상의 재배선층, 상기 재배선층을 덮는 제2 절연층, 상기 제2 절연층 상의 제1 패드, 및 상기 제2 절연층을 관통하여 상기 재배선층과 상기 제1 패드를 전기적으로 연결하는 제1 비아를 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조, 상기 재배선 구조의 상기 제1 면 상에 배치되고, 상기 제1 면으로부터 돌출된 제2 패드 및 상기 제1 절연층을 관통하여 상기 재배선층과 상기 제2 패드를 연결하는 제2 비아를 포함하는 UBM 구조 및 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩을 포함하되, 상기 제2 패드의 최소폭은 상기 제1 패드 최소폭 보다 크고, 상기 제2 패드의 최소폭은 상기 제2 비아의 최소폭 보다 작은 반도체 패키지를 제공한다.
또한, 절연층, 및 상기 절연층 상의 재배선층을 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조, 상기 재배선 구조의 상기 제1 면 상에 배치되고, 상기 제1 면으로부터 돌출된 패드 및 상기 절연층을 관통하여 상기 재배선층과 상기 패드를 연결하는 비아를 포함하는 UBM 구조, 및 상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩을 포함하되, 상기 패드는 상기 제1 면에 수직한 방향으로 상기 비아와 중첩되는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 재배선층 및 비아와 접속성이 우수한 UBM 구조를 이용하여, 보드 레벨 신뢰성이 우수한 반도체 패키지를 제공할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 도 1a의 “A” 영역을 나타낸 부분 확대 단면도이다.
도 1c는 도 1a의 반도체 패키지의 일부 구성요소를 나타낸 사시도이다.
도 2a 내지 2d는 각각 도 1a의 반도체 패키지의 일부 구성요소의 변형예를 나타낸 부분 확대 단면도들이다.
도 3a 내지 3j는 도 1a의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4b는 도 4a의 반도체 패키지의 일부 구성요소를 나타낸 사시도이다.
도 4c 내지 4e는 각각 도 4b의 일부 구성요소의 변형예들을 나타낸 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 1b는 도 1a의 "A" 영역을 나타낸 부분 확대 단면도이고, 도 1c는 도 1a의 반도체 패키지(100A)의 일부 구성요소를 나타낸 사시도이다. 도 1c는 도 1의 반도체 패키지(100A)의 UBM 구조(120)의 패드(121) 부분을 도시한다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(100A)는 재배선 구조(110), UBM 구조(120), 반도체 칩(130), 봉합재(140), 및 연결 범프(160)를 포함할 수 있다.
재배선 구조(110)는 제1 면(S1) 및 제1 면(S1)의 반대측인 제2 면(S2)을 가지며, 절연층(111), 재배선층(112), 제1 비아(또는 재배선 비아)(113), 및 비아제1 시드층(114)을 포함할 수 있다.
절연층(111)은 수직 방향(Z 방향)으로 적층된 복수의 절연층들(111)을 포함할 수 있다. 예를 들어, 절연층(111)은 제1 절연층(111a) 및 제1 절연층(111a) 상에 적층된 한층 이상의 제2 절연층(111b)을 포함할 수 있다. 절연층(111)은 절연 물질을 포함할 수 있다. 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 또한, 절연층(111)은 PID(Photoimageable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(111)을 보다 얇게 형성할 수 있으며, 제1 비아(113)를 더욱 미세하게 형성할 수 있다. 절연층(111)이 다층인 경우, 이들은 서로 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수도 있고, 공정에 따라서 서로 다른 레벨의 절연층(111) 간의 경계가 불분명할 수도 있다.
재배선층(112)은 절연층(111) 상에 배치될 수 있다. 예를 들어, 재배선층(112)은 제1 절연층(111a) 상의 제1 재배선층(112a) 및 제2 절연층(111b) 상의 제2 재배선층(112b)을 포함할 수 있다. 재배선층(112)은 복수의 제2 절연층(111b) 중 최상측 절연층(111b) 상의 제1 패드(또는 범프 패드)(112P)를 포함할 수 있다. 제1 패드(112P)는 재배선 구조(110)의 제2 면(S2)으로부터 수직 방향(Z 방향)으로 돌출될 수 있다. 재배선층(112)은 반도체 칩(130)의 접속 패드(130P)를 팬-아웃 영역까지 재배선할 수 있다. 팬-아웃 영역이란 수직 방향(Z 방향)으로 반도체 칩(130)과 중첩되지 않는 영역이다. 재배선층(112)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 비아(113)는 절연층(111)을 관통하여 재배선층(112)에 전기적으로 연결될 수 있다. 예를 들어, 제1 비아(113)는 제2 절연층(111b)을 관통하여 제1 재배선층(112a)과 제2 재배선층(112b)을 연결하거나, 또는 서로 다른 레벨의 제2 재배선층들(112b)을 상호 연결하거나, 또는 범프 패드(112P)와 제2 재배선층(112b)을 연결할 수 있다. 제1 비아(113)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 제1 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 제1 비아(113)는 비아홀(113h)의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀(113h)의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아일 수 있다.
제1 시드층(114)은 절연층(111)과 재배선층(112) 및 제1 비아(113)의 사이에 배치될 수 있다. 제1 시드층(114)은 재배선층(112)의 하면 및 제1 비아(113)의 측면과 하면 각각의 적어도 일부를 덮을 수 있다. 제1 시드층(114)은 금속 물질, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 시드층(114)은 단층 또는 다층 구조의 박막형태를 가질 수 있다. 제1 시드층(114)은 예를 들어, 티타늄을 포함하는 제1 층과 구리를 포함하는 제2 층으로 구성될 수 있다.
UBM(under-bump metal) 구조(120)는 재배선 구조(110)의 제1 면(S1) 상에 배치되며, 제2 패드(또는 UBM 패드)(121), 제2 비아(또는 UBM 바아)(122), 및 제2 시드층(123)을 포함할 수 있다. UBM 패드(121), UBM 비아(122), 및 UBM 구조(120)와 대응하는 재배선층(112)은 일체로 형성되어, 각각의 경계가 불분명할 수 있다.
제2 패드(121)는 재배선 구조(110)의 제1 면(S1)으로부터 수직 방향(Z 방향)으로 돌출될 수 있다. 제2 패드(121)는 재배선 구조(110)의 제1 면(S1) 보다 수직 방향(Z 방향)으로 돌출된 부분으로 정의될 수 있다. 제2 패드(121)의 크기는 제1 패드(112P)의 크기 보다 클 수 있다. 예를 들어, 제1 패드(112P) 및 제2 패드(121) 각각의 높이(t1, t2) 는 약 10㎛ 내지 약 30㎛ 범위이고, 제1 패드(112P)의 직경(또는 폭)(W1)은 약 10㎛ 내지 약 50㎛ 범위이고, 제2 패드(121)의 직경(또는 폭)(W2)은 약 100㎛ 내지 약 250㎛ 범위일 수 있다. 제2 패드(121)는 30㎛ 이상의 높이(t2)를 가질 수도 있다. 제2 패드(121)와 제2 비아(122)의 접속 신뢰성을 향상시키기 위해서, 제2 패드(121)는 제2 비아(122)의 평면적 내에 형성될 수 있다. 예를 들어, 제2 패드(121)는 제1 면(S1)에 수직한 방향(Z 방향)으로 제2 비아(122)와 완전히 중첩될 수 있다. 제2 비아(122)의 적어도 일부는 제1 면(S1)에 수직한 방향(Z 방향)으로 제2 패드(121)와 중첩되지 않을 수 있다. 예를 들어, 제1 패드(112P)의 최소폭(W1)은 제1 비아(113)의 최소폭 보다 크고, 제2 패드(121)의 최소폭(W2)은 제2 비아(122)의 최소폭(W3) 보다 작고, 제2 패드(121)의 최소폭(W2)은 제1 패드(112P)의 최소폭(W1) 보다 클 수 있다. 제2 패드(121)는 재배선층(112)에 포함되는 금속 물질과 유사한 금속 물질을 포함할 수 있다.
제2 비아(122)는 절연층(111)을 관통하여 재배선층(112)과 UBM 패드(121)를 연결할 수 있다. 예를 들어, 제2 비아(122)는 제1 절연층(111a)을 관통하여 제1 재배선층(112a)과 제2 패드(121)를 연결할 수 있다. 제2 비아(122)는 제2 패드(121) 및 대응하는 재배선층(112)과 실질적으로 동일한 금속 물질로 형성될 수 있다. 제2 비아(122)는 제2 패드(121) 및 대응하는 재배선층(112)과 일체로 형성될 수 있다. 제2 비아(122)와 제2 패드(121)의 경계는 불분명할 수 있다. 제2 비아(122)는 제2 비아(122)의 측면을 둘러싸는 제1 절연층(111a)의 두께에 대응하는 부분으로 정의될 수 있다.
제2 비아(122)는 제2 패드(121)의 폭 보다 큰 폭을 가지며, 제1 재배선층(112a), 제2 패드(121), 및 연결 범프(160) 상호 간의 접속 신뢰성을 향상시킬 수 있다. 예를 들어, 제2 비아(122)의 하면의 폭은 제2 패드(121)의 상면의 폭 보다 클 수 있다. 여기서, 제2 비아(122)의 하면의 폭은 제2 비아(122)의 측면을 감싸는 시드층(123)의 폭을 포함할 수 있다. 제2 비아(122)의 하면은 제2 패드(121)와 접하는 제1 영역(122S1) 및 제1 영역(122S1)과 단차를 가지며 제1 영역(122S1)의 외측으로 연장된 제2 영역(122S2)을 가질 수 있다. 여기서, 제2 영역(122S2)은 제2 비아(122)의 측면을 감싸는 시드층(123)의 하면을 포함할 수 있다. 제2 영역(122S2)에 의해서, UBM 구조(120)와 연결 범프(160)의 접속 신뢰성을 강화할 수 있다. 제1 영역(122S1)은 재배선 구조(120)의 제2 면(S2)과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 영역(122S2)은 제1 영역(122S1) 보다 높은 레벨에 위치할 수 있다. 제2 영역(122S2)은 제1 영역(122S1)을 둘러싸며, 제1 영역(122S1)을 중심으로 약 1㎛ 내지 약 10㎛ 반경 이내의 범위일 수 있다.
제2 비아(122)는 측면이 테이퍼진 형상을 가질 수 있다. 제2 비아(122)와 제1 비아(113)는 순차적으로 형성되기 때문에, 제2 비아(122)와 제1 비아(113)는 서로 동일한 방향으로 측면이 테이퍼진 형상을 가질 수 있다. 예를 들어, 제1 비아(113) 및 제2 비아(122)는 각각 상면의 폭 보다 하면의 폭이 작아지도록 테이퍼진 형상을 가질 수 있다. 제2 비아(122)는 제1 비아(113)의 폭 보다 큰 폭을 가질 수 있다. 여기서, 제1 비아(113)의 상면 및 하면의 폭은 제1 비아(113)의 측면을 감싸는 제1 시드층(114)의 폭을 포함할 수 있다. 또한, 제2 비아(122)의 상면 및 하면의 폭은 제2 비아(122)의 측면을 감싸는 제2 시드층(123)의 폭을 포함할 수 있다.
제2 시드층(123)은 제2 비아(122)의 측면을 둘러싸며, 제1 재배선층(112a)의 하면을 덮는 제1 시드층(114)과 연속적으로 연결될 수 있다. 제2 시드층(123)은 비아홀(122h)의 내벽을 따라 컨포멀하게 형성될 수 있다. 제2 비아(122)의 하면은 제2 시드층(123)에 의해 덮이지 않고, 제2 시드층(123)으로부터 노출될 수 있다. 제2 시드층(123)의 하면은 제2 비아(122)의 제2 영역(122S2)의 일부를 구성할 수 있다. 제2 시드층(123)은 전술한 제1 시드층(114)과 실질적으로 동일한 물질로 형성될 수 있다. 예를 들어, 제2 시드층(123)은 티타늄을 포함하는 제1 층과 구리를 포함하는 제2 층을 포함할 수 있다.
반도체 칩(130)은 재배선 구조(110)의 제2 면(S2) 상에 배치되고, 재배선층(112)에 전기적으로 연결된 접속 패드(130P)를 포함할 수 있다. 반도체 칩(130)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 로직 칩은, 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC) 등을 포함할 수 있다. 메모리 칩은, 예를 들어, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 소자 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다. 반도체 칩(130)은 재배선 구조(110) 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 예를 들어, 반도체 칩(130)의 하면은 재배선 구조(110)의 상면(S2)과 이격될 수 있고, 반도체 칩(130)의 접속 패드(130P)는 별도의 연결 부재(150)를 통해서 재배선층(112) 또는 범프 패드(112P)에 연결될 수 있다. 연결 부재(150)는 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결 부재(150)는 예를 들어, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 이와 달리, 반도체 칩(130)은 재배선 구조(110) 상에 와이어 본딩(wire bonding) 방식으로 실장될 수도 있다.
봉합재(140)는 재배선 구조(110)의 제2 면(S2) 상에 배치되고, 재배선 구조(110) 및 반도체 칩(130)의 적어도 일부를 봉합할 수 있다. 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 또는 PID를 포함할 수 있다.
연결 범프(160)는 UBM 구조(120) 상에 배치되며 재배선 구조(110)의 제1 면(S1)으로부터 돌출된 제2 패드(121)에 연결될 수 있다. 연결 범프(160)는 제2 패드(121)의 하면 및 측면 각각의 적어도 일부와 제2 비아(122)의 하면의 적어도 일부를 덮을 수 있다. 연결 범프(160)는 제2 영역(122S2)에 의해 발생하는 제1 절연층(111a)과 UBM 구조(120) 사이의 공간(SR)을 채울 수 있다. 따라서, 연결 범프(160)의 접착성이 향상될 수 있다. 연결 범프(160)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(160)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 연결 범프(160)는 구리 필라(pillar) 또는 솔더볼(Solder ball)을 포함할 수 있다.
도 2a 내지 2d는 각각 도 1a의 반도체 패키지(100A)의 일부 구성요소의 변형예를 나타낸 부분 확대 단면도들이다. 도 2a 내지 2d는 도 1a의 "A" 영역에 대응하는 UBM 구조(120)의 변형예를 도시한다.
도 2a 및 2b를 참조하면, 변형예(100a, 100b)에서, UBM 패드(121)는 측면이 테이퍼진 형상을 가질 수 있다. 예를 들어, 도 2a에 도시된 바와 같이 UBM 패드(121)는 하면의 폭(W2a)이 상면의 폭(W2b)이 보다 크도록 측면이 테이퍼진 형태를 가질 수 있다. 또한, 도 2b에 도시된 바와 같이 UBM 패드(121)는 하면의 폭(W2a)이 상면의 폭(W2b)이 보다 작도록 측면이 테이퍼진 형태를 가질 수 있다.
도 2c를 참조하면, 변형예(100c)에서, 제2 영역(122S2) 내의 제2 시드층(123)의 하면(122S2-2)과 UBM 비아(122)의 하면(122S2-1)은 단차(t4)를 가질 수 있다. 제2 영역(122S2) 내의 UBM 비아(122)의 하면(122S2-1)은 UBM 비아(122) 하면의 제1 영역(122S1)과 단차(t3)를 가질 수 있다. 연결 범프(160)는 제2 영역(122S2) 내의 단차들(t3, t4)에 의해 형성된 공간을 채울 수 있다.
도 2d를 참조하면, 변형예(100d)에서, 제1 절연층(111a)을 관통하는 비아홀(122ha, 122hb)은 UBM 비아(122)가 채워진 제1 비아홀(122ha)과 UBM 비아(122) 하면의 단차(t3)에 대응하는 제2 비아홀(122hb)을 포함할 수 있다. 제2 비아홀(122hb)의 내벽은 제1 비아홀(122ha)의 내벽의 하단에서 절곡되어 연장될 수 있다. 제2 비아홀(122hb)의 내벽이 제1 면(S1)과 이루는 각(θ2)은 제1 비아홀(122ha)의 내벽이 제1 면(S1)(또는 제1 면(S1)의 연장선)과 이루는 각(θ1) 보다 클 수 있다. 제2 비아홀(122hb)의 내벽의 각(θ2)은 45° 내지 90° 범위일 수 있다. 예를 들어, 제1 비아홀(122ha)은 하부로 갈수록 폭이 좁아질 수 있고, 제2 비아홀(122hb)은 상부와 하부의 폭(W4)이 유사하도록 내벽의 간격이 실질적으로 일정하게 유지될 수 있다.
도 3a 내지 3j는 도 1a의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 3a를 참조하면, 캐리어(10) 상에 패터닝된 포토 레지스트(PR)를 형성할 수 있다. 캐리어(10)는 캐리어 바디(11)와 캐리어 바디(11) 상의 금속층(12)을 포함할 수 있다. 금속층(12)은 금속 물질을 포함할 수 있다. 금속층(12)은 예를 들어, 구리를 포함하는 단층 구조 또는 실리콘과 에폭시 수지 등의 이형층 상에 티타늄 및 구리가 적층된 다층 구조를 가질 수 있다. 캐리어 바디(11)와 금속층(12)의 재료가 특별히 한정되는 것은 아니다. 포토 레지스트(PR)는 포토 리소그래피 공정에 의해 패터닝될 수 있다.
도 3b를 참조하면, 도 3a의 포토 레지스트(PR)의 패턴에 대응하는 희생 금속층(20)을 형성할 수 있다. 희생 금속층(20)은 도 3a의 포토 레지스트(PR)의 사이를 채우도록 형성될 수 있다. 희생 금속층(20)은 도금 공정에 의해 형성될 수 있다. 도 3a의 포토 레지스트(PR)는 희생 금속층(20)을 형성한 다음 제거될 수 있다. 포토 레지스트(PR)는 에칭 고정으로 제거될 수 있다.
도 3c를 참조하면, 희생 금속층(20) 상에 제1 절연층(111a)을 형성할 수 있다. 제1 절연층(111a)은 절연 물질을 포함하며, 예를 들어, PID를 포함할 수 있다. 제1 절연층(111a)은 희생 금속층(20)의 사이를 채우도록 형성될 수 있다.
도 3d를 참조하면, 희생 금속층(20)의 사이의 제1 절연층(111a)의 일부와 희생 금속층(20)의 표면 상의 제1 절연층(111a)의 일부를 제거할 수 있다. 제1 절연층(111a)은 포토 리소그래피 공정 및 에칭 공정을 이용하여 제거될 수 있다. 이에 따라, 제1 절연층(111a)을 관통하는 비아홀(122h)이 형성될 수 있다. 희생 금속층(20)의 상면에는 제1 절연층(111a)의 일부가 제거된 오버레이 영역(OL)이 형성될 수 있다.
도 3e를 참조하면, 제1 절연층(111a), 희생 금속층(20), 및 금속층(12)의 노출된 표면에 시드층(SL)을 형성할 수 있다. 시드층(SL)은 희생 금속층(20)의 측면, 도 3d의 오버레이 영역(OL), 및 비아홀(122h)의 내벽을 따라서 절곡된 형태로 형성될 수 있다.
도 3f를 참조하면, 도 3e의 시드층(SL) 상에 도금층을 형성할 수 있다. 도금층은 희생 금속층(20) 사이의 공간과 비아홀(122h)을 채우며, 제1 절연층(111a)의 상부까지 형성될 수 있다. 포토 리소그라피 공정 및 에칭 고정을 이용하여 제1 절연층(111a) 상부의 도금층을 패터닝한 제1 재배선층(112a)을 형성할 수 있다. 도 3e의 시드층(SL)은 패터닝 과정에서 일부 제거되어, 제1 재배선층(112a) 하면의 시드층(114)과 UBM 패드(121) 및 UBM 비아(122)를 감싸는 시드층(123')이 형성될 수 있다.
도 3g를 참조하면, 제1 절연층(111a) 상에 복수의 제2 절연층(111b), 제2 재배선층들(112b), 재배선 비아들(113)을 형성할 수 있다. 제2 재배선층들(112b)은 최상측 제2 절연층(111b) 상의 범프 패드(112P)를 포함할 수 있다. 제2 절연층들(111b)은 PID를 포함할 수 있다. 제2 재배선층들(112b) 및 재배선 비아(113)은 포토 리소그래피 공정 및 도금 공정을 이용하여 형성될 수 있다. 도금 공정에 의해 제2 재배선층(112b)의 하면과 재배선 비아(113)의 하면 및 측면을 감싸는 시드층(도 1의 "114")이 형성될 수 있다. 재배선 구조(110)의 재배선층들(112) 보다 UBM 구조(120)를 먼저 형성함으로써, UBM 패드(121)의 두께 산포를 최소화할 수 있고, 동일 피치(Pitch)에서 UBM 패드(121)의 크기를 최대화할 수 있다.
도 3h를 참조하면, 재배선 구조(110)의 제2 면(S2) 상에 반도체 칩(130)을 실장하고, 봉합재(140)를 형성할 수 있다. 반도체 칩(130)은 연결 부재(150)을 통해 범프 패드(112P)와 물리적 및 전기적으로 연결될 수 있다. 봉합재(140)는 절연물질, 예를 들어, EMC를 포함할 수 있다. 다음으로, 캐리어 바디(11)를 제거하고, 봉합재(140)의 탑면을 별도의 캐리어에 부착하여, 재배선 구조(110)의 제1 면(S1)이 상부를 향하도록 반전시킬 수 있다.
도 3i를 참조하면, 도 3h의 금속층(12) 및 희생 금속층(20)을 제거할 수 있다. 금속층(12) 및 희생 금속층(20)은 에칭 공정에 의해 제거될 수 있다. UBM 패드(121) 및 UBM 비아(122)를 감싸는 시드층(123'a, 123'b)(예, 티타늄 층)의 적어도 일부는 금속층(12) 및 희생 금속층(20)의 에칭 용액에 대한 에치 스토퍼(etch stopper) 역할을 할 수 있다. 따라서, UBM 패드(121)의 하면 및 측면을 감싸는 시드층(123'a)와 UBM 비아(122)의 하면의 감싸는 시드층(123'b)은 제1 절연층(111a)으로부터 노출될 수 있다. 에칭 용액으로는 황산(H2SO4) 및 과산화수소(H2O2)를 포함하는 황산과수 또는 수산화 칼륨(KOH) 등을 포함하는 알칼리(alkali) 용액이 사용될 수 있다.
도 3j를 참조하면, 도 3i의 시드층(123'a, 123'b)의 일부를 제거하여 UBM 패드(121)를 노출시킬 수 있다. 재배선 구조(110)의 제1 면(S1) 상으로 돌출된 부분을 UBM 패드(121)로 정의하고 제1 절연층(111a) 내에 위치하는 부분을 UBM 비아(122)로 정의한다. UBM 비아(122)의 하면은 서로 다른 레벨에 위치한 제1 영역(122S1) 및 제2 영역(122S2)을 가질 수 있다. 제2 영역(122S2)과 제1 영역(122S1)의 단차는 도 3i의 시드층(123'a, 123'b)을 제거함으로써 발생할 수 있다. 따라서, 제1 영역(122S1)과 제2 영역(122S2)의 단차의 높이(h1)는 잔존하는 시드층(123)의 두께(h2)와 실질적으로 동일할 수 있다. 이와 같이, 일 실시예에서 UBM 구조(120)는 Post assembly 단계에서 에칭 공정을 이용하여 쉽게 형성될 수 있다. 따라서, 재배선 구조(110)를 먼저 형성하고, 포토 공정 및 도금 공정으로 UBM 구조를 형성하는 경우 보다 제조 비용이 감소될 수 있다. UBM 패드(121)의 하면에는 니켈(Ni) 및 금(Au)을 포함하는 확산 방지층이 더 형성될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이고, 도 4b는 도 4a의 반도체 패키지(100B)의 일부 구성요소를 나타낸 사시도이다. 도 4b는 도 4a의 반도체 패키지(100B)의 UBM 구조(120)의 패드(121) 부분을 도시한다.
도 4a 및 4b를 참조하면, 반도체 패키지(100B)의 UBM 구조(120)는 재배선 구조(110)의 제1 면(S1)에 수직한 방향(Z 방향)으로 연장된 적어도 하나 이상의 관통홀(121H)을 갖는 제2 패드(121)를 포함할 수 있다. 예를 들어, 제2 패드(121)는 그 중심부를 관통하는 관통홀(121H)을 가질 수 있다. 이에 따라, 제2 패드(121)는 관통홀(121H)의 양측에 형성된 제1 돌출부(P1) 및 제2 돌출부(P2)를 갖는 수직 단면 형상을 가질 수 있다. 도 4b에 도시된 바와 같이, 제1 및 제2 돌출부(P1, P2)는 서로 연결되어 관통홀(121H)을 둘러싸는 형태를 가질 수 있다. 관통홀(121H)은 연결 범프(160)에 의해 채워질 수 있다. 관통홀(121H)에 의해 연결 범프(160)의 밀착성이 향상될 수 있다.
이하, 도 4c 내지 4e를 참조하여, 도 4b의 UBM 구조(120)의 변형예들을 설명한다. 도 4c 내지 4e는 각각 도 4b의 일부 구성요소의 변형예들을 나타낸 사시도이다.
도 4c를 참조하면, 변형예에서, UBM 구조(120a)는 적어도 하나의 관통홀(121Ha)을 갖는 다각형(XY면 기준) 기둥 형상을 가질 수 있다. 예를 들어, 제2 패드(121a)는 사각 기둥 형상을 가질 수 있고, 관통홀(121Ha)과 제2 비아(122a) 역시 제2 패드(121a)에 대응하는 형상을 가질 수 있다. 제2 패드(121a), 관통홀(121Ha), 및 제2 비아(122a)의 형상은 특별히 제한되지 않으며, 삼각형, 오각형 등 다양한 형태를 포함할 수 있다.
도 4d를 참조하면, 변형예에서, UBM 구조(120b)는 수직 방향(Z 방향)으로 돌출된 복수의 제2 패드들(121b)을 포함할 수 있다. 예를 들어, 복수의 제2 패드들(121b)은 하나의 제2 비아(122b)와 대응하며, 각각 제1 면(S1)과 단차를 갖는 제2 영역(122S2)에 의해 둘러싸일 수 있다. 복수의 제2 패드들(121b)의 개수, 형상은 특별히 제한되지 않으며, 도면에 도시된 것 보다 많거나 적은 수의 패드를 포함할 수 있다.
도 4e를 참조하면, 변형예에서, UBM 구조(120c)는 수평 방향(X 또는 Y 방향)으로 연장된 댐(dam) 형상을 갖는 복수의 제2 패드들(121c)을 포함할 수 있다. 예를 들어, 복수의 제2 패드들(121c)은 각각 제1 방향(Y 방향)으로 연장된 바(bar) 형상가지며, 제2 방향(X 방향)으로 서로 이격되어 배열될 수 있다. 복수의 제2 패드들(121c)은 하나의 제2 비아(122c)와 대응하며, 각각 제1 면(S1)과 단차를 갖는 제2 영역(122S2)에 의해 둘러싸일 수 있다. 복수의 제2 패드들(121c)의 개수, 형상은 특별히 제한되지 않으며, 도면에 도시된 것 보다 많거나 적은 수의 패드를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(100C)는 내부에 제2 절연층(111b)이 충진된 UBM 구조(120)를 포함할 수 있다. 제2 패드(121)는 제2 절연층(111b)이 충진되는 제1 캐비티(C1)를 가지고, 제2 비아(122)는 제2 절연층(111b)이 충진되는 제2 캐비티(C2)를 가질 수 있다. 제1 및 제2 캐비티(C1, C2)는 서로 연결될 수 있다. 제2 캐비티(C2)는 제2 비아(122)를 관통하는 관통홀 형상을 가지며, 제1 캐비티(C1)는 제2 패드(121)의 상면에 형성된 리세스(recess) 형상을 가질 수 있다. 제1 및 제2 캐비티(C1, C2)는 도 3f의 도금 과정에서 시드층(SL)의 표면 굴곡을 따라서 도금층을 컨포멀하게 도금함으로써 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 6을 참조하면, 반도체 패키지(100D)에서, 복수의 절연층들(111) 중 최외측에 위치하는 절연층들(111a, 111c)은 내측에 위치한 절연층(111b)과 다른 물질을 포함할 수 있다. 예를 들어, 복수의 절연층들(111) 중 내측에 위치한 제2 절연층(111b)은 감광성 수지(예, PID)를 포함하고, 복수의 절연층들(111) 중 외측에 위치한 제1 절연층(111a) 또는/및 제3 절연층(111c)은 에폭시 수지(예, ABF)를 포함할 수 있다. 에폭시 수지를 포함하는 제1 절연층(111a) 또는/및 제3 절연층(111c)은 외측에 배치된 재배선층(112)을 보호하는 패시베이션층 역할을 할 수 있다.
제1 절연층(111a)을 관통하는 하측 비아홀(또는 UBM 비아홀)(122h), 제2 절연층(111b)을 관통하는 내측 비아홀(113hb), 및 제3 절연층(111c)를 관통하는 상측 비아홀(113hc)은 서로 다른 방식으로 형성될 수 있다. 예를 들어, 제1 절연층(111a)과 제3 절연층(111c)이 에폭시 수지를 포함하고, 하측 비아홀 (122h)과 상측 비아홀(113hc)은 레이저 드릴을 이용하여 형성될 수 있다. 제2 절연층(111b)은 감광성 수지를 포함하고, 내측 비아홀(113hb)은 포토 공정을 이용하여 형성될 수 있다. 내측 비아홀(113hb)은 하측 비아홀 (122h) 및 상측 비아홀(113hc)과 비교하여 더 미세한 피치로 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(300)를 나타낸 단면도이다.
도 7을 참조하면, 반도체 패키지(300)는 제1 패키지(100E) 및 제1 패키지(100E) 상부에 결합된 제2 패키지(200)를 포함할 수 있다. 제1 패키지(100E)는, 도 1의 반도체 패키지(100A)에서, 재배선 구조(110)의 제2 면(S2) 상에 배치되는 수직 연결 구조(170)를 더 포함할 수 있다. 수직 연결 구조(170)는 적어도 일부의 표면이 봉합재(140)에 의해 커버될 수 있다. 수직 연결 구조(170)는 재배선층(112)에 전기적으로 연결될 수 있다. 수직 연결 구조(170)는 도전체가 봉합재(140)의 일부를 관통하는 포스트 형태이거나, 절연층과 도전층이 순차로 적층된 다층 기판 형태를 가질 수 있다.
수직 연결 구조(170)는 제1 패키지(100E)를 수직으로 지나는 전기 연결 경로를 제공할 수 있다. 수직 연결 구조(170)는 봉합재(140)의 개구부(142h)를 통해서 금속 범프(240)와 연결될 수 있다. 봉합재(140)는 수직 연결 구조(170)의 측면을 감싸는 제1 봉합재(141)와 제1 봉합재(141) 상의 제2 봉합재(142)를 포함할 수 있다. 제1 봉합재(141)와 제2 봉합재(142)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 봉합재(141)는 EMC를 포함하고, 제2 봉합재(142)는 PID를 포함할 수 있다. 봉합재(140)의 종류는 이에 한정되지 않으며, 제1 및 제2 봉합재(141, 142)는 서로 동일한 종류의 물질을 포함할 수도 있다. 변형예에서, 제1 봉합재(141)의 상부를 연마하여 반도체 칩의 상면을 노출시킬 수도 있다. 또한, 제2 봉합재(142) 상에는 수직 연결 구조(170)와 전기적으로 연결되는 후면 재배선층이 더 형성될 수 있다.
제2 패키지(200)는 제2 재배선 구조(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다. 제2 재배선 구조(210)는 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211a, 211b)을 포함할 수 있다. 또한, 제2 재배선 구조(210)는 내부에 재배선 패드들(211a, 211b)과 연결되는 재배선 회로(212)를 포함할 수 있다. 재배선 회로(212)는 제2 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 연결 부재를 통해서 제2 재배선 구조(210)와 전기적으로 연결될 수 있다. 연결 부재는 도전성 범프 또는 도전성 와이어를 포함할 수 있다. 예를 들어, 연결 부재는 솔더볼일 수 있다. 변형예에서 제2 반도체 칩(220)의 접속 패드(220P)는 제2 재배선 기판(210)의 상면에 직접 접촉하고, 제2 재배선 구조(210) 내부의 비아를 통해서 재배선 회로(212)에 전기적으로 연결될 수도 있다.
제2 봉합재(230)는 제1 패키지(100E)의 제1 봉합재(140)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 금속 범프(240)에 의해서 제1 패키지(100E)와 물리적 및 전기적으로 연결될 수 있다. 금속 범프(240)는 제2 재배선 구조(210) 하면의 재배선 패드(211a)를 통하여 제2 재배선 구조(210) 내부의 재배선 회로(212)와 전기적으로 연결될 수 있다. 금속 범프(240)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 절연층 및 상기 절연층 상의 재배선층을 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조;
    상기 재배선 구조의 상기 제1 면으로부터 돌출된 UBM 패드 및 상기 절연층을 관통하여 상기 재배선층과 상기 UBM 패드를 연결하는 UBM 비아를 포함하는 UBM(under bump metal) 구조;
    상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선 구조 및 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 UBM 구조 상의 연결 범프를 포함하되,
    상기 UBM 비아의 하면은 상기 UBM 패드와 접하는 제1 영역 및 상기 제1 영역과 단차를 가지며 상기 제1 영역의 외측으로 연장된 제2 영역을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 UBM 비아의 상기 제1 영역은 상기 재배선 구조의 상기 제2 면과 동일한 레벨에 위치하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 UBM 비아의 상기 제2 영역은 상기 제1 영역 보다 높은 레벨에 위치하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 UBM 비아의 상기 제2 영역은 상기 제1 영역을 중심으로 1㎛ 내지 10㎛ 반경 이내의 범위인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 연결 범프는 상기 UBM 패드의 하면 및 측면 각각의 적어도 일부와 상기 UBM 비아의 상기 하면의 적어도 일부를 덮는 반도체 패키지.
  6. 제1 절연층, 상기 제1 절연층 상의 재배선층, 상기 재배선층을 덮는 제2 절연층, 상기 제2 절연층 상의 범프 패드, 및 상기 제2 절연층을 관통하여 상기 재배선층과 상기 범프 패드를 전기적으로 연결하는 재배선 비아를 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조;
    상기 재배선 구조의 상기 제1 면 상에 배치되고, 상기 제1 면으로부터 돌출된 UBM 패드 및 상기 제1 절연층을 관통하여 상기 재배선층과 상기 UBM 패드를 연결하는 UBM 비아를 포함하는 UBM 구조; 및
    상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩을 포함하되,
    상기 UBM 패드의 최소폭은 상기 범프 패드 최소폭 보다 크고,
    상기 UBM 패드의 최소폭은 상기 UBM 비아의 최소폭 보다 작은 반도체 패키지.
  7. 제6 항에 있어서,
    상기 재배선 비아 및 상기 UBM 비아는 각각 상면의 폭 보다 하면의 폭이 작아지도록 테이퍼진 형상을 갖는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 범프 패드 및 상기 UBM 패드 각각의 높이는 10㎛ 내지 30㎛ 범위이고,
    상기 범프 패드의 최대 직경은 10㎛ 내지 50㎛ 범위이고,
    상기 UBM 패드의 최대 직경은 100㎛ 내지 250㎛ 범위인 반도체 패키지.
  9. 절연층, 및 상기 절연층 상의 재배선층을 포함하고, 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 재배선 구조;
    상기 재배선 구조의 상기 제1 면 상에 배치되고, 상기 제1 면으로부터 돌출된 UBM 패드 및 상기 절연층을 관통하여 상기 재배선층과 상기 UBM 패드를 연결하는 UBM 비아를 포함하는 UBM 구조; 및
    상기 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 반도체 칩을 포함하되,
    상기 UBM 패드는 상기 제1 면에 수직한 방향으로 상기 UBM 비아와 중첩되는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 UBM 비아의 적어도 일부는 상기 제1 면에 수직한 방향으로 상기 UBM 패드와 중첩되지 않는 반도체 패키지.
KR1020200102372A 2020-08-14 2020-08-14 반도체 패키지 KR20220021615A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200102372A KR20220021615A (ko) 2020-08-14 2020-08-14 반도체 패키지
US17/203,372 US11581284B2 (en) 2020-08-14 2021-03-16 Semiconductor package with under-bump metal structure
US18/166,869 US12040297B2 (en) 2020-08-14 2023-02-09 Methods of manufacturing semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200102372A KR20220021615A (ko) 2020-08-14 2020-08-14 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220021615A true KR20220021615A (ko) 2022-02-22

Family

ID=80223108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200102372A KR20220021615A (ko) 2020-08-14 2020-08-14 반도체 패키지

Country Status (2)

Country Link
US (2) US11581284B2 (ko)
KR (1) KR20220021615A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756870B2 (en) * 2021-04-29 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked via structure disposed on a conductive pillar of a semiconductor die
US12057424B2 (en) * 2021-05-13 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming the same
US11855004B2 (en) * 2021-06-17 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
KR20230041274A (ko) * 2021-09-17 2023-03-24 삼성전자주식회사 반도체 패키지
US20230178444A1 (en) * 2021-12-03 2023-06-08 Advanced Semiconductor Engineering, Inc. Semiconductor package structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4980709B2 (ja) 2006-12-25 2012-07-18 ローム株式会社 半導体装置
US20110266670A1 (en) 2010-04-30 2011-11-03 Luke England Wafer level chip scale package with annular reinforcement structure
TWI495051B (zh) 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
US10388584B2 (en) * 2011-09-06 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming Fo-WLCSP with recessed interconnect area in peripheral region of semiconductor die
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9721922B2 (en) 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package
US9666550B2 (en) 2014-12-16 2017-05-30 Tongfu Microelectronics Co., Ltd. Method and structure for wafer-level packaging
US9786623B2 (en) 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9917072B2 (en) 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
KR102018616B1 (ko) * 2017-07-04 2019-09-06 삼성전자주식회사 반도체 장치
US10872855B2 (en) * 2018-06-29 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package and method of fabricating the same
US10867793B2 (en) * 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of fabricating the same
KR20210087751A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 반도체 패키지
KR20210087752A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 반도체 패키지
KR102664267B1 (ko) * 2020-02-20 2024-05-09 삼성전자주식회사 반도체 패키지
KR20210120532A (ko) * 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지
US11948930B2 (en) * 2020-04-29 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of manufacturing the same
US11373971B2 (en) * 2020-06-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same

Also Published As

Publication number Publication date
US11581284B2 (en) 2023-02-14
US12040297B2 (en) 2024-07-16
US20220052006A1 (en) 2022-02-17
US20230187399A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
KR20220021615A (ko) 반도체 패키지
US20230230917A1 (en) Semiconductor package
US11545440B2 (en) Semiconductor package
US11854948B2 (en) Semiconductor package
US11881472B2 (en) Semiconductor package
CN114242708A (zh) 半导体封装
US12046562B2 (en) Semiconductor package
KR20220132070A (ko) 반도체 패키지
KR20210131548A (ko) 반도체 패키지
US20240071896A1 (en) Semiconductor package
US11894333B2 (en) Semiconductor package
US20240014139A1 (en) Semiconductor package and method of fabricating the same
US20230083493A1 (en) Semiconductor package including an encapsulant
US20240136272A1 (en) Semiconductor packages
US20240074049A1 (en) Printed circuit board
US20240347437A1 (en) Semiconductor package
US20230260926A1 (en) Semiconductor packages having fixing members
US20240178122A1 (en) Semiconductor package
KR20240010631A (ko) 반도체 패키지
KR20230030362A (ko) 반도체 패키지 및 그 제조방법
KR20230157570A (ko) 반도체 패키지
KR20230010123A (ko) 반도체 패키지
KR20240146192A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination