KR20210120532A - 반도체 패키지 - Google Patents

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KR20210120532A
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bump
undercut
width
semiconductor chip
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KR1020200037361A
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진정기
송솔지
정태화
천진호
최주일
후지사키아츠시
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    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/81801—Soldering or alloying
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 반도체 칩, 반도체 칩의 하부에 배치되는 재배선 구조체, 재배선 구조체의 하부에 배치되며 제1 폭의 상부 구조 및 제1 폭보다 작은 제2 폭의 하부 구조를 가지는 범프 패드, 상부 구조의 하면 및 하부 구조의 측면을 따라 배치되는 금속 시드층, 재배선 구조체 및 범프 패드를 둘러싸는 절연층, 및 범프 패드의 하부에 배치되는 범프 구조체를 포함하고, 상부 구조와 맞닿는 금속 시드층의 일단 및 하부 구조와 맞닿는 금속 시드층의 타단에 전부 언더컷이 형성된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술분야는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 재배선(redistribution layer)을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 장치는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자 장치에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이를 위해, 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 전극 패드가 필요하다. 이로 인해, 반도체 패키지에 포함되는 미세 사이즈의 전극 패드에 외부 접속 단자를 전기적으로 연결하기 위한 재배선이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 범프 패드에서 유발되는 불량을 감소시켜 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 반도체 칩; 상기 반도체 칩의 하부에 배치되는 재배선 구조체; 상기 재배선 구조체의 하부에 배치되며, 제1 폭의 상부 구조 및 상기 제1 폭보다 작은 제2 폭의 하부 구조를 가지는 범프 패드; 상기 상부 구조의 하면 및 상기 하부 구조의 측면을 따라 배치되는 금속 시드층; 상기 재배선 구조체 및 상기 범프 패드를 둘러싸는 절연층; 및 상기 범프 패드의 하부에 배치되는 범프 구조체;를 포함하고, 상기 상부 구조와 맞닿는 상기 금속 시드층의 일단 및 상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 전부 언더컷이 형성된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 제1 반도체 칩을 포함하는 제1 서브 패키지; 상기 제1 서브 패키지 상에 배치되고, 제2 반도체 칩을 포함하는 제2 서브 패키지; 및 상기 제1 서브 패키지 및 상기 제2 서브 패키지를 연결하는 패키지간 연결 구조체;를 포함하고, 상기 제1 서브 패키지 및 상기 제2 서브 패키지는 각각, 하부 재배선 구조체; 상기 하부 재배선 구조체의 아래에 배치되며, 제1 폭의 상부 구조 및 상기 제1 폭보다 작은 제2 폭의 하부 구조를 가지는 범프 패드; 상기 상부 구조의 하면 및 상기 하부 구조의 측면을 따라 배치되는 금속 시드층; 상기 하부 재배선 구조체 및 상기 범프 패드를 둘러싸는 하부 절연층; 및 상기 범프 패드의 아래에 배치되는 범프 구조체;를 포함하고, 상기 상부 구조와 맞닿는 상기 금속 시드층의 일단 및 상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 전부 언더컷이 형성된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 범프 구조체; 상기 범프 구조체 상에 배치되며, 상부 구조와 하부 구조가 단차를 가지는 T 형상의 범프 패드; 상기 범프 패드 상에 배치되며, 복수 층의 재배선 라인을 가지는 재배선 구조체; 상기 재배선 구조체 및 상기 범프 패드를 둘러싸는 복수 층의 절연층; 상기 상부 구조의 하면과 상기 절연층의 사이 및 상기 하부 구조의 측면과 상기 절연층의 사이에 컨포멀하게(conformally) 배치되는 금속 시드층; 상기 재배선 구조체 상에 배치되며, 상기 범프 구조체와 전기적으로 연결되는 반도체 칩;을 포함하고, 상기 금속 시드층의 일단에 제1 언더컷이 형성되고, 상기 금속 시드층의 타단에 제2 언더컷이 형성되고, 상기 제1 언더컷과 상기 제2 언더컷은 서로 직교한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 범프 패드의 형상을 개선하고 금속 시드층을 범프 패드의 측면에 형성함으로써, 범프 패드에서 유발되는 박리 불량을 감소시켜 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 효과를 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 AA 부분을 확대한 확대 단면도이다.
도 3은 도 2의 범프 패드를 나타내는 저면도이다.
도 4는 도 2의 BB 부분을 확대한 확대 단면도이다.
도 5 내지 도 7은 각각 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 일부분을 나타내는 확대 단면도이다.
도 8 내지 도 11은 각각 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 13 내지 도 29는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 30은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 AA 부분을 확대한 확대 단면도이고, 도 3은 도 2의 범프 패드를 나타내는 저면도이고, 도 4는 도 2의 BB 부분을 확대한 확대 단면도이다.
도 1 내지 도 4를 함께 참조하면, 반도체 칩(170), 반도체 칩(170)의 하부에 배치되는 재배선 구조체(140), 재배선 구조체(140)의 하부에 배치되는 범프 패드(123), 범프 패드의 측면의 일부를 따라 배치되는 금속 시드층(121), 재배선 구조체(140)와 범프 패드(123)를 둘러싸는 절연층(130), 및 범프 패드(123)의 하부에 배치되는 범프 구조체(191)를 포함하는 반도체 패키지(10)를 나타낸다.
반도체 패키지(10)는, 반도체 칩(170)의 소형화 또는 입/출력 단자의 개수가 증가할 경우, 입/출력 단자인 외부 접속 단자를 반도체 칩(170)의 주면 내에서 모두 수용하는 것에 한계가 있다. 따라서, 반도체 패키지(10)에, 반도체 칩(170)의 외주면을 형성하는 몰딩 부재(181)까지 재배선 구조체(140)를 확장하여 외부 접속 단자를 포함하는, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FO-PLP) 구조가 적용되고 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 팬-아웃 웨이퍼 레벨 패키지(FO-WLP) 중에서도, 지지 기판(101, 도 13 참조) 상에 재배선 구조체(140)를 먼저 형성하고, 형성된 재배선 구조체(140) 상에 반도체 칩(170)을 나중에 실장하는 칩 라스트(Chip-Last) 제조 방법으로 구현될 수 있다. 다만, 여기서는 이해의 편의를 위하여 형성 순서에 관계없이, 반도체 칩(170)부터 설명하기로 한다.
반도체 칩(170)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 마이크로프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 또는 FeRAM(Ferroelectric RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 반도체 칩(170)은 고대역폭 메모리(High Bandwidth Memory) 칩일 수 있다. 반도체 패키지(10)는 상기 반도체 칩(170)을 복수로 포함할 수 있다.
상기 반도체 칩(170)은, 집적 회로를 구비하는 반도체 소자를 포함하는 개념으로 이해될 수 있다. 구체적으로, 상기 반도체 칩(170)은, 서로 마주보는 활성면 및 비활성면을 구비하는 반도체 기판(171)을 포함할 수 있다. 상기 반도체 기판(171)의 상기 활성면에는 반도체 제조 공정을 통하여 상기 반도체 칩(170)의 집적 회로 기능을 구현하기 위한 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(171) 상에는, 전도성 배선과 같은 배선층, 이들 사이에 배치되는 층간 절연막, 및 개별 단위 소자가 형성될 수 있다.
또한, 상기 반도체 칩(170)은, 상기 반도체 기판(171) 상에 형성되어 상기 회로부의 기능을 외부로 확장할 수 있는 전극 패드(173)를 포함할 수 있다. 상기 전극 패드(173)는 반도체 기판(171)의 활성면 상에 형성된 보호층에 의하여 주변부가 덮이고, 중심부가 오픈될 수 있다. 상기 보호층은 반도체 기판(171)의 활성면의 반도체 소자를 물리적 및 화학적으로 보호할 수 있다. 상기 보호층은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기 절연 물질, 절연성 폴리머와 같은 유기 절연 물질, 또는 이들의 조합으로 구성되는 절연 물질을 포함할 수 있다.
상기 전극 패드(173)는 예를 들어, 사각형, 육각형, 팔각형 등의 다각형이거나, 원형 또는 타원형일 수 있다. 상기 전극 패드(173)는 전기적 및 기계적 스트레스를 견딜 수 있도록 일정 크기 이상으로 형성될 수 있다. 이하에서, 상기 전극 패드(173)가 형성된 면을 상기 반도체 칩(170)의 하면으로 지칭하도록 한다. 상기 전극 패드(173)의 하부에는 솔더 범프(175)가 배치될 수 있다.
몰딩 부재(181)는 반도체 칩(170)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩 부재(181)는 에폭시 몰드 컴파운드(epoxy mold compound), 레진(resin) 등으로 이루어질 수 있다. 또한, 상기 몰딩 부재(181)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩 부재(181)는 반도체 칩(170)의 상면을 외부로 노출시킬 수 있도록, 상기 반도체 칩(170)의 측면만을 감쌀 수도 있다. 상기 몰딩 부재(181)는 반도체 패키지(10)의 외형을 구성할 수 있으며, 상기 몰딩 부재(181)를 이용하여 재배선 구조체(140)가 확장 배치될 수 있다.
상부 패드(161) 및 상기 상부 패드(161)를 둘러싸는 상부 보호층(151)이 솔더 범프(175)의 하부에 배치될 수 있다. 상기 상부 패드(161)는 상기 상부 보호층(151)의 개구부에 위치할 수 있다. 일부 실시예들에서, 상기 상부 보호층(151)은 무기 절연 물질, 유기 절연 물질, 또는 이들의 조합으로 구성되는 절연 물질을 포함할 수 있다.
재배선 구조체(140)는 단층 또는 복수 층의 금속 배선층으로 형성될 수 있다. 예를 들어, 상기 재배선 구조체(140)는 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 재배선 구조체(140)는 전기 도금 공정으로 형성될 수 있다.
상기 재배선 구조체(140)는, 테이퍼진(tapered) 역사다리꼴 형태의 비아 및 상기 비아의 상면과 접하는 재배선 라인(141 내지 144)을 포함할 수 있다. 상기 재배선 라인(141 내지 144) 각각은, 제1 방향(X 방향) 및 상기 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)으로 형성된 평면을 따라 배치될 수 있다. 또한, 상기 재배선 라인(141 내지 144)은 상기 제1 방향(X 방향) 및 상기 제2 방향(Y 방향)에 모두 수직한 제3 방향(Z 방향)을 따라 복수 층으로 배치될 수 있다. 상기 비아의 폭은 반도체 칩(170)으로부터 상기 제3 방향(Z 방향)으로 멀어질수록 좁아지는 형태로 형성될 수 있다. 이는 재배선 구조체(140) 상에 반도체 칩(170)을 나중에 실장하는 칩 라스트 제조 방법에 따른 특징일 수 있다.
상기 재배선 구조체(140)는 절연층(130)의 사이에 4개의 층으로 구성되는 재배선 라인(141 내지 144)을 포함할 수 있다. 다만, 상기 재배선 구조체(140)는 이보다 더 많거나 더 적은 층수의 재배선 라인(141 내지 144)을 포함할 수 있다.
상기 재배선 라인(141 내지 144)은 범프 패드(123)를 반도체 칩(170)의 전극 패드(173)에 전기적으로 연결하는 역할을 수행할 수 있다. 구체적으로 설명하면, 반도체 칩(170)의 전극 패드(173)와 상부 패드(161)의 사이에 솔더 범프(175)가 배치되어, 전극 패드(173)와 상부 패드(161)는 전기적으로 연결될 수 있다. 상부 패드(161)의 아래에 제1 재배선 라인(141)이 배치되고, 상부 패드(161)와 제1 재배선 라인(141)은 직접 연결될 수 있다. 제1 재배선 라인(141)의 아래에 제2 재배선 라인(142)이 배치되고, 제1 재배선 라인(141)과 제2 재배선 라인(142)은 직접 연결될 수 있다. 마찬가지로, 제2 재배선 라인(142)의 아래에 제3 재배선 라인(143)이 배치되고, 제3 재배선 라인(143)의 아래에 제4 재배선 라인(144)이 배치되어 직접 연결될 수 있다. 여기서, 제4 재배선 라인(144)의 아래에 범프 패드(123)가 배치되고, 제4 재배선 라인(144)과 범프 패드(123)는 직접 연결될 수 있다.
또한, 절연층(130)이 재배선 구조체(140)의 주위에 단층 또는 복수 층의 절연 보호층으로 형성될 수 있다. 상기 절연층(130)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 감광성 폴리이미드로 형성될 수 있다. 따라서, 상기 절연층(130)은 폴리머층으로 지칭될 수 있다. 다만, 상기 절연층(130)을 구성하는 물질이 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(130)은 실리콘산화물 또는 실리콘질화물로 구성될 수 있다.
상기 절연층(130)은 상부 보호층(151)의 아래에 제1 절연층(131)이 배치되고, 제1 절연층(131)은 제1 재배선 라인(141) 상면의 일부를 오픈시키는 개구부를 포함할 수 있다. 제1 절연층(131)의 아래에 제2 절연층(132)이 배치되고, 제2 절연층(132)은 제2 재배선 라인(142) 상면의 일부를 오픈시키는 개구부를 포함할 수 있다. 마찬가지로, 제2 절연층(132)의 아래에 제3 절연층(133)이 배치되고, 제3 절연층(133)의 아래에 제4 절연층(134)이 배치되고, 제4 절연층(134)의 아래에 제5 절연층(135)이 배치될 수 있다. 제5 절연층(135)의 아래에 하부 보호층(111)이 배치되고, 하부 보호층(111)은 범프 패드(123)의 하면을 오픈시키는 개구부를 포함할 수 있다.
범프 패드(123)는 재배선 구조체(140)를 통하여 반도체 칩(170)의 개별 단위 소자와 전기적으로 연결되어, 반도체 칩(170)의 회로부의 기능을 범프 구조체(191)에 전기적으로 연결할 수 있다. 즉, 상기 범프 패드(123)는 언더 범프 메탈(Under Bump Metal, UBM)으로도 불릴 수 있다. 일부 실시예들에서, 상기 범프 패드(123)는 구리(Cu) 패드일 수 있다. 또한, 상기 범프 패드(123)의 두께(123H)는 약 3㎛ 내지 약 15㎛일 수 있으나, 이에 한정되는 것은 아니다.
상기 범프 패드(123)는 재배선 구조체(140)의 제4 재배선 라인(144)에 접촉하는 상부 구조(123T) 및 범프 구조체(191)에 접촉하는 하부 구조(123B)로 구성될 수 있다. 상기 범프 패드(123)에서 상부 구조(123T)의 제1 폭(W1)은 하부 구조(123B)의 제2 폭(W2)보다 클 수 있다. 즉, 상기 범프 패드(123)는 T 형상을 가지며, 상기 범프 패드(123)의 측면은 단차를 가질 수 있다. 일부 실시예들에서, 상기 제1 폭(W1)의 수치는 상기 제2 폭(W2)의 수치에 약 2㎛를 더한 값보다 크고, 상기 제1 폭(W1)의 수치는 상기 제2 폭(W2)의 수치의 4배보다 작은 값을 만족시키는 범위에서 결정될 수 있다. 다만, 상기 제1 폭(W1)의 수치가 이에 한정되는 것은 아니다.
상기 범프 패드(123)의 상부 구조(123T) 및 하부 구조(123B)는 동일한 중심축(123C)을 가질 수 있다. 즉, 상부 구조(123T)의 중심과 하부 구조(123B)의 중심은 제3 방향(Z 방향)으로 정렬될 수 있다. 또한, 상기 하부 구조(123B)의 하면의 레벨과 상기 하부 보호층(111)의 최하면의 레벨은 서로 실질적으로 동일할 수 있다. 일부 실시예들에서, 상기 범프 패드(123)의 상부 구조(123T) 및 하부 구조(123B) 각각은 원기둥 형상을 가질 수 있다. 다른 실시예들에서, 상기 범프 패드(123)의 상부 구조(123T) 및 하부 구조(123B) 각각은 임의의 형상, 예를 들어, 사각 기둥 형상을 가질 수 있다.
금속 시드층(121)이 범프 패드(123)와 하부 보호층(111)의 사이에 배치될 수 있다. 구체적으로, 상기 금속 시드층(121)이 범프 패드(123)의 측면의 일부 및 상기 하부 보호층(111) 상면의 일부에 컨포멀하게(conformally) 배치될 수 있다. 상기 금속 시드층(121)은 약 100Å 내지 약 20,000Å의 두께를 가지도록, 물리적 기상 증착(Physical Vapor Deposition) 공정에 의하여 형성할 수 있다. 상기 금속 시드층(121)은 예를 들어, 티타늄(Ti), 티타늄텅스텐(TiW), 및 크롬(Cr) 중에서 선택된 적어도 하나를 포함하는 금속이나, 이의 합금으로 형성될 수 있다.
상기 금속 시드층(121)은 범프 패드(123)를 형성하기 위한 시드(seed)로 기능할 수 있다. 즉, 상기 금속 시드층(121)은 상기 범프 패드(123)를 전기 도금 공정으로 형성하는 경우 전류가 흐를 수 있는 경로를 제공하여, 상기 금속 시드층(121)의 상부에 상기 범프 패드(123)가 형성될 수 있도록 할 수 있다. 일부 실시예들에서, 상기 금속 시드층(121)과 상기 범프 패드(123)는 서로 상이한 물질로 구성될 수 있다. 예를 들어, 상기 금속 시드층(121)이 티타늄(Ti)으로 형성되고, 상기 범프 패드(123)는 구리(Cu)로 형성될 수 있다. 이 경우, 상기 금속 시드층(121)과 상기 범프 패드(123)는 계면을 형성할 수 있다.
상기 금속 시드층(121)은 상기 범프 패드(123)의 상부 구조(123T)의 하면 및 하부 구조(123B)의 측면을 따라 배치될 수 있다. 상기 상부 구조(123T)와 맞닿는 상기 금속 시드층(121)의 일단에는 제1 언더컷(121C1)이 형성되고, 상기 하부 구조(123B)와 맞닿는 상기 금속 시드층(121)의 타단에는 제2 언더컷(121C2)이 형성될 수 있다. 상기 제1 언더컷(121C1)은 제1 방향(X 방향)으로 형성되고, 상기 제2 언더컷(121C2)은 제3 방향(Z 방향)으로 형성될 수 있다. 즉, 상기 제1 언더컷(121C1)과 상기 제2 언더컷(121C2)은 서로 수직할 수 있다. 여기서, 상기 제1 언더컷(121C1)의 제1 길이(C1)는 최대 약 2㎛이고, 상기 제2 언더컷(121C2)의 제2 길이(C2)는 최대 약 3㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
범프 구조체(191)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다. 일부 실시예들에서, 상기 범프 구조체(191)를 구성하는 물질은 주석(Sn)을 포함하는 무연 솔더(lead free solder)가 사용될 수 있다. 상기 범프 구조체(191)를 통하여, 반도체 패키지(10)가 인쇄회로기판(printed circuit board, PCB)과 같은 외부 장치에 연결될 수 있다. 상기 범프 구조체(191)는 범프 패드(123)를 통하여 재배선 구조체(140)에 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 범프 구조체(191)는 상기 하부 구조(123B)의 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 이 경우, 상기 제1 언더컷(121C1)은 상기 절연층(130)이 채우고, 상기 제2 언더컷(121C2)은 상기 범프 구조체(191)가 채울 수 있다. 상기 범프 구조체(191)는 상기 하부 구조(123B)의 하면과 접촉하되, 상기 하부 보호층(111)의 하면과는 접촉하지 않도록 배치될 수 있다. 또한, 상기 범프 구조체(191)는 상기 제2 언더컷(121C2)을 통하여 상기 하부 구조(123B)의 측면 및 상기 하부 보호층(111)의 측면과 접촉할 수 있다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 장치는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자 장치에 사용되는 반도체 칩(170)의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이를 위해, 미세 피치의 연결 단자를 가지는 반도체 칩(170)이 요구되며, 한정적인 반도체 패키지(10)의 구조 내에 고용량의 반도체 칩(170)을 실장하기 위해서는 미세 사이즈의 전극 패드(173)가 필요하다. 이로 인해, 반도체 패키지(10)에 포함되는 미세 사이즈의 전극 패드(173)에 외부 접속 단자인 범프 구조체(191)를 전기적으로 연결하기 위한 재배선 구조체(140)가 요구되고 있다. 다만, 최근 초미세 공정으로 반도체 패키지(10)를 제작하면서, 범프 패드(123)와 하부 보호층(111) 사이의 박리 현상으로 인하여, 범프 구조체(191)가 탈락하는 문제점이 발생하고 있다.
이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 범프 패드(123)를 T 형상으로 형성하고 금속 시드층(121)을 범프 패드(123)와 하부 보호층(111)의 사이에 형성함으로써, 범프 패드(123)와 하부 보호층(111)의 사이에서 유발되는 박리 불량을 감소시킬 수 있다. 또한, 금속 시드층(121)의 제2 언더컷(121C2)을 통하여 범프 패드(123)와 범프 구조체(191)의 접합 면적을 넓혀 접합 강도를 크게 할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 신뢰성이 향상되어 생산성 및 경제성이 향상될 수 있다.
도 5 내지 도 7은 각각 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 일부분을 나타내는 확대 단면도이다.
이하에서 설명하는 반도체 패키지(20, 30, 40)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 4에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 범프 패드(123)의 하면에 부착되는 범프 구조체(291)를 포함하는 반도체 패키지(20)를 나타낸다.
반도체 패키지(20)에 포함되는 범프 구조체(291)는 솔더 볼 또는 솔더 범프일 수 있다. 상기 범프 구조체(291)를 통하여, 반도체 패키지(20)가 인쇄회로기판과 같은 외부 장치에 연결될 수 있다. 상기 범프 구조체(291)는 범프 패드(123)를 통하여 재배선 구조체(140, 도 1 참조)에 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 범프 구조체(291)는 상기 하부 구조(123B)의 제2 폭(W2)과 같거나 작은 제4 폭(W4)을 가질 수 있다. 이 경우, 상기 제1 언더컷(121C1)은 상기 절연층(130)이 채우고, 상기 제2 언더컷(121C2)은 빈 공간으로 남을 수 있다. 상기 범프 구조체(291)는 상기 하부 구조(123B)의 하면과 접촉하되, 상기 하부 보호층(111)과는 접촉하지 않도록 배치될 수 있다. 또한, 상기 범프 구조체(291)는 상기 제2 언더컷(121C2)에 의하여 상기 하부 구조(123B)의 측면 및 상기 하부 보호층(111)의 측면과 이격될 수 있다.
도 6을 참조하면, 상면이 오목하게 라운드진 범프 패드(323)를 포함하는 반도체 패키지(30)를 나타낸다.
범프 패드(323)는 재배선 구조체(140, 도 1 참조)에 접촉하는 상부 구조(323T) 및 범프 구조체(191)에 접촉하는 하부 구조(323B)를 포함할 수 있다. 상기 범프 패드(323)에서 상부 구조(323T)의 폭은 하부 구조(323B)의 폭보다 클 수 있다. 즉, 상기 범프 패드(323)는 T 형상을 가지며, 상기 범프 패드(323)의 측면은 단차를 가질 수 있다.
상기 범프 패드(323)의 상부 구조(323T)는 오목하게 라운드진 굴곡면(323R)을 가지도록 형성될 수 있다. 이는 상기 범프 패드(323)의 형성 공정에서 기인하는 특징일 수 있다.
도 7을 참조하면, 상면이 볼록하게 라운드진 범프 패드(423)를 포함하는 반도체 패키지(40)를 나타낸다.
범프 패드(423)는 재배선 구조체(140, 도 1 참조)에 접촉하는 상부 구조(423T) 및 범프 구조체(191)에 접촉하는 하부 구조(423B)를 포함할 수 있다. 상기 범프 패드(423)에서 상부 구조(423T)의 폭은 하부 구조(423B)의 폭보다 클 수 있다. 즉, 상기 범프 패드(423)는 T 형상을 가지며, 상기 범프 패드(423)의 측면은 단차를 가질 수 있다.
상기 범프 패드(423)의 상부 구조(423T)는 볼록하게 라운드진 굴곡면(423R)을 가지도록 형성될 수 있다. 이는 상기 범프 패드(423)의 형성 공정에서 기인하는 특징일 수 있다.
도 8 내지 도 11은 각각 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하에서 설명하는 반도체 패키지(50, 60, 70, 80)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 4에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 반도체 칩(170)의 상면에 상부 재배선 구조체(540)를 형성하고, 상기 상부 재배선 구조체(540) 상에 제2 반도체 칩(570)을 실장하는 반도체 패키지(50)를 나타낸다.
반도체 패키지(50)는 몰딩 부재(181)를 관통하는 관통 전극(163)을 포함할 수 있다. 상기 몰딩 부재(181)에 의하여, 반도체 칩(170) 및 관통 전극(163)의 측면은 덮이고 상면은 노출된다. 일부 실시예들에서, 상기 몰딩 부재(181)가 반도체 칩(170) 및 관통 전극(163)을 덮도록 형성한 후, 상기 관통 전극(163)의 상면이 외부로 노출되도록 그라인딩 할 수 있다. 다른 실시예들에서, 상기 몰딩 부재(181)가 반도체 칩(170)을 덮도록 형성한 후, 노광 공정 및 식각 공정을 통하여 상기 몰딩 부재(181)에 관통 홀을 형성한 후, 상기 관통 홀을 채우는 관통 전극(163)을 형성할 수 있다.
반도체 패키지(50)는 수동 소자(560) 및 제2 반도체 칩(570)을 포함할 수 있다. 상기 수동 소자(560) 및 상기 제2 반도체 칩(570)은 상기 관통 전극(163)에 전기적으로 연결되는 상부 재배선 구조체(540)를 형성한 후, 상기 상부 재배선 구조체(540) 상에 실장될 수 있다.
상부 절연층(530)은 상기 상부 재배선 구조체(540)를 둘러싸도록 배치될 수 있으며, 제2 몰딩 부재(581)는 상기 수동 소자(560) 및 상기 제2 반도체 칩(570)을 둘러싸도록 배치될 수 있다.
도 9를 참조하면, 반도체 칩(170)의 상부에 제2 반도체 칩(670)을 서브 패키지 형태로 실장하는 반도체 패키지(60)를 나타낸다.
반도체 패키지(60)에 팬-아웃 패널 레벨 패키지(WO-PLP) 구조 및 패키지 온 패키지(Package on Package, PoP) 구조가 동시에 적용될 수 있다. 즉, 반도체 칩(170)을 포함하는 제1 서브 패키지(SP1) 및 제2 반도체 칩(670)을 포함하는 제2 서브 패키지(SP2)를 패키지간 연결 구조체(691)로 연결하여, 하나의 반도체 패키지(60)로 구성할 수 있다. 상기 반도체 칩(170)은 컨트롤러 반도체 칩이고, 상기 제2 반도체 칩(670)은 메모리 반도체 칩일 수 있다.
제1 서브 패키지(SP1)는 반도체 칩(170)의 측면 주위를 둘러싸는 프레임 구조체(160)를 포함할 수 있다. 상기 프레임 구조체(160)는 반도체 패키지(60)를 지지하기 위한 구성으로, 이를 통하여 강성 유지 및 두께 균일성의 확보가 가능하다. 상기 프레임 구조체(160)는 상면 및 상기 상면과 마주보는 하면을 가지며, 관통 영역이 상면과 하면 사이를 관통하도록 형성된다. 상기 관통 영역에는 반도체 칩(170)이 프레임 구조체(160)와 이격되도록 배치되며, 그 결과 반도체 칩(170)의 측면 주위는 프레임 구조체(160)에 의하여 둘러싸인다.
상기 프레임 구조체(160)의 재료는 반도체 패키지(60)를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들어, 절연 물질, 강성 및 열 전도도가 우수한 금속, 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 사용될 수 있다. 상기 프레임 구조체(160)의 두께는 특별히 한정되지 않으며, 반도체 칩(170)의 두께에 맞춰 설계할 수 있다. 예를 들어, 반도체 칩(170)의 종류에 따라, 상기 프레임 구조체(160)의 두께는 약 100㎛ 내지 약 500㎛일 수 있다. 상기 프레임 구조체(160)는 반도체 패키지(60)의 대량 생산을 위하여 복수의 관통 영역을 갖는 큰 사이즈일 수 있으며, 이를 통하여 복수의 반도체 패키지(60)를 제조한 후 소잉(sawing) 공정을 통하여 개별적인 반도체 패키지(60)로 싱귤레이션 하는 방법으로 제조할 수 있다.
상기 프레임 구조체(160)는 내부를 관통하는 관통 전극들(163, 165)을 포함할 수 있다. 상기 관통 전극들(163, 165)은 프레임 구조체(160)의 바디(body)를 관통하는 것일 수 있다, 상기 관통 전극들(163, 165)은 하부 관통 전극(163) 및 상부 관통 전극(165)으로 구성될 수 있으나, 구체적인 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 충분히 변형이 가능하다.
상기 관통 전극들(163, 165)은 패키지간 연결 구조체(691)와 전기적으로 연결될 수 있다.
제2 서브 패키지(SP2)는 제2 반도체 칩(670), 제2 반도체 칩(670)의 하부에 배치되는 제2 재배선 구조체(640), 제2 재배선 구조체(640)의 하부에 배치되는 제2 범프 패드(623), 제2 범프 패드의 측면의 일부를 따라 배치되는 제2 금속 시드층(621), 및 제2 재배선 구조체(640)와 제2 범프 패드(623)를 둘러싸는 제2 절연층(630)을 포함할 수 있다. 또한, 상기 제2 서브 패키지(SP2)는 상기 제2 반도체 칩(670)과 솔더 볼의 접속을 보강하기 위해 언더필(683)을 포함할 수 있고, 상기 제2 반도체 칩(670)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 몰딩 부재(681)를 포함할 수 있다.
제2 범프 패드(623)는 실질적으로 범프 패드(123)와 동일할 수 있고, 제2 금속 시드층(621)은 실질적으로 금속 시드층(121)과 동일할 수 있다. 즉, 본 발명의 기술적 사상에 따른 반도체 패키지(60)에서, 제1 서브 패키지(SP1)에 포함되는 특징은 제2 서브 패키지(SP2)에도 적용될 수 있다.
도 10을 참조하면, 패키지 기판(720), 상기 패키지 기판(720) 상에 배치되는 인터포저(710), 및 상기 인터포저(710) 상에 배치되는 반도체 칩(770)을 포함하는 반도체 패키지(70)를 나타낸다.
반도체 패키지(70)에 포함되는 패키지 기판(720)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 반도체 패키지(70)에서, 상기 패키지 기판(720)은 인쇄회로기판일 수 있다.
상기 패키지 기판(720)의 하면에는 외부 단자(791)가 배치될 수 있다. 상기 반도체 패키지(70)는 상기 외부 단자(791)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
인터포저(710)는 재배선 구조체(140), 상기 재배선 구조체(140)의 하부에 연결되는 범프 패드(123), 및 상기 재배선 구조체(140)의 상부에 연결되는 관통 전극(711)을 포함할 수 있다.
반도체 칩(770)이 상기 인터포저(710) 상에 실장될 수 있다. 반도체 패키지(70)는 상기 반도체 칩(770)을 둘러싸는 몰딩 부재(781) 및 상기 몰딩 부재(781)의 상부에 열방출 부재(783)를 포함할 수 있다. 또한, 반도체 패키지(70)는 상기 인터포저(710), 상기 몰딩 부재(781), 및 상기 열방출 부재(783)를 둘러싸는 인캡슐레이션(785)을 포함할 수 있다.
반도체 칩(770)은 제1 반도체 칩(771) 및 제2 반도체 칩(772)을 포함할 수 있다. 상기 제1 반도체 칩(771)은 단일의 로직 칩으로서 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩 등으로 구현될 수 있다. 상기 제2 반도체 칩(772)은 복수의 슬라이스가 적층 구조를 형성하는 고대역폭 메모리 칩일 수 있다.
도 11을 참조하면, 패키지 기판(820), 상기 패키지 기판(820) 상에 배치되는 제1 반도체 칩(871), 및 상기 제1 반도체 칩(871) 상에 배치되는 복수의 제2 반도체 칩(872, 873)을 포함하는 반도체 패키지(80)를 나타낸다.
반도체 패키지(80)에 포함되는 패키지 기판(820)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 반도체 패키지(80)에서, 상기 패키지 기판(820)은 인쇄회로기판일 수 있다.
상기 패키지 기판(820)의 하면에는 외부 단자(891)가 배치될 수 있다. 상기 반도체 패키지(80)는 상기 외부 단자(891)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
반도체 칩(870)은 제1 반도체 칩(871) 및 복수의 제2 반도체 칩(872, 873)을 포함할 수 있다. 상기 제1 반도체 칩(871)은 재배선 구조체(140)를 포함할 수 있다. 또한, 상기 제1 반도체 칩(871)은, 재배선 구조체(140)의 하부에 연결되는 범프 패드(123) 및 재배선 구조체(140)의 상부에 연결되는 관통 전극(861)을 포함할 수 있다. 상기 제1 반도체 칩(871) 상에는 복수의 제2 반도체 칩(872, 873)이 실장될 수 있고, 상기 복수의 제2 반도체 칩(872, 873)은 몰딩 부재(881)에 의하여 측면이 둘러싸일 수 있다.
상기 제1 반도체 칩(871)은 단일의 로직 칩으로서, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩 등으로 구현될 수 있다. 상기 복수의 제2 반도체 칩(872, 873)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 12를 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제9 단계(S110 내지 S190)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 지지 기판 상에 접착층 및 하부 보호층을 형성하는 제1 단계(S110), 예비 시드층을 접착층의 상면 및 하부 보호층의 전면에 형성하는 제2 단계(S120), 예비 시드층 상에 범프 패드를 형성하는 제3 단계(S130), 예비 시드층을 습식 식각하여 금속 시드층으로 형성하는 제4 단계(S140), 범프 패드 상에 재배선 구조체를 형성하는 제5 단계(S150), 반도체 칩을 실장하고, 반도체 칩을 감싸는 몰딩 부재를 형성하는 제6 단계(S160), 캐리어 기판을 부착하고, 지지 기판을 제거하는 제7 단계(S170), 접착층을 습식 식각으로 제거하는 제8 단계(S180), 및 범프 패드 하에 범프 구조체를 형성하고, 캐리어 기판을 제거하는 제9 단계(S190)를 포함할 수 있다.
상기 제1 내지 제9 단계(S110 내지 S190) 각각에 대한 기술적 특징은 후술하는 도 13 내지 도 29를 통하여 상세히 설명하도록 한다.
도 13 내지 도 29는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 13을 참조하면, 지지 기판(101) 상에 접착층(AL) 및 예비 보호층(111P)을 순차적으로 형성한 모습을 나타낸다.
지지 기판(101)은 반도체 패키지(10, 도 1 참조)를 형성함에 있어, 각종 물질층들을 지지하기 위한 목적으로 이용될 수 있으며, 추후 반도체 패키지(10, 도 1 참조)로부터 제거될 수 있다.
상기 지지 기판(101)은 절연층 및 도전층을 지지할 수 있고, 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 물질로 이루어질 수 있다. 일부 실시예들에서, 추후 지지 기판(101)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는 투광성 기판일 수 있다. 다른 실시예들에서, 추후 지지 기판(101)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 내열성 기판일 수 있다.
일부 실시예들에서, 상기 지지 기판(101)은 유리 기판일 수 있다. 다른 실시예들에서, 상기 지지 기판(101)은 폴리이미드(polyimide), 폴리에테르에테르케톤(polyetheretherketone), 폴리에테르술폰(polyethersulfone), 폴리페닐렌 설파이드(polyphenylene sulfide) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.
상기 지지 기판(101) 상에는 접착층(AL)이 제공될 수 있다. 상기 접착층(AL)은 추후 상기 지지 기판(101)이 상기 반도체 패키지(10, 도 1 참조)로부터 분리 가능하도록 할 수 있다. 상기 접착층(AL)은 금속 물질층으로 구성될 수 있다. 상기 접착층(AL)은 예를 들어, 티타늄(Ti), 티타늄텅스텐(TiW), 및 크롬(Cr) 중에서 선택된 적어도 하나를 포함하는 금속이나, 이의 합금으로 형성될 수 있다.
이어서, 상기 접착층(AL) 상에는 예비 보호층(111P)이 형성될 수 있다. 상기 예비 보호층(111P)은 추후 공정에서 부가되는 각종 물질층과 상기 접착층(AL) 사이의 물질 확산에 따른 오염을 방지하는 역할을 수행할 수 있다. 또, 상기 예비 보호층(111P)은 상기 지지 기판(101) 분리 시, 추후 공정에서 부가되는 각종 물질층이 영향을 받는 것을 방지하는 역할을 수행할 수 있다. 상기 예비 보호층(111P)은 실리콘산화물, 실리콘질화물, 또는 PID(photo imagable dielectric)와 같은 감광성 절연막으로 이루어질 수 있다.
도 14를 참조하면, 마스크 패턴(미도시)을 예비 보호층(111P, 도 13 참조) 상에 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여, 예비 보호층(111P, 도 13 참조)의 일부를 식각하여, 하부 보호층(111)을 형성한 모습을 나타낸다.
하부 보호층(111)을 형성한 후, 상기 마스크 패턴을 애싱 및 스트립 공정으로 제거한다. 상기 식각은 건식 식각일 수 있다. 상기 건식 식각을 통해, 복수의 제1 개구부(111H)를 포함하는 하부 보호층(111)을 형성한다. 상기 제1 개구부(111H)는 지지 기판(101)의 상면에 실질적으로 수직인 측벽을 가질 수 있다. 이 경우, 상기 제1 개구부(111H)는 직사각형 단면 형상을 가질 수 있다. 다른 실시예들에서, 건식 식각 공정의 특성상, 상기 제1 개구부(111H)는 수직 측벽이 아닌 아래로 갈수록 폭이 좁아지는 테이퍼진 측벽을 가질 수 있다.
상기 제1 개구부(111H)는 접착층(AL)의 상면을 부분적으로 노출시킨다. 또한, 상기 접착층(AL)의 노출된 부분을 상면에서 보면 원 형상일 수 있다. 즉, 상기 하부 보호층(111)은 원기둥 형상의 복수의 제1 개구부(111H)를 포함할 수 있다.
도 15를 참조하면, 노출된 접착층(AL)의 상면 및 하부 보호층(111) 전면에, 약 100Å 내지 약 20,000Å 범위의 두께를 가지도록, 물리 기상 증착 공정에 의하여 예비 시드층(121P)을 형성한 모습을 나타낸다.
상기 예비 시드층(121P)은 예를 들어, 티타늄(Ti), 티타늄텅스텐(TiW), 및 크롬(Cr) 중에서 선택된 적어도 하나를 포함하는 금속이나, 이의 합금으로 형성될 수 있다. 즉, 상기 예비 시드층(121P)은 상기 접착층(AL)과 실질적으로 동일한 물질로 구성될 수 있다. 이에 따라, 상기 예비 시드층(121P)과 상기 접착층(AL)의 경계면은 도면에 도시된 바와 달리 나타날 수 있다.
상기 예비 시드층(121P)은 범프 패드(123, 도 17 참조)를 형성하기 위한 시드로 기능할 수 있다. 즉, 상기 예비 시드층(121P)은 상기 범프 패드(123, 도 17 참조)를 전기 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 상기 예비 시드층(121P) 상에 상기 범프 패드(123, 도 17 참조)가 형성될 수 있도록 한다.
상기 예비 시드층(121P)은 상기 하부 보호층(111)의 제1 개구부(111H)를 컨포멀하게 전부 덮도록 형성될 수 있다. 상기 제1 개구부(111H)에 의하여 오픈되는 상기 접착층(AL)의 상면은 상기 예비 시드층(121P)과 직접적으로 접촉하는 부분에 해당한다.
도 16을 참조하면, 예비 시드층(121P) 상에 마스크 패턴(MP)을 형성한 모습을 나타낸다.
마스크 패턴(MP)은 상기 예비 시드층(121P)의 일부를 노출시키는 패턴으로 형성될 수 있다. 상기 마스크 패턴(MP)에 의하여 노출되는 부분은 후속 공정에서 범프 패드(123, 도 17 참조)가 형성되는 부분에 해당하므로, 상기 범프 패드(123, 도 17 참조)가 복수로 형성되는 경우, 상기 마스크 패턴(MP)에 의하여 노출되는 부분은 각각의 범프 패드(123, 도 17 참조)에 대응되도록 복수로 형성될 수 있다.
도 17을 참조하면, 마스크 패턴(MP)이 형성된 예비 시드층(121P) 상에 범프 패드(123)를 형성한 모습을 나타낸다.
범프 패드(123)는 상기 마스크 패턴(MP)에 의하여 노출되는 상기 예비 시드층(121P)의 상면에 직접 맞닿도록 형성될 수 있다. 상기 범프 패드(123)는 전기 도금 공정을 수행하여 형성할 수 있다.
상기 범프 패드(123)를 형성하기 위하여, 상기 마스크 패턴(MP)이 형성된 상기 지지 기판(101)을 배스(bath)에 넣고, 전기 도금을 수행할 수 있다. 상기 범프 패드(123)는 예를 들어, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.
상기 범프 패드(123)는 상기 마스크 패턴(MP)에 의하여 정의되는 영역을 완전히 채우지 않고, 일부만을 채우도록 형성할 수 있다. 즉, 상기 범프 패드(123)의 높이는 상기 마스크 패턴(MP)의 높이보다 낮게 형성될 수 있다.
도 18을 참조하면, 애싱 및 스트립 공정을 수행하여, 마스크 패턴(MP, 도 17 참조)을 제거한 모습을 나타낸다.
범프 패드(123)는 상부 구조(123T, 도 20 참조) 및 하부 구조(123B, 도 20 참조)를 포함할 수 있다. 상기 범프 패드(123)에서 상부 구조(123T, 도 20 참조)의 폭은 하부 구조(123B, 도 20 참조)의 폭보다 클 수 있다. 즉, 상기 범프 패드(123)는 T 형상을 가지며, 상기 범프 패드(123)의 측면은 단차를 가질 수 있다.
도 19 및 도 20을 함께 참조하면, 범프 패드(123)를 식각 마스크로 이용하여, 외부로 노출된 상기 예비 시드층(121P, 도 18 참조)을 습식 식각(WE)하여 금속 시드층(121)을 형성한 모습을 나타낸다.
금속 시드층(121)은 상기 범프 패드(123)의 상부 구조(123T)의 하면 및 하부 구조(123B)의 측면을 따라 배치될 수 있다.
등방성 식각인 습식 식각(WE)을 이용하여, 선택적으로 상기 예비 시드층(121P, 도 18 참조)을 식각하는 경우, 상기 범프 패드(123)와 상기 하부 보호층(111)의 사이에 배치되는 금속 시드층(121)에 제1 언더컷(121C1)이 형성될 수 있다. 즉, 상기 상부 구조(123T)와 맞닿는 상기 금속 시드층(121)의 일단에는 제1 언더컷(121C1)이 형성될 수 있다. 상기 제1 언더컷(121C1)은 제1 방향(X 방향)으로 형성될 수 있다.
도 21을 참조하면, 하부 보호층(111) 상에서 범프 패드(123)의 주변을 채우고, 상기 범프 패드(123)의 상면을 일부 노출하는 제2 개구부(130H)를 포함하는 절연층(130)을 형성한 모습을 나타낸다.
절연층(130)은 실리콘산화물 또는 실리콘질화물로 이루어질 수 있다. 일부 실시예들에서, 상기 절연층(130)은 PID와 같은 감광성 절연막으로 형성될 수 있다. 상기 감광성 절연막은 하층의 형상을 반영하지 않고 평탄한 상면을 가지도록 형성되는 특징을 가진다. 따라서, 상기 범프 패드(123)의 형상에 관계없이, 상기 절연층(130)은 편평한 프로파일을 가질 수 있다. 또한, 상기 절연층(130)은 제1 언더컷(121C1)을 채울 수 있다.
마스크 패턴(미도시)을 식각 마스크로 이용하여, 상기 절연층(130)의 일부를 식각하여 제2 개구부(130H)를 형성하고, 상기 마스크 패턴을 애싱 및 스트립 공정으로 제거한다.
상기 식각은 건식 식각일 수 있다. 상기 건식 식각을 통해, 복수의 제2 개구부(130H)를 포함하는 절연층(130)을 형성한다. 식각 공정의 특성상, 상기 제2 개구부(130H)는 수직 측벽이 아닌 아래로 갈수록 폭이 좁아지는 테이퍼진 측벽을 가질 수 있다.
상기 제2 개구부(130H)는 상기 범프 패드(123)의 상면을 부분적으로 노출시킨다. 또한, 상기 범프 패드(123)의 노출된 부분을 상면에서 보면 원 형상일 수 있다.
도 22를 참조하면, 범프 패드(123) 상에 재배선 구조체(140) 및 상부 패드(161)를 순차적으로 형성한 모습을 나타낸다.
재배선 구조체(140) 및 상부 패드(161)는 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti) 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 재배선 구조체(140)는 다마신(damascene) 공정을 통하여 형성될 수 있다. 다마신 공정은 널리 알려진 바와 동일하므로 여기서는 자세한 설명을 생략하도록 한다.
이와 유사한 공정을 연속적으로 진행하여, 재배선 구조체(140), 상기 재배선 구조체(140)를 둘러싸는 절연층(130), 상기 재배선 구조체(140) 상의 상부 패드(161), 및 상기 상부 패드(161)를 둘러싸는 상부 보호층(151)을 모두 형성할 수 있다.
도 23을 참조하면, 상부 패드(161)와 전기적으로 연결되도록 반도체 칩(170)을 실장한 모습을 나타낸다.
반도체 칩(170)은 솔더 범프를 이용하여 상부 패드(161)와 전기적으로 연결될 수 있다. 상기 반도체 칩(170)은 개별화된 반도체 다이(die)일 수 있고, 반도체 다이가 몰딩된 서브 패키지일 수 있다. 상기 반도체 칩(170)은 접속 패드가 형성된 활성면이 아래를 향하도록 실장되어, 반도체 칩(170)의 접속 패드가 상부 패드(161)의 상면과 정렬할 수 있다.
상기 반도체 칩(170)은 복수로 실장될 수 있다. 복수의 반도체 칩(170) 중 일부는 로직 칩일 수 있고, 다른 일부는 메모리 칩일 수 있다.
상기 반도체 칩(170)과 상기 솔더 범프의 전기적 연결 과정에서, 상기 반도체 칩(170)과 상기 솔더 범프의 사이에는 틈이 형성될 수 있다. 이러한 틈은 상기 반도체 칩(170)과 상기 솔더 범프의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(미도시)을 주입하고 경화할 수 있다.
상기 언더필에 의해 반도체 칩(170)은 상기 솔더 범프 상에 더욱 안정적으로 고정되며, 반도체 칩(170)과 상기 솔더 범프 사이의 열팽창 계수 차이에도, 반도체 칩(170)과 상기 솔더 범프는 전기적으로 분리되지 않는다. 물론, 경우에 따라 몰딩 부재(181, 도 23 참조)가 반도체 칩(170)과 상기 솔더 범프 사이의 틈으로 직접 충진될 수 있고, 이 경우, 상기 언더필은 필요하지 않을 수 있다.
도 24를 참조하면, 반도체 칩(170)의 측면 및 상면을 감싸도록 몰딩 부재(181)를 형성한 모습을 나타낸다.
몰딩 부재(181)는 반도체 칩(170)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩 부재(181)는 에폭시 몰드 컴파운드, 레진 등으로 이루어질 수 있다.
일부 실시예들에서, 상기 몰딩 부재(181)는 반도체 칩(170)의 상면을 외부로 노출시킬 수 있도록, 상기 반도체 칩(170)의 측면만을 감쌀 수도 있다.
도 25를 참조하면, 지지 기판(101, 도 24 참조)과 서로 마주보도록 몰딩 부재(181) 상에 캐리어 기판(102)을 부착하고, 상기 지지 기판(101, 도 24 참조)을 제거한 모습을 나타낸다.
캐리어 기판(102)은 예를 들어, 유리 또는 알루미늄 산화물을 포함할 수 있다. 상기 캐리어 기판(102)의 부착을 용이하게 하기 위하여, 상기 캐리어 기판(102)과 몰딩 부재(181)의 사이에 제2 접착층(미도시)이 형성될 수 있다. 상기 제2 접착층은 소정의 압력에서 용이하게 변형이 가능한 액체 형태 또는 젤 형태일 수 있다.
지지 기판(101, 도 24 참조)을 분리하여 제거하기 위하여, 상기 지지 기판(101, 도 24 참조)에 레이저를 조사할 수 있다. 상기 레이저의 조사에 의하여 접착층(AL)과 상기 지지 기판(101, 도 24 참조) 사이의 결합력이 약화될 수 있고, 상기 지지 기판(101, 도 24 참조)을 분리할 수 있다.
도 26 및 도 27을 함께 참조하면, 외부로 노출된 접착층(AL, 도 25 참조)을 습식 식각(WE)으로 제거한 모습을 나타낸다.
상기 습식 식각(WE)으로 인하여, 범프 패드(123)의 하면 및 하부 보호층(111)의 최하면이 노출될 수 있다. 상기 범프 패드(123)의 하면의 레벨 및 상기 하부 보호층(111)의 최하면의 레벨은 실질적으로 동일할 수 있다.
등방성 식각인 습식 식각(WE)을 이용하여 상기 접착층(AL, 도 25 참조)을 식각하는 경우, 상기 범프 패드(123)와 상기 하부 보호층(111)의 사이에 배치되는 금속 시드층(121)에 제2 언더컷(121C2)이 형성될 수 있다. 즉, 하부 구조(123B)와 맞닿는 상기 금속 시드층(121)의 타단에는 제2 언더컷(121C2)이 형성될 수 있다. 상기 제2 언더컷(121C2)은 제3 방향(Z 방향)으로 형성될 수 있다.
도 28 및 도 29를 함께 참조하면, 범프 패드(123)의 하면에 외부 접속 단자인 범프 구조체(191)를 형성한 모습을 나타낸다.
일부 실시예들에서, 범프 구조체(191)는 솔더 볼로 형성될 수 있다. 상기 솔더 볼은 구형으로 형성되어, 상기 범프 패드(123)의 하면에 부착될 수 있다. 다른 실시예들에서, 상기 범프 구조체(191)는, 상기 범프 패드(123)의 하면에 솔더층을 형성하고, 리플로우 공정에 의하여 상기 솔더층이 녹아, 리플로우 솔더층으로 형성될 수 있다.
상기 범프 구조체(191)는 상기 하부 구조(123B)의 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 이 경우, 상기 제1 언더컷(121C1)은 상기 절연층(130)이 채우고, 상기 제2 언더컷(121C2)은 상기 범프 구조체(191)가 채울 수 있다. 상기 범프 구조체(191)는 상기 하부 구조(123B)의 하면과 접촉하되, 상기 하부 보호층(111)의 하면과는 접촉하지 않도록 배치될 수 있다. 또한, 상기 범프 구조체(191)는 상기 제2 언더컷(121C2)을 통하여 상기 하부 구조(123B)의 측면 및 상기 하부 보호층(111)의 측면과 접촉할 수 있다.
다시 도 1을 함께 참조하면, 캐리어 기판(102)을 제거하여, 반도체 패키지(10)를 제조할 수 있다. 결과적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 범프 패드(123)를 T 형상으로 형성하고 금속 시드층(121)을 범프 패드(123)와 하부 보호층(111) 사이에 형성함으로써, 범프 패드(123)와 하부 보호층(111) 사이에서 유발되는 박리 불량을 감소시키는 효과를 가질 수 있다.
도 30은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 30을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 앞서 도 1 내지 도 11에서 설명된 반도체 패키지들(10, 20, 30, 40, 50, 60, 70, 80) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50, 60, 70, 80: 반도체 패키지
111: 하부 보호층 121: 금속 시드층
123: 범프 패드 130: 절연층
140: 재배선 구조체 151: 상부 보호층
161: 상부 패드 170: 반도체 칩
181: 몰딩 부재 191: 범프 구조체

Claims (20)

  1. 반도체 칩;
    상기 반도체 칩의 하부에 배치되는 재배선 구조체;
    상기 재배선 구조체의 하부에 배치되며, 제1 폭의 상부 구조 및 상기 제1 폭보다 작은 제2 폭의 하부 구조를 가지는 범프 패드;
    상기 상부 구조의 하면 및 상기 하부 구조의 측면을 따라 배치되는 금속 시드층;
    상기 재배선 구조체 및 상기 범프 패드를 둘러싸는 절연층; 및
    상기 범프 패드의 하부에 배치되는 범프 구조체;를 포함하고,
    상기 상부 구조와 맞닿는 상기 금속 시드층의 일단 및 상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 전부 언더컷이 형성되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선 구조체는,
    복수의 재배선 라인; 및
    상기 복수의 재배선 라인과 연결되는 복수의 비아;를 포함하고,
    상기 복수의 비아는 상기 반도체 칩에서 멀어질수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 상부 구조와 맞닿는 상기 금속 시드층의 일단에 형성된 제1 언더컷;과
    상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 형성된 제2 언더컷;은 서로 직교하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 언더컷은 상기 절연층이 채우고,
    상기 제2 언더컷은 상기 범프 구조체가 채우는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 하부 구조의 제2 폭보다 상기 범프 구조체의 제3 폭이 더 큰 것을 특징으로 하는 반도체 패키지.
  6. 제3항에 있어서,
    상기 제1 언더컷은 상기 절연층이 채우고,
    상기 제2 언더컷은 빈 공간인 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 하부 구조의 제2 폭이 상기 범프 구조체의 제3 폭과 같거나 더 큰 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 금속 시드층은 티타늄(Ti), 티타늄텅스텐(TiW), 및 크롬(Cr) 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 하부 구조의 하면의 레벨과 상기 절연층의 최하면의 레벨은 서로 실질적으로 동일하고,
    상기 범프 구조체는 상기 하부 구조의 측면 및 하면과 접촉하고,
    상기 범프 구조체는 상기 절연층의 측면과 접촉하되, 하면과 접촉하지 않는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 상부 구조의 상면은 위로 볼록한 구조 또는 아래로 오목한 구조인 것을 특징으로 하는 반도체 패키지.
  11. 제1 반도체 칩을 포함하는 제1 서브 패키지;
    상기 제1 서브 패키지 상에 배치되고, 제2 반도체 칩을 포함하는 제2 서브 패키지; 및
    상기 제1 서브 패키지 및 상기 제2 서브 패키지를 연결하는 패키지간 연결 구조체;를 포함하고,
    상기 제1 서브 패키지 및 상기 제2 서브 패키지는 각각,
    하부 재배선 구조체;
    상기 하부 재배선 구조체의 아래에 배치되며, 제1 폭의 상부 구조 및 상기 제1 폭보다 작은 제2 폭의 하부 구조를 가지는 범프 패드;
    상기 상부 구조의 하면 및 상기 하부 구조의 측면을 따라 배치되는 금속 시드층;
    상기 하부 재배선 구조체 및 상기 범프 패드를 둘러싸는 하부 절연층; 및
    상기 범프 패드의 아래에 배치되는 범프 구조체;를 포함하고,
    상기 상부 구조와 맞닿는 상기 금속 시드층의 일단 및 상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 전부 언더컷이 형성되는,
    반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 서브 패키지는 상기 제1 반도체 칩의 측면 주위에 배치되는 프레임 구조체를 더 포함하고,
    상기 제1 서브 패키지의 상기 프레임 구조체와 상기 하부 재배선 구조체는, 상기 프레임 구조체 내부의 관통 전극을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 패키지간 연결 구조체는,
    상기 제1 서브 패키지의 상기 프레임 구조체와 상기 제2 서브 패키지의 상기 하부 재배선 구조체를 연결하는 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 관통 전극은 복수의 배선층이 다단 구조를 형성하는 것을 특징으로 하는 반도체 패키지.
  15. 제11항에 있어서,
    상기 상부 구조와 맞닿는 상기 금속 시드층의 일단에 형성된 제1 언더컷;과
    상기 하부 구조와 맞닿는 상기 금속 시드층의 타단에 형성된 제2 언더컷;은 서로 직교하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 상부 구조의 측면으로부터 상기 제1 언더컷의 길이는 약 2㎛ 이하이고,
    상기 하부 구조의 하면으로부터 상기 제2 언더컷의 길이는 약 3㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 하부 구조의 제2 폭보다 상기 범프 구조체의 제3 폭이 더 크고,
    상기 제1 언더컷은 상기 절연층이 채우고,
    상기 제2 언더컷은 상기 범프 구조체가 채우는 것을 특징으로 하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 하부 구조의 제2 폭이 상기 범프 구조체의 제3 폭과 같거나 더 크고,
    상기 제1 언더컷은 상기 절연층이 채우고,
    상기 제2 언더컷은 빈 공간인 것을 특징으로 하는 반도체 패키지.
  19. 제11항에 있어서,
    상기 하부 구조의 하면의 레벨과 상기 절연층의 최하면의 레벨은 서로 실질적으로 동일하고,
    상기 범프 구조체는 상기 하부 구조의 측면 및 하면과 접촉하고,
    상기 범프 구조체는 상기 절연층의 측면과 접촉하되, 하면과 접촉하지 않는 것을 특징으로 하는 반도체 패키지.
  20. 제11항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 다른 종류의 반도체 칩으로 구성되는 것을 특징으로 하는 반도체 패키지.
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