JP4881211B2 - 配線基板の製造方法及び半導体装置の製造方法及び配線基板 - Google Patents

配線基板の製造方法及び半導体装置の製造方法及び配線基板 Download PDF

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Description

本発明は配線基板の製造方法及び半導体装置の製造方法及び配線基板に係り、特に多層基板の電極パッド形成部分における信頼性を高めるよう構成された配線基板の製造方法及び半導体装置の製造方法及び配線基板に関する。
例えば、ベアチップと基板との接続、或いはパッケージ基板とマザーボードとの接続に用いられるＢＧＡ（Ball Grid Array）のボール形成方法の一つとして、基板上に複数の電極を形成し、その後電極に連通する孔を有するソルダレジストを形成し、各孔の開口にはんだボールを搭載させた状態で加熱処理(リフロー)によってはんだボールを溶融させて孔内の電極に接合すると共に、ソルダレジストの表面にはんだバンプを突出形成させる製造方法が知られている。
一方、ベアチップの小型化及び高集積化に伴ってベアチップを多層基板に実装するパッケージの開発も進められている（例えば、特許文献１参照）。
図１に従来の配線基板の構造の一例を示す。図１に示す基板構造では、電極パッド１０の外周が第１絶縁層１２により覆われ、電極パッド１０の上面が第２絶縁層１３により覆われるように積層されており、電極パッド１０の上面中央から上方に延在するビア１４が第２絶縁層１３を貫通して上部の配線部１６に接続されている。電極パッド１０は、Ａｕ層１７とＮｉ層１８とが積層された構造であり、Ａｕ層１７の表面が第１絶縁層１２から露出され、Ｎｉ層１８にビア１４が接続されるように設けられている。
さらに、電極パッド１０には、はんだバンプを介して半導体チップが実装される場合と、はんだボールやピン等が接合される場合がある。このように多層構造の配線基板においては、電極パッド１０がベアチップ搭載用パッド、または外部接続用パッドとして用いられる。
特許３６３５２１９号(特開２０００−３２３６１３号公報)
しかしながら、図１に示される配線基板においては、電極パッド１０の外周が比較的平滑であるので、第１絶縁層１２との密着性が弱く、リフロー処理により加熱されると、第１絶縁層１２と電極パッド１０との熱膨張差によって熱応力が加えられて電極パッド１０の外周に接する境界部分でデラミネーションが生じ、第１絶縁層１２の一部が欠落するおそれがあった。
さらに、リフロー処理による加熱によって電極パッド１０の角部（Ｂ部）の外周に接する第１絶縁層１２の一部が欠落した場合、電極パッド１０の角部（Ａ部）から第２絶縁層１３に向けてクラック２０が発生するという問題があった。
さらに、クラック２０が拡大された場合には、第２絶縁層１３に積層された配線部１６を切断してしまうおそれがあった。
そこで、本発明は上記事情に鑑み、上記課題を解決した配線基板の製造方法及び半導体装置の製造方法及び配線基板を提供することを目的とする。
上記課題を解決するため、本発明は以下のような手段を有する。
（１） 本発明は、支持基板上に第１絶縁層を形成する第１工程と、前記第１絶縁層に前記支持基板を露出させる第１開口を形成する第２工程と、金属からなる前記支持基板を給電層とする電解めっきにより、前記第１絶縁層に設けられた前記第１開口内に電極パッドの円柱部を析出させ、さらに電解めっきを継続して前記円柱部より上方に析出され前記第１絶縁層の上面よりも上方に盛り上がった膨出部と、前記膨出部の外周から前記第１開口の周辺方向に突出する突出部とを形成する第３工程と、前記電極パッドが設けられた前記第１絶縁層上に第２絶縁層を形成する第４工程と、前記第２絶縁層に前記電極パッドの前記膨出部を露出させるための第２開口を形成する第５工程と、前記第２開口及び前記第２絶縁層上に前記電極パッドの前記膨出部と電気的に接続される配線層を形成する第６工程と、前記支持基板を除去して前記電極パッドの前記円柱部及び前記第１の絶縁層を露出させる第７工程と、を有することにより上記課題を解決するものである。
（２） 本発明は、支持基板上にレジストを形成する第１工程と、前記レジストに前記支持基板を露出させる第１開口を形成する第２工程と、金属からなる前記支持基板を給電層とする電解めっきにより、前記レジストに設けられた前記第１開口内に電極パッドの円柱部を析出させ、さらに電解めっきを継続して前記円柱部より上方に析出され前記レジストの上面よりも上方に盛り上がった膨出部と、前記膨出部の外周から前記第１開口の周辺方向に突出する突出部とを形成する第３工程と、前記レジストを剥離する第４工程と、前記電極パッドの表面を覆うように絶縁層を形成する第５工程と、前記絶縁層に前記電極パッドの前記膨出部を露出させるための第２開口を形成する第６工程と、前記第２開口及び前記絶縁層の表面に前記電極パッドの前記膨出部と電気的に接続される配線層を形成する第７工程と、前記支持基板を除去して前記電極パッドの前記円柱部及び前記絶縁層を露出させる第８工程と、を有することにより、上記課題を解決するものである。
（３） 本発明は、前記第１絶縁層の前記第１開口に粗化処理を施す工程を有することにより、上記課題を解決するものである。
（４） 本発明は、前記レジストを剥離した後、前記電極パッドの表面に粗化処理を施す工程を有することにより、上記課題を解決するものである。
（５） 本発明は、前記（１）に記載の半導体装置の製造方法であって、前記第３工程は、前記支持基板と同種の金属よりなる一の金属層を前記支持基板に積層し、さらに前記支持基板と異なる金属よりなる他の金属層を前記一の金属層と前記円柱部との間に積層する工程を含み、前記第７工程は、前記支持基板を除去し、さらに前記電極パッドの前記円柱部に積層された前記他の金属層の露出面が凹部を形成するように前記一の前記金属層を選択的に除去する工程を含むことにより、上記課題を解決するものである。
（６） 本発明は、前記（２）に記載の半導体装置の製造方法であって、前記第３工程は、前記支持基板と同種の金属よりなる一の金属層を前記支持基板に積層し、さらに前記支持基板と異なる金属よりなる他の金属層を前記一の金属層と前記円柱部との間に積層する工程を含み、前記第８工程は、前記支持基板を除去し、さらに前記電極パッドの前記円柱部に積層された前記他の金属層の露出面が凹部を形成するように前記一の前記金属層を選択的に除去する工程を含むことにより、上記課題を解決するものである。
（７） 本発明は、前記（１）乃至（６）の何れか１項に記載された配線基板の製造方法を用いた半導体装置の製造方法であって、前記電極パッドにはんだバンプを介して半導体チップを実装する工程を有することにより、上記課題を解決するものである。
（８） 本発明は、電極パッドと、前記電極パッドの表面を覆うように積層される１層の絶縁層と、を有する配線基板において、前記電極パッドは、前記絶縁層の開口内に形成された円柱部と、前記円柱部より上方に盛り上がるように形成された膨出部と、前記膨出部の外周から前記開口の周辺方向に突出する突出部とを有し、前記円柱部、前記膨出部、前記突出部は、同一金属により一体的に形成されており、前記絶縁層は、少なくとも前記円柱部の側面と、前記突出部の表面とを覆っていることにより、上記課題を解決するものである。
（９） 本発明は、前記電極パッドの他面側露出面は、前記絶縁層の表面より凹んだ位置に形成され、前記絶縁層の表面に凹部を形成することにより、上記課題を解決するものである。
本発明によれば、金属からなる支持基板を給電層とする電解めっきにより、第１絶縁層またはレジストに設けられた開口内に電極パッドの円柱部を析出させ、さらに電解めっきを継続して円柱部より上方に析出され第１絶縁層またはレジストの上面よりも上方に盛り上がった膨出部と、膨出部の外周から第１開口の周辺方向に突出する突出部とを形成することにより、電極パッドの外周角部から絶縁層に発生するクラックの進行を阻止し、クラックによる配線層の断線を防止できる。
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図２は本発明による配線基板の実施例１が適用された半導体装置を示す縦断面図である。図２に示されるように、半導体装置１００は、例えば、半導体チップ１１０を配線基板１２０にフリップチップ実装してなる構成である。配線基板１２０は、複数の配線層と複数の絶縁層とが積層された多層構造であり、本実施例においては、各配線層を有する第１層１２２、第２層１２４、第３層１２６、第４層１２８の各絶縁層が上下方向に積層された構成になっている。また、第１層１２２は、第１電極パッド１３０に第１絶縁層１２１と第２絶縁層１２３とを積層した構成になっている。各絶縁層は、例えば、エポキシ樹脂やポリイミド樹脂等の絶縁性樹脂からなる。
尚、はんだ接続が行なわれる第１絶縁層１２１及び第４層１２８の絶縁層は、ソルダレジスト（アクリル樹脂やエポキシ樹脂等からなる）としての絶縁性樹脂により形成しても良い。また、半導体装置１００において、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
最上段の第１層１２２は、半導体チップ１１０の端子がフリップチップ接続される第１電極パッド１３０、ビア１３４が形成されている。また、第１層１２２の下側に積層された第２層１２４は、ビア１３４に導通される配線層１４０、ビア１４２が形成されている。また、第２層１２４の下側に積層された第３層１２６は、ビア１４２に導通される配線層１５０、ビア１５２を有する。また、第３層１２６の下側に積層された第４層１２８は、ビア１５２に導通される第２電極パッド１６０を有する。
また、第１層１２２は、第１電極パッド１３０の外周を囲むように第１絶縁層１２１が形成され、第１絶縁層１２２と第２絶縁層１２３との間に第１電極パッド１３０の一面側外周より半径方向（周辺方向）に突出する突出部１３２が形成されている。この突出部１３２は、側方からみると第１電極パッド１３０の外周より直角に曲げられたＬ字状に形成されており、このＬ字状部分によって第１絶縁層１２１におけるクラックの進行を阻止することができる。また、第１電極パッド１３０の他面側は、第１絶縁層１２１より露出される露出面であり、はんだバンプ１８０が接続される。
第１電極パッド１３０は、はんだとの接合性が良好なＡｕ層１７０、Ｎｉ層１７２、Ｃｕ層１７４が積層される三層構造になっている。従って、第１電極パッド１３０の他面側には、Ａｕ層１７０の表面が露出されている。
上記突出部１３２は、後述するようにＣｕ層１７４により形成されており、Ｃｕ層１７４を電解めっきする工程で第１電極パッド１３０と一体的に形成される。また、配線基板１２０の上面側（半導体チップ実装側）には、Ａｕ層１７０が露出されており、このＡｕ層１７０には半導体チップ１１０のはんだバンプ１８０が接続される。
半導体チップ１１０の端子は、はんだバンプ１８０を介してＡｕ層１７０にはんだ付けされることで、第１電極パッド１３０に導通される。はんだバンプ１８０は、はんだボールを第１電極パッド１３０に搭載し、リフロー(加熱処理)して形成される。
第１絶縁層１２１と第２絶縁層１２３との境界面には、第１電極パッド１３０の一面側外周より半径方向（周辺方向）に突出する突出部１３２が全周に形成されている。この突出部１３２は、第１電極パッド１３０の外径より大径に形成されている。本実施例においては、例えば、第１電極パッド１３０のビア径が７０μｍ〜１００μｍ程度、厚さが５μｍ程度とすると、突出部１３２は、第１絶縁層１２１にオーバラップする範囲が２μｍ〜１０μｍ（好適には５μｍ）程度、厚さが２μｍ〜１０μｍ（好適には５μｍ）程度となるように形成される。
第１電極パッド１３０の一面側外周より突出部１３２を半径方向に突出させることにより、例えば、リフロー処理による熱応力の進行方向が突出部１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面に沿う方向で吸収されるため、第１電極パッド１３０の外周を覆う第１絶縁層１２１の一部でデラミネーションが生じて欠落しても第２絶縁層１２３にクラックが発生することを防止できる。
尚、第１電極パッド１３０としては、Ａｕ層１７０が配線基板１２０の表面に露出するようにＡｕ層１７０、Ｎｉ層１７２のみを積層する構成としても良い。また、第１電極パッド１３０は、Ａｕ層１７０、Ｎｉ層１７２の代わりに、Ａｕ／Ｐｄ／Ｎｉ,Ｓｎ／Ｎｉ,Ｓｎ−Ａｇ（スズと銀の合金）,Ｓｎも使用可能である。また、上記の金属のみで第１電極パッド１３０を形成しても良い。また、各金属は上記した金属に限らず使用可能であり、上記各金属の組み合わせは、上記組み合わせに限らないのは勿論である。
ここで、半導体装置１００に用いられる配線基板１２０の製造方法について図３Ａ〜図３Ｎを参照して説明する。図３Ａ〜図３Ｎは実施例１の配線基板１２０の製造方法（その１〜その１４）を説明するための図である。尚、図３Ａ〜図３Ｎにおいては、第１電極パッド１３０が配線基板１２０の下面側となるフェイスダウンの向き（前述した図２に示す積層構造と上下方向に逆の向き）で各層を積層する。
図３Ａにおいて、まず、所定の厚さを有する平板状のＣｕ板やＣｕ箔からなる支持基板２００を用意する。そして、支持基板２００の上面にめっきレジストとしてエポキシ樹脂やポリイミド樹脂等の樹脂フィルムをラミネートし、第１絶縁層１２１を形成する。
図３Ｂにおいて、第１絶縁層１２１に対して支持基板２００の一部を露出するように第１電極パッド形成用の開口２２０を形成する。この開口２２０の内径は、第１電極パッド１３０の外径に相当する。尚、第１絶縁層１２１が熱硬化性樹脂の場合はレーザ光によって開口２２０を形成し、第１絶縁層１２１が感光性樹脂の場合はフォトリソグラフィによって開口２２０を形成する。
図３Ｃにおいて、粗化処理を施して第１絶縁層１２１の表面及び開口２２０の内壁を粗面化する。尚、粗化処理によって得られる表面粗さは、例えば、Ｒａ＝０．２５μｍ〜０．７５μｍ程度とすることが好ましい。
図３Ｄにおいて、支持基板２００を給電層として電解めっきを行なって開口２２０内の支持基板２００上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。
図３Ｅにおいて、さらに、支持基板２００を給電層として電解Ｃｕめっきを行なって開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層する。これにより、Ａｕ層１７０、Ｎｉ層１７２、Ｃｕ層１７４による３層構造の第１電極パッド１３０が形成される。
Ｃｕ層１７４は、電解Ｃｕめっきにより開口２２０内に積層された円柱部１７４ａと、Ｃｕの成長により第１絶縁層１２１の上面よりも上方に盛り上がった膨出部１７４ｂと、膨出部１７４ｂより半径方向（周辺方向）にはみ出して第１絶縁層１２１の上面に形成される鍔部１７４ｃ（突出部１３２を形成する）とを有する。円柱部１７４ａ及び鍔部１７４ｃは、第１絶縁層１２１の表面及び開口２２０の内壁が粗化処理されることで密着性が高められ、熱応力によるデラミネーションの発生を抑制することが可能になる。
Ｃｕ層１７４における、膨出部１７４ｂの高さ及び鍔部１７４ｃの水平方向への突出長さは、電解Ｃｕめっき時間によって任意の寸法に設定することが可能である。また、膨出部１７４ｂの上面は、Ｃｕの析出具合によって様々な形状となるので、平面であったり、曲面または凹凸を有する波状面となる場合もあるが、本実施例では、説明の便宜上曲面形状で表してある。
図３Ｆにおいて、第１絶縁層１２１の表面及び電極パッド１３０の表面にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムをラミネートし、第２絶縁層１２３を形成する。
図３Ｇにおいて、第１電極パッド１３０の表面の一部(Ｃｕ層１７４の膨出部１７４ｂ)が露出するように、例えば、第２絶縁層１２３にレーザ光を照射してビアホール２６０を形成する。
図３Ｈにおいて、第２絶縁層１２３の表面及びビアホール２６０の内面及びビアホール２６０により露出されるＣｕ層１７４の上面に、無電解銅めっきによりシード層２８２を形成する。尚、シード層２８２の形成方法としては、他の薄膜形成法（スパッタ法やＣＶＤ法等）を用いても良いし、あるいはＣｕ以外の導電性金属を形成するようにしても良い。次いで、第２絶縁層１２３の表面(上面)にめっきレジストとしてドライフィルムレジスト２７０をラミネートする。そして、ドライフィルムレジスト２７０に対してパターニング(露光、現像)を施してシード層２８２の一部を露出する配線パターン形成用開口２８０を形成する。尚、ドライフィルムレジスト２７０の代わりに液状レジストを塗布しても良い。
図３Ｉにおいて、シード層２８２の給電により電解Ｃｕめっきを行なってビアホール２６０、配線パターン形成用開口２８０内のシード層２８２上にＣｕを析出させてビア１３４及び配線パターン層１４０を形成する。
図３Ｊにおいて、ドライフィルムレジスト２７０及び配線パターン層１４０下方以外のシード層２８２を第２絶縁層１２３から除去する。これにより、第２絶縁層１２３上には配線パターン層１４０が残される。尚、図３Ｊ以降では、シード層２８２の図示を省略してある。
図３Ｋにおいて、第２絶縁層１２３及び配線パターン層１４０の表面に粗化処理を施した後、エポキシ樹脂を主成分としたフィルム状の所謂ビルトアップ樹脂２８４（要求される硬度または柔軟性に応じてフィラーの含有率を適宜変更しても良い）をラミネートして第２層１２４の絶縁層を形成する。そして、配線パターン層１４０の表面の一部が露出するように、例えば、レーザ光を照射してビアホール２９０を形成する。
続いて、上記図３Ｇ〜図３Ｋの工程を繰り返すことにより、第２層１２４のビア１４２及び第３層１２６の配線パターン層１５０を形成する。また、絶縁層、配線層を４層以上に積層する場合には、その分上記図３Ｇ〜図３Ｋの工程を繰り返せば良い。
図３Ｌにおいて、第３層１２６の絶縁層の表面(上面)にＣｕ等の無電解めっきによりシード層３１４を形成し、次いで、めっきレジストとしてドライフィルムレジスト３００をラミネートする。尚、ドライフィルムレジスト２７０の代わりに液状レジストを塗布しても良い。また、シード層３１４の形成方法としては、無電解Ｃｕめっき以外の薄膜形成法を用いても良いし、Ｃｕ以外の導電性金属で形成しても良い。
そして、ドライフィルムレジスト３００に対してパターニング(露光、現像)を施してシード層３１４の一部を露出するように第２電極パッド形成用の開口３１０を形成する。次いで、シード層３１４への給電により電解Ｃｕめっきを行なってビアホール３１２、開口３１０内にＣｕを析出させてビア１５２及び第２電極パッド１６０を形成する。
図３Ｍにおいて、ドライフィルムレジスト３００及び第２電極パッド１６０下方以外のシード層３１４を除去する。尚、図３Ｍ以降の工程では、第２電極パッド１６０下方に介在するシード層３１４がＣｕ同士で一体化されるため、シード層３１４を省略してある。
次いで、第３層１２６の絶縁層の表面(上面)にソルダレジスト３２０を塗布して第４層１２８の絶縁層を形成した後、第２電極パッド１６０の一部が露出されるように開口３３０を形成する。
図３Ｎにおいて、支持基板２００をウェットエッチングにより除去して配線基板１２０を得る。尚、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板１２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図２に示されるように、配線基板１２０の第１電極パッド１３０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して電極パッド１３０に接続されて、配線基板１２０に実装される。尚、半導体チップ１１０を配線基板１２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板１２０に実装する場合と、配線基板１２０が納品された取引先において、半導体チップ１１０を配線基板１２０に実装する場合がある。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板１２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板１２０に実装されても良い。
また、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、突出部１３２が第１電極パッド１３０の一面側外周より半径方向（周辺方向）にはみ出すように形成されているため、熱応力の進行方向が突出部１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面の沿う方向で吸収される。そのため、実施例１の配線基板１２０では、第２絶縁層１２３におけるクラック発生を防止できる。
図４は実施例１の変形例を示す図である。図４に示されるように、この変形例では配線基板１２０が上記実施例１の場合と上下方向が逆向きに用いられる。すなわち、第２電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。
半導体チップ１１０は、上記図２及び図４に示されるように、配線基板１２０の第１電極パッド１３０または第２電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第２電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。また、Ａｕ層１７０、Ｎｉ層１７２の代わりに、Ａｕ／Ｐｄ／Ｎｉ,Ｓｎ／Ｎｉ,Ｓｎ−Ａｇ（スズと銀の合金）,Ｓｎも使用可能である。また、上記の金属のみで第１電極パッド１３０を形成しても良い。また、各金属は上記した金属に限らず使用可能であり、上記各金属の組み合わせは、上記組み合わせに限らないのは勿論である。
さらに、この変形例の場合、前述した図３Ｍの工程で、半導体チップ１１０を配線基板１２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板１２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板１２０に実装されても良い。
図５は配線基板の実施例２が適用された半導体装置を示す縦断面図である。尚、図５において、上記実施例１と同一部分には、同一符号を付してその説明を省略する。
図５に示されるように、実施例２の半導体装置４００に用いられる配線基板４２０は、第１電極パッド１３０の表面（Ａｕ層１７０側の端面）が第１絶縁層１２１の表面よりも凹んだ電極開口(凹部)４３０を形成している。そのため、はんだバンプ１８０は、はんだボールを電極開口４３０に挿入した状態でリフロー(加熱処理)し、Ａｕ層１７０側に形成される。尚、この実施例２の半導体装置４００において、半導体チップ１１０と配線基板４２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
ここで、半導体装置４００に用いられる配線基板４２０の製造方法について図６Ａ〜図６Ｏを参照して説明する。図６Ａ〜図６Ｏは実施例２の配線基板４２０の製造方法（その１〜その１５）を説明するための図である。尚、図６Ａ〜図６Ｏにおいては、第１電極パッド１３０が配線基板４２０の下面側となるフェイスダウンの向き（前述した図５に示す積層構造と上下方向に逆の向き）で各層を積層する。
図６Ａ〜図６Ｃに示す工程は、前述した実施例１の図３Ａ〜図３Ｃと同様であり、図６Ａにおいて、所定の厚さを有する平板状のＣｕ板やＣｕ箔からなる支持基板２００を用意し、支持基板２００の上面にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムをラミネートし、第１絶縁層１２１を形成する。
図６Ｂにおいて、第１絶縁層１２１に対して支持基板２００の一部を露出(レーザ光またはフォトリソグラフィによる)するように第１電極パッド形成用の開口２２０を形成する。この開口２２０の内径は、第１電極パッド１３０の外径に相当する。
図６Ｃにおいて、粗化処理を施して第１絶縁層１２１の表面及び開口２２０の内壁を粗面化する。尚、粗化処理によって得られる表面粗さは、例えば、Ｒａ＝０．２５μｍ〜０．７５μｍ程度とすることが好ましい。
図６Ｄにおいて、開口２２０内に対して支持基板２００を給電層として電解Ｃｕめっきを行なって開口２２０内の支持基板２００上にＣｕを析出させてＣｕ層４４０を形成する。
図６Ｅにおいて、支持基板２００を給電層として電解めっきを行なって開口２２０内のＣｕ層４４０上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。
図６Ｆにおいて、さらに、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層する。Ｃｕ層１７４は、電解Ｃｕめっきにより開口２２０内に積層された円柱部１７４ａと、Ｃｕの成長により第１絶縁層１２１の上面よりも上方に盛り上がった膨出部１７４ｂと、膨出部１７４ｂより半径方向（周辺方向）にはみ出して第１絶縁層１２１の上面に形成される鍔部１７４ｃ（突出部１３２を形成する）とを有する。
Ｃｕ層１７４における、膨出部１７４ｂの高さ及び鍔部１７４ｃの水平方向への突出長さは、電解Ｃｕめっき時間によって任意の寸法に設定することが可能である。
図６Ｇ〜図６Ｎに示す各工程は、各絶縁層と各配線層を積層する工程であり、前述した実施例１の図３Ｆ〜図３Ｍに示す各工程と同様な処理を行なうため、ここでは、その説明を省略する。
図６Ｏにおいて、支持基板２００をウェットエッチングにより除去し、さらにＣｕ層４４０も除去して配線基板４２０を得る。実施例２の配線基板４２０は、Ｃｕ層４４０が除去されることにより下面側(チップ実装側)に第１絶縁層１２１の表面より凹んだ電極開口４３０が形成される。
尚、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板４２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図５に示されるように、電極開口４３０のＡｕ層１７０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して第１電極パッド１３０に接続されて、配線基板４２０に実装される。尚、半導体チップ１１０を配線基板４２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板４２０に実装する場合と、配線基板４２０が納品された取引先において、半導体チップ１１０を配線基板４２０に実装する場合がある。
このように、実施例２の配線基板４２０は、下面側(チップ実装側)に第１絶縁層１２１の表面より凹んだ電極開口４３０が形成されるため、半導体チップ１１０を実装する際には、はんだバンプ１８０が、電極開口４３０にリフロー(加熱処理)されて第１電極パッド１３０のＡｕ層１７０側に接合される。そのため、はんだバンプ１８０は、第１電極パッド１３０に確実に接合されると共に、電極開口４３０の周縁部により半径方向の接合強度も強化される。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板４２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板４２０に実装されても良い。
また、実施例２においても、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、第１電極パッド１３０の外周より突出する突出部１３２が全周で半径方向（周辺方向）にはみ出すように形成されているため、熱応力の進行方向が突出部１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面の沿う方向で吸収される。そのため、実施例２の配線基板４２０では、実施例１と同様に、第２絶縁層１２３におけるクラック発生を防止できる。
図７は実施例２の変形例を示す図である。図７に示されるように、この変形例では配線基板４２０が上記実施例２の場合と上下方向が逆向きに用いられる。すなわち、第２電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。この場合、はんだバンプ３４０は、電極開口４３０の周縁部により半径方向の接合強度が強化される。
半導体チップ１１０は、上記図５及び図７に示されるように、配線基板４２０の第１電極パッド１３０または第２電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第２電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。また、Ａｕ層１７０、Ｎｉ層１７２の代わりに、Ａｕ／Ｐｄ／Ｎｉ,Ｓｎ／Ｎｉ,Ｓｎ−Ａｇ（スズと銀の合金）,Ｓｎも使用可能である。また、上記の金属のみで第１電極パッド１３０を形成しても良い。また、各金属は上記した金属に限らず使用可能であり、上記各金属の組み合わせは、上記組み合わせに限らないのは勿論である。
さらに、この変形例の場合、前述した図６Ｎの工程で、半導体チップ１１０を配線基板４２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板４２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板４２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板４２０に実装されても良い。
図８は配線基板の実施例３が適用された半導体装置を示す縦断面図である。尚、図８において、上記実施例１と同一部分には、同一符号を付してその説明を省略する。
図８に示されるように、実施例３の半導体装置５００に用いられる配線基板５２０は、第１層１２２の絶縁層が１層によって形成されている。尚、この実施例２の半導体装置４００において、半導体チップ１１０と配線基板５２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
ここで、半導体装置５００に用いられる配線基板５２０の製造方法について図９Ａ〜図９Ｏを参照して説明する。図９Ａ〜図９Ｏは実施例３の配線基板５２０の製造方法（その１〜その１５）を説明するための図である。尚、図９Ａ〜図９Ｏにおいては、第１電極パッド１３０が配線基板５２０の下面側となるフェイスダウンの向き（前述した図５に示す積層構造と上下方向に逆の向き）で各層を積層する。
図９Ａにおいて、所定の厚さを有する平板状のＣｕ板やＣｕ箔からなる支持基板２００を用意し、支持基板２００の上面にめっきレジストとしてエポキシ樹脂やポリイミド樹脂等の樹脂フィルム（レジスト）２１０をラミネートする。
図９Ｂにおいて、樹脂フィルム２１０に対して支持基板２００の一部を露出(フォトリソグラフィによる)する開口２２０を形成する。この開口２２０の内径は、第１電極パッド１３０の外径に相当する。
図９Ｃにおいて、支持基板２００を給電層として電解めっきを行なって開口２２０内の支持基板２００上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。
図９Ｄにおいて、さらに、支持基板２００を給電層として電解めっきを行なって開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層して第１電極パッド１３０を形成する。Ｃｕ層１７４は、電解Ｃｕめっきにより開口２２０内に積層された円柱部１７４ａと、Ｃｕの成長により樹脂フィルム２１０の上面よりも上方に盛り上がった膨出部１７４ｂと、膨出部１７４ｂより半径方向（周辺方向）にはみ出して樹脂フィルム２１０の上面（開口２２０の上端周縁部）に形成される鍔部１７４ｃとを有する。鍔部１７４ｃは、円柱部１７４ａの上端外周より大径であり、突出部１３２を形成する。
尚、Ｃｕ層１７４における、膨出部１７４ｂの高さ及び鍔部１７４ｃの水平方向への突出長さは、電解Ｃｕめっき時間によって任意の寸法に設定することが可能である。
図９Ｅにおいて、支持基板２００から樹脂フィルム２１０を剥離することにより、支持基板２００上には第１電極パッド１３０が残される。
図９Ｆにおいて、支持基板２００及び電極パッド１３０の表面に粗化処理を施して支持基板２００及び電極パッド１３０の表面を粗面化する。尚、粗化処理によって得られる表面粗さは、例えば、Ｒａ＝０．２５μｍ〜０．７５μｍ程度とすることが好ましい。
図９Ｇにおいて、粗化処理された支持基板２００及び電極パッド１３０の表面にエポキシ樹脂やポリイミド樹脂等の樹脂フィルム２３０をラミネートし、第１層１２２の絶縁層を形成する。尚、樹脂フィルム２３０は、支持基板２００及び電極パッド１３０の表面に真空ラミネーション法や真空式ホットプレスを用いてラミネートされる。そのため、樹脂フィルム２３０は、真空により支持基板２００及び第１電極パッド１３０の上面及び外周面に圧着されるため、第１電極パッド１３０の突出部１３２の下側にも隙間なく密着した状態にラミネートされ、ボイドの発生が防止される。しかも、支持基板２００及び電極パッド１３０の表面が粗面化されているので、樹脂フィルム２３０は、電極パッド１３０に対する密着性が高められ、熱応力によるデラミネーションの発生が抑制される。
図９Ｈにおいて、第１電極パッド１３０の表面の一部(Ｃｕ層１７４の膨出部１７４ｂ)が露出するように、例えば、第１層１２２の絶縁層（樹脂フィルム２３０）にレーザ光を照射してビアホール２６０を形成する。
図９Ｉにおいて、第１層１２２の絶縁層の表面及びビアホール２６０の内面及びビアホール２６０により露出されるＣｕ層１７４の上面に、無電解銅めっきによりシード層２８２を形成する。尚、シード層２８２の形成方法としては、他の薄膜形成法（スパッタ法やＣＶＤ法等）を用いても良いし、あるいはＣｕ以外の導電性金属を形成するようにしても良い。次いで、シード層２８２の表面(上面)にめっきレジストとしてドライフィルムレジスト２７０をラミネートする。そして、ドライフィルムレジスト２７０に対してパターニング(露光、現像)を施してシード層２８２の一部を露出する配線パターン形成用の開口２８０を形成する。尚、ドライフィルムレジスト２７０の代わりに液状レジストを塗布しても良い。
図９Ｊにおいて、シード層２８２への給電により電解Ｃｕめっきを行なってビアホール２６０、開口２８０内のシード層２８２上にＣｕを析出させてビア１３４及び配線パターン層１４０を形成する。
図９Ｋにおいて、ドライフィルムレジスト２７０及び配線パターン層１４０下方以外のシード層２８２を除去する。これにより、第１層１２２の絶縁層上には配線パターン層１４０が残される。尚、図９Ｋ以降では、シード層２８２の図示を省略してある。
図９Ｌにおいて、第１層１２２の絶縁層及び配線パターン層１４０の表面に粗化処理を施した後、エポキシ樹脂を主成分としたフィルム状の所謂ビルトアップ樹脂２８４（要求される硬度または柔軟性に応じてフィラーの含有率を適宜変更しても良い）をラミネートして第２層１２４の絶縁層を形成する。そして、配線パターン層１４０の表面の一部が露出するように、例えば、レーザ光を照射してビアホール２９０を形成する。
続いて、上記図９Ｈ〜図９Ｌの工程を繰り返すことにより、第２層１２４のビア１４２及び第３層１２６の配線パターン層１５０を形成する。また、絶縁層、配線層を４層以上に積層する場合には、その分上記図９Ｈ〜図９Ｌの工程を繰り返せば良い。
図９Ｍにおいて、第３層１２６の絶縁層の表面(上面)にＣｕ等の無電解めっきによりシード層３１４を形成し、次いで、めっきレジストとしてドライフィルムレジスト３００をラミネートする。尚、ドライフィルムレジスト２７０の代わりに液状レジストを塗布しても良い。また、シード層３１４の形成方法としては、無電解Ｃｕめっき以外の薄膜形成法を用いても良いし、Ｃｕ以外の導電性金属で形成しても良い。
そして、ドライフィルムレジスト３００に対してパターニング(露光、現像)を施してシード層３１４の一部を露出するように第２電極パッド形成用の開口３１０を形成する。次いで、シード層３１４への給電により電解Ｃｕめっきを行なってビアホール３１２、開口３１０内にＣｕを析出させてビア１５２及び第２電極パッド１６０を形成する。
図９Ｎにおいて、ドライフィルムレジスト３００及び第２電極パッド１６０下方以外のシード層３１４を除去する。尚、図９Ｎ以降の工程では、第２電極パッド１６０下方に介在するシード層３１４がＣｕ同士で一体化されるため、シード層３１４を省略してある。
次いで、第３層１２６の絶縁層の表面(上面)にソルダレジスト３２０をラミネートして第４層１２８の絶縁層を形成した後、第２電極パッド１６０の一部が露出されるように開口３３０を形成する。
図９Ｏにおいて、支持基板２００をウェットエッチングにより除去して配線基板５２０を得る。尚、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板５２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図８に示されるように、配線基板５２０の第１電極パッド１３０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して電極パッド１３０に接続されて、配線基板５２０に実装される。尚、半導体チップ１１０を配線基板５２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板５２０に実装する場合と、配線基板５２０が納品された取引先において、半導体チップ１１０を配線基板５２０に実装する場合がある。
また、実施例３においても、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、突出部１３２が第１電極パッド１３０の一面側外周より半径方向（周辺方向）にはみ出すように形成されているため、熱応力の進行方向が突出部１３２によって遮断され、第１層１２２の絶縁層におけるクラック発生を防止できる。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板５２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板５２０に実装されても良い。
図１０は実施例３の変形例を示す図である。図１０に示されるように、この変形例では配線基板５２０が上記実施例３の場合と上下方向が逆向きに用いられる。すなわち、第２電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。
半導体チップ１１０は、上記図８及び図１０に示されるように、配線基板１２０の第１電極パッド１３０または第２電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第２電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。また、Ａｕ層１７０、Ｎｉ層１７２の代わりに、Ａｕ／Ｐｄ／Ｎｉ,Ｓｎ／Ｎｉ,Ｓｎ−Ａｇ（スズと銀の合金）,Ｓｎも使用可能である。また、上記の金属のみで第１電極パッド１３０を形成しても良い。また、各金属は上記した金属に限らず使用可能であり、上記各金属の組み合わせは、上記組み合わせに限らないのは勿論である。
さらに、この変形例の場合、前述した図９Ｎの工程で、半導体チップ１１０を配線基板１２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板５２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板５２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板５２０に実装されても良い。
図１１は配線基板の実施例４が適用された半導体装置を示す縦断面図である。尚、図１１において、上記各実施例と同一部分には、同一符号を付してその説明を省略する。
図１１に示されるように、実施例４の半導体装置６００に用いられる配線基板６２０は、第１電極パッド１３０の露出面（Ａｕ層１７０側の端面）が第１層１２２の表面よりも凹んだ電極開口(凹部)４３０を形成している。そのため、はんだバンプ１８０は、はんだボールを電極開口４３０に挿入した状態でリフロー(加熱処理)し、Ａｕ層１７０側に形成される。尚、この実施例４の半導体装置６００において、半導体チップ１１０と配線基板６２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
ここで、半導体装置４００に用いられる配線基板６２０の製造方法は、前述した実施例３の図９Ａ〜図９Ｏの工程と同様であるが、図９Ｃの工程で支持基板２００にＣｕ層を積層し、このＣｕ層を図９Ｏの工程で支持基板２００と共に除去する点が異なる。
従って、実施例４では、図９Ｃの工程において、開口２２０内に対して支持基板２００を給電層として電解Ｃｕめっきを行なって開口２２０内の支持基板２００上にＣｕを析出させてＣｕ層４４０（図６Ｄ参照）を形成する。次いで、支持基板２００を給電層として電解めっきを行なって開口２２０内のＣｕ層４４０上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。さらに、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層する。
また、図９Ｏの工程において、支持基板２００をウェットエッチングにより除去し、さらにＣｕ層４４０も除去して配線基板４２０を得る。配線基板６２０は、Ｃｕ層４４０が除去されることにより下面側(チップ実装側)に第１層１２２の表面より凹んだ電極開口４３０（図６Ｏ参照）が形成される。
尚、実施例４においても、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板６２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図１１に示されるように、電極開口４３０のＡｕ層１７０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して第１電極パッド１３０に接続されて、配線基板６２０に実装される。尚、半導体チップ１１０を配線基板６２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板６２０に実装する場合と、配線基板６２０が納品された取引先において、半導体チップ１１０を配線基板６２０に実装する場合がある。
このように、実施例４の配線基板６２０は、下面側(チップ実装側)に第１層１２２の表面より凹んだ電極開口４３０が形成されるため、半導体チップ１１０を実装する際には、はんだバンプ１８０が、電極開口４３０にリフロー(加熱処理)されて第１電極パッド１３０のＡｕ層１７０側に接合される。そのため、はんだバンプ１８０は、第１電極パッド１３０に確実に接合されると共に、電極開口４３０の周縁部により半径方向の接合強度も強化される。
また、実施例４においても、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、第１電極パッド１３０の一面側外周より突出する突出部１３２が全周で半径方向（周辺方向）にはみ出すように形成されているため、熱応力の進行方向が突出部１３２によって遮断され、第１層１２２の絶縁層におけるクラック発生を防止できる。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板１２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板１２０に実装されても良い。
図１２は実施例４の変形例を示す図である。図１２に示されるように、この変形例では配線基板６２０が上記実施例４の場合と上下方向が逆向きに用いられる。すなわち、第２電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。この場合、はんだバンプ３４０は、第１層１２２の表面より凹んだ電極開口（凹部）４３０が形成されるため、電極開口４３０の周縁部により半径方向の接合強度が強化される。
半導体チップ１１０は、上記図１１及び図１２に示されるように、配線基板６２０の第１電極パッド１３０または第２電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第２電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。また、Ａｕ層１７０、Ｎｉ層１７２の代わりに、Ａｕ／Ｐｄ／Ｎｉ,Ｓｎ／Ｎｉ,Ｓｎ−Ａｇ（スズと銀の合金）,Ｓｎも使用可能である。また、上記の金属のみで第１電極パッド１３０を形成しても良い。また、各金属は上記した金属に限らず使用可能であり、上記各金属の組み合わせは、上記組み合わせに限らないのは勿論である。
さらに、この変形例の場合、前述した支持基板２００除去する前の工程で、半導体チップ１１０を配線基板６２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板６２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、上記はんだバンプ１８０の代わりに半導体チップ１１０がワイヤボンディングにより配線基板１２０に実装されても良い。また、上記はんだバンプ１８０の代わりに半導体チップ１１０がピンをはんだ付けして配線基板１２０に実装されても良い。
本発明の電極パッドは、半導体チップ搭載用の電極パッドだけでなく、ＢＧＡ（Ball Grid Array）、ＰＧＡ（Pin Grid Array）、ＬＧＡ（Land Grid Array）のような外部接続用の電極パッドにも適用できるのは勿論である。
また、本発明は、上記はんだバンプ１８０を形成する構成の半導体装置に限らず、基板に電子部品が搭載された構成、あるいは基板に配線パターンが形成された構成でも良いので、例えば、はんだバンプを介して基板上に接合されるフリップチップ、あるいははんだバンプを介して回路基板を接合させる多層基板やインターポーザにも適用することができるのは勿論である。
従来の配線基板の構造の一例を示す図である。 本発明による配線基板の実施例１が適用された半導体装置を示す縦断面図である。 実施例１の配線基板の製造方法（その１）を説明するための図である。 実施例１の配線基板の製造方法（その２）を説明するための図である。 実施例１の配線基板の製造方法（その３）を説明するための図である。 実施例１の配線基板の製造方法（その４）を説明するための図である。 実施例１の配線基板の製造方法（その５）を説明するための図である。 実施例１の配線基板の製造方法（その６）を説明するための図である。 実施例１の配線基板の製造方法（その７）を説明するための図である。 実施例１の配線基板の製造方法（その８）を説明するための図である。 実施例１の配線基板の製造方法（その９）を説明するための図である。 実施例１の配線基板の製造方法（その１０）を説明するための図である。 実施例１の配線基板の製造方法（その１１）を説明するための図である。 実施例１の配線基板の製造方法（その１２）を説明するための図である。 実施例１の配線基板の製造方法（その１３）を説明するための図である。 実施例１の配線基板の製造方法（その１４）を説明するための図である。 実施例１の変形例を示す図である。 配線基板の実施例２が適用された半導体装置を示す縦断面図である。 実施例２の配線基板の製造方法（その１）を説明するための図である。 実施例２の配線基板の製造方法（その２）を説明するための図である。 実施例２の配線基板の製造方法（その３）を説明するための図である。 実施例２の配線基板の製造方法（その４）を説明するための図である。 実施例２の配線基板の製造方法（その５）を説明するための図である。 実施例２の配線基板の製造方法（その６）を説明するための図である。 実施例２の配線基板の製造方法（その７）を説明するための図である。 実施例２の配線基板の製造方法（その８）を説明するための図である。 実施例２の配線基板の製造方法（その９）を説明するための図である。 実施例２の配線基板の製造方法（その１０）を説明するための図である。 実施例２の配線基板の製造方法（その１１）を説明するための図である。 実施例２の配線基板の製造方法（その１２）を説明するための図である。 実施例２の配線基板の製造方法（その１３）を説明するための図である。 実施例２の配線基板の製造方法（その１４）を説明するための図である。 実施例２の配線基板の製造方法（その１５）を説明するための図である。 実施例２の変形例を示す図である。 配線基板の実施例３が適用された半導体装置を示す縦断面図である。 実施例３の配線基板の製造方法（その１）を説明するための図である。 実施例３の配線基板の製造方法（その２）を説明するための図である。 実施例３の配線基板の製造方法（その３）を説明するための図である。 実施例３の配線基板の製造方法（その４）を説明するための図である。 実施例３の配線基板の製造方法（その５）を説明するための図である。 実施例３の配線基板の製造方法（その６）を説明するための図である。 実施例３の配線基板の製造方法（その７）を説明するための図である。 実施例３の配線基板の製造方法（その８）を説明するための図である。 実施例３の配線基板の製造方法（その９）を説明するための図である。 実施例３の配線基板の製造方法（その１０）を説明するための図である。 実施例３の配線基板の製造方法（その１１）を説明するための図である。 実施例３の配線基板の製造方法（その１２）を説明するための図である。 実施例３の配線基板の製造方法（その１３）を説明するための図である。 実施例３の配線基板の製造方法（その１４）を説明するための図である。 実施例３の配線基板の製造方法（その１５）を説明するための図である。 実施例３の変形例を示す図である。 配線基板の実施例４が適用された半導体装置を示す縦断面図である。 実施例４の変形例を示す図である。
符号の説明
１００，４００，５００，６００ 半導体装置
１１０ 半導体チップ
１２０，４２０，５２０，６２０ 配線基板
１２１ 第１絶縁層
１２２ 第１層
１２３ 第２絶縁層
１２４ 第２層
１２６ 第３層
１２８ 第４層
１３０ 第１電極パッド
１３２ 突出部
１３４，１４２，１５２ ビア
１４０，１５０ 配線パターン層
１６０ 第２電極パッド
１７０ Ａｕ層
１７２ Ｎｉ層
１７４ Ｃｕ層
１７４ａ 円柱部
１７４ｂ 膨出部
１７４ｃ 鍔部
１８０ はんだバンプ
２００ 支持基板
２２０，３１０ 開口
３４０ 電極開口

Claims (9)

  1. 支持基板上に第１絶縁層を形成する第１工程と、
    前記第１絶縁層に前記支持基板を露出させる第１開口を形成する第２工程と、
    金属からなる前記支持基板を給電層とする電解めっきにより、前記第１絶縁層に設けられた前記第１開口内に電極パッドの円柱部を析出させ、さらに電解めっきを継続して前記円柱部より上方に析出され前記第１絶縁層の上面よりも上方に盛り上がった膨出部と、前記膨出部の外周から前記第１開口の周辺方向に突出する突出部とを形成する第３工程と、
    前記電極パッドが設けられた前記第１絶縁層上に第２絶縁層を形成する第４工程と、
    前記第２絶縁層に前記電極パッドの前記膨出部を露出させるための第２開口を形成する第５工程と、
    前記第２開口及び前記第２絶縁層上に前記電極パッドの前記膨出部と電気的に接続される配線層を形成する第６工程と、
    前記支持基板を除去して前記電極パッドの前記円柱部及び前記第１の絶縁層を露出させる第７工程と、
    を有することを特徴とする配線基板の製造方法。
  2. 支持基板上にレジストを形成する第１工程と、
    前記レジストに前記支持基板を露出させる第１開口を形成する第２工程と、
    金属からなる前記支持基板を給電層とする電解めっきにより、前記レジストに設けられた前記第１開口内に電極パッドの円柱部を析出させ、さらに電解めっきを継続して前記円柱部より上方に析出され前記レジストの上面よりも上方に盛り上がった膨出部と、前記膨出部の外周から前記第１開口の周辺方向に突出する突出部とを形成する第３工程と、
    前記レジストを剥離する第４工程と、
    前記電極パッドの表面を覆うように絶縁層を形成する第５工程と、
    前記絶縁層に前記電極パッドの前記膨出部を露出させるための第２開口を形成する第６工程と、
    前記第２開口及び前記絶縁層の表面に前記電極パッドの前記膨出部と電気的に接続される配線層を形成する第７工程と、
    前記支持基板を除去して前記電極パッドの前記円柱部及び前記絶縁層を露出させる第８工程と、
    を有することを特徴とする配線基板の製造方法。
  3. 前記第１絶縁層の前記第１開口に粗化処理を施す工程を有することを特徴とする請求項１に記載の配線基板の製造方法。
  4. 前記レジストを剥離した後、前記電極パッドの表面に粗化処理を施す工程を有することを特徴とする請求項２に記載の配線基板の製造方法。
  5. 前記第３工程は、前記支持基板と同種の金属よりなる一の金属層を前記支持基板に積層し、さらに前記支持基板と異なる金属よりなる他の金属層を前記一の金属層と前記円柱部との間に積層する工程を含み、
    前記第７工程は、前記支持基板を除去し、さらに前記電極パッドの前記円柱部に積層された前記他の金属層の露出面が凹部を形成するように前記一の前記金属層を選択的に除去する工程を含むことを特徴とする請求項１に記載の配線基板の製造方法。
  6. 前記第３工程は、前記支持基板と同種の金属よりなる一の金属層を前記支持基板に積層し、さらに前記支持基板と異なる金属よりなる他の金属層を前記一の金属層と前記円柱部との間に積層する工程を含み、
    前記第８工程は、前記支持基板を除去し、さらに前記電極パッドの前記円柱部に積層された前記他の金属層の露出面が凹部を形成するように前記一の前記金属層を選択的に除去する工程を含むことを特徴とする請求項２に記載の配線基板の製造方法。
  7. 前記請求項１乃至請求項６の何れか１項に記載された配線基板の製造方法を用いた半導体装置の製造方法であって、
    前記電極パッドにはんだバンプを介して半導体チップを実装する工程を有することを特徴とする半導体装置の製造方法。
  8. 電極パッドと、
    前記電極パッドの表面を覆うように積層される１層の絶縁層と、
    を有する配線基板において、
    前記電極パッドは、前記絶縁層の開口内に形成された円柱部と、前記円柱部より上方に盛り上がるように形成された膨出部と、前記膨出部の外周から前記開口の周辺方向に突出する突出部とを有し、
    前記円柱部、前記膨出部、前記突出部は、同一金属により一体的に形成されており、
    前記絶縁層は、少なくとも前記円柱部の側面と、前記突出部の表面とを覆っていることを特徴とする配線基板。
  9. 前記電極パッドの他面側露出面は、前記絶縁層の表面より凹んだ位置に形成され、前記絶縁層の表面に凹部を形成していることを特徴とする請求項８に記載の配線基板。
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KR1020080031963A KR20080092851A (ko) 2007-04-13 2008-04-07 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
US12/099,322 US7915088B2 (en) 2007-04-13 2008-04-08 Wiring board manufacturing method, semiconductor device manufacturing method and wiring board
TW097112856A TWI462237B (zh) 2007-04-13 2008-04-09 佈線基板之製造方法，半導體裝置之製造方法及佈線基板
CN2008100901939A CN101286456B (zh) 2007-04-13 2008-04-14 布线板制造方法、半导体器件制造方法以及布线板
US13/034,083 US8237270B2 (en) 2007-04-13 2011-02-24 Wiring board manufacturing method, semiconductor device manufacturing method and wiring board

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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7918018B2 (en) * 2007-06-12 2011-04-05 Texas Instruments Incorporated Method of fabricating a semiconductor device
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
TW201010557A (en) * 2008-08-22 2010-03-01 World Wiser Electronics Inc Method for fabricating a build-up printing circuit board of high fine density and its structure
JP2010087229A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4803844B2 (ja) 2008-10-21 2011-10-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
TWI421992B (zh) * 2009-08-05 2014-01-01 Unimicron Technology Corp 封裝基板及其製法
JP5649805B2 (ja) * 2009-08-12 2015-01-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
US8581388B2 (en) 2009-12-28 2013-11-12 Ngk Spark Plug Co., Ltd Multilayered wiring substrate
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP4823375B1 (ja) * 2010-05-28 2011-11-24 株式会社東芝 電子機器
US8755196B2 (en) * 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
TWI384922B (zh) * 2010-10-22 2013-02-01 Inventec Corp 電路板的電子零組件佈局方法及其電路板結構
JP5462777B2 (ja) * 2010-12-09 2014-04-02 日本特殊陶業株式会社 多層配線基板の製造方法
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2012169591A (ja) * 2011-01-24 2012-09-06 Ngk Spark Plug Co Ltd 多層配線基板
JP5530955B2 (ja) * 2011-02-21 2014-06-25 日本特殊陶業株式会社 多層配線基板
JP5273749B2 (ja) * 2011-03-09 2013-08-28 インターナショナル・ビジネス・マシーンズ・コーポレーション プリント配線板の製造方法
JP5590223B2 (ja) * 2011-03-25 2014-09-17 株式会社村田製作所 セラミック多層基板
US8624323B2 (en) 2011-05-31 2014-01-07 International Business Machines Corporation BEOL structures incorporating active devices and mechanical strength
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
JP5977051B2 (ja) * 2012-03-21 2016-08-24 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
KR101932727B1 (ko) * 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
US10128175B2 (en) * 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
KR102037866B1 (ko) * 2013-02-05 2019-10-29 삼성전자주식회사 전자장치
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
JP5906264B2 (ja) * 2014-02-12 2016-04-20 新光電気工業株式会社 配線基板及びその製造方法
TWI551199B (zh) 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
JP5795415B1 (ja) * 2014-08-29 2015-10-14 新光電気工業株式会社 配線基板及びその製造方法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
KR20160080965A (ko) * 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2017022213A (ja) * 2015-07-08 2017-01-26 凸版印刷株式会社 プリント配線基板
CN105025651B (zh) * 2015-07-28 2018-09-14 苏州斯尔特微电子有限公司 一种手机摄像头用印刷电路板
CN105007689B (zh) * 2015-07-28 2018-09-28 苏州斯尔特微电子有限公司 一种电子印刷电路板
CN105025652B (zh) * 2015-07-28 2018-06-08 苏州斯尔特微电子有限公司 一种电子印刷电路板
TWI559465B (zh) * 2015-08-14 2016-11-21 恆勁科技股份有限公司 封裝基板及其製作方法
CN106469711B (zh) * 2015-08-14 2019-01-22 恒劲科技股份有限公司 封装基板及其制作方法
JP2017108070A (ja) * 2015-12-11 2017-06-15 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
TWI566309B (zh) * 2016-01-08 2017-01-11 恆勁科技股份有限公司 封裝基板之製作方法
CN106960798B (zh) * 2016-01-08 2019-05-24 恒劲科技股份有限公司 封装基板的制作方法
JP2017135193A (ja) * 2016-01-26 2017-08-03 イビデン株式会社 プリント配線板、及び、そのプリント配線板の製造方法
KR102077583B1 (ko) * 2016-04-28 2020-02-17 가부시키가이샤 무라타 세이사쿠쇼 탄성파 장치
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
US10325842B2 (en) * 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
KR102530754B1 (ko) * 2018-08-24 2023-05-10 삼성전자주식회사 재배선층을 갖는 반도체 패키지 제조 방법
KR102542573B1 (ko) * 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
JP7198154B2 (ja) * 2019-05-22 2022-12-28 新光電気工業株式会社 配線基板、及び配線基板の製造方法
KR102551352B1 (ko) * 2019-06-28 2023-07-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR20210120532A (ko) 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지
US20220230915A1 (en) * 2021-01-15 2022-07-21 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4135839A1 (de) * 1991-10-31 1993-05-06 Huels Troisdorf Ag, 5210 Troisdorf, De Verfahren zur herstellung einer mehrlagigen gedruckten schaltung sowie mehrlagige gedruckte schaltung
JP3361903B2 (ja) * 1994-01-06 2003-01-07 凸版印刷株式会社 プリント配線板の製造方法
DE19548046C2 (de) * 1995-12-21 1998-01-15 Siemens Matsushita Components Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen
JPH09298252A (ja) * 1996-05-01 1997-11-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びこれを用いた半導体装置
JPH10209163A (ja) * 1997-01-21 1998-08-07 Citizen Watch Co Ltd 半導体装置およびその製造方法
US5807660A (en) * 1997-02-03 1998-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Avoid photoresist lifting by post-oxide-dep plasma treatment
TWI252719B (en) * 1998-12-16 2006-04-01 Ibiden Co Ltd Conductive connecting pin and package board
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
US6709965B1 (en) * 2002-10-02 2004-03-23 Taiwan Semiconductor Manufacturing Company Aluminum-copper bond pad design and method of fabrication
TWI286372B (en) * 2003-08-13 2007-09-01 Phoenix Prec Technology Corp Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same
JP2005116909A (ja) * 2003-10-10 2005-04-28 Hitachi Cable Ltd 電子装置及び電子装置に用いる配線板
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
JP4445777B2 (ja) * 2004-02-27 2010-04-07 日本特殊陶業株式会社 配線基板、及び配線基板の製造方法
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2007012715A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体装置及び基板

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